JP2642421B2 - デジタル位相差検出回路及び位相差検出方法 - Google Patents
デジタル位相差検出回路及び位相差検出方法Info
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Description
【発明の詳細な説明】 〔概要〕 デジタル位相検出回路、特に外来信号を同期又はロッ
クするデジタルPLL回路に必要な位相情報を出力する位
相検出回路に関し、 容量や抵抗等の外付け回路を要するアナログ方式の位
相差検出回路に替えて、完全デジタル動作によって、位
相情報データを出力させることを目的とし、 被位相検出信号を遅延させるｎ段遅延素子と、遅延さ
れて遅延データを経時的に取り込むｎ段遅延レジスタ
と、検出された遅延データ数値化するエンコーダと、エ
ンコーダから出力される遅延情報を補正する補正回路と
を具備し、被位相検出信号のデジタル位相差検出をし、
位相情報を出力することを含み構成する。
クするデジタルPLL回路に必要な位相情報を出力する位
相検出回路に関し、 容量や抵抗等の外付け回路を要するアナログ方式の位
相差検出回路に替えて、完全デジタル動作によって、位
相情報データを出力させることを目的とし、 被位相検出信号を遅延させるｎ段遅延素子と、遅延さ
れて遅延データを経時的に取り込むｎ段遅延レジスタ
と、検出された遅延データ数値化するエンコーダと、エ
ンコーダから出力される遅延情報を補正する補正回路と
を具備し、被位相検出信号のデジタル位相差検出をし、
位相情報を出力することを含み構成する。
本発明は、デジタル位相検出回路及び位相差検出方法
に関するものであり、更に詳しく言えば、外来信号を同
期又はロックするデジタルPLL回路に位相情報を出力す
る位相検出回路に関するものである。
に関するものであり、更に詳しく言えば、外来信号を同
期又はロックするデジタルPLL回路に位相情報を出力す
る位相検出回路に関するものである。
近年アナログ方式の位相差検出回路では、外付けの容
量や、抵抗等が必要になり、これをIC化することは困難
であった。
量や、抵抗等が必要になり、これをIC化することは困難
であった。
しかし、デジタルテレビ映像信号処理回路等の水平同
期信号をデジタルPLL処理をする場合の位相情報とし
て、デジタル形式の情報が必要となる場合がある。
期信号をデジタルPLL処理をする場合の位相情報とし
て、デジタル形式の情報が必要となる場合がある。
第５図（ａ）〜（ｃ）は、従来例に係る位相差検出回
路を説明する図である。
路を説明する図である。
同図（ａ）において、１は入力信号Va,入力信号Vb間
の位相を比較する位相比較器である。Ｒは外付け抵抗,C
は外付け容量（コンデンサ）である。Ｐは位相比較器１
の出力、Ｖ（θ）は位相差電圧出力である。
の位相を比較する位相比較器である。Ｒは外付け抵抗,C
は外付け容量（コンデンサ）である。Ｐは位相比較器１
の出力、Ｖ（θ）は位相差電圧出力である。
これらにより位相差検出回路を構成し、その動作を、
同図（ｂ），（ｃ）のタイムチャートに基づいて説明す
る。
同図（ｂ），（ｃ）のタイムチャートに基づいて説明す
る。
同図（ｂ）は、入力信号Vaが、入力信号Vbより位相差
θだけ進んでいた場合の回路の動作を示すタイムチャー
トである。まず、入力信号Vaが立ち下がると、同図
（ａ）のように、位相差出力回路の内部動作により、出
力Ｐが、この「Ｈ」レベル状態を保持する。入力信号Vb
が立ち下がると、出力Ｐは元のハイインピーダンス状態
に戻る。
θだけ進んでいた場合の回路の動作を示すタイムチャー
トである。まず、入力信号Vaが立ち下がると、同図
（ａ）のように、位相差出力回路の内部動作により、出
力Ｐが、この「Ｈ」レベル状態を保持する。入力信号Vb
が立ち下がると、出力Ｐは元のハイインピーダンス状態
に戻る。
従って、入力信号Vaが入力信号Vbより進んでいる場合
は、出力Ｐがその位相の進んでいる間だけ「Ｈ」レベル
となり、後段のコンデンサー（容量成分）４を充電す
る。この充電された電圧Ｖ（θ）が検出された位相差θ
に当たる。
は、出力Ｐがその位相の進んでいる間だけ「Ｈ」レベル
となり、後段のコンデンサー（容量成分）４を充電す
る。この充電された電圧Ｖ（θ）が検出された位相差θ
に当たる。
また、入力信号Vaが入力信号Vbより遅れている場合
は、今とちょうど逆の動作をし、これを同図（ｃ）のタ
イムチャートに示している。つまり、入力信号Vbの立ち
下がった時点から、出力Ｐは「Ｌ」レベルになり、この
状態が入力信号Vaが立ちさがるまで続けられる。入力信
号Vaが立ち下がると、出力Ｐは、ハイインピーダンス状
態になる。このため、入力信号Vaが入力信号言Vbより位
相が遅れていた分だけ、出力Ｐより「Ｌ」レベルが出力
され、コンデンサー４は、放電する。
は、今とちょうど逆の動作をし、これを同図（ｃ）のタ
イムチャートに示している。つまり、入力信号Vbの立ち
下がった時点から、出力Ｐは「Ｌ」レベルになり、この
状態が入力信号Vaが立ちさがるまで続けられる。入力信
号Vaが立ち下がると、出力Ｐは、ハイインピーダンス状
態になる。このため、入力信号Vaが入力信号言Vbより位
相が遅れていた分だけ、出力Ｐより「Ｌ」レベルが出力
され、コンデンサー４は、放電する。
ところで従来のような回路構成を取ると、どうしても
抵抗Ｒ、コンデンサーＣ等の外付け回路が必要になり、
該回路の完全なLSI化は困難であるという第１の問題が
存在する。
抵抗Ｒ、コンデンサーＣ等の外付け回路が必要になり、
該回路の完全なLSI化は困難であるという第１の問題が
存在する。
また、容量や抵抗は、基本的にアナログ素子であるた
め、デジタル回路と違い、どうしても完全な精度を保証
することはできない。
め、デジタル回路と違い、どうしても完全な精度を保証
することはできない。
さらに、アナログ回路の特色として、デジタル回路と
比較して、どうしてもノイズに弱い。
比較して、どうしてもノイズに弱い。
従って、完全な、理想的な位相差検出を実現すること
が出来ないという第２の問題が存在する。
が出来ないという第２の問題が存在する。
本発明は、かかる従来例の課題に鑑み創作されたもの
であり、容量や抵抗等の外付け回路を要するアナログ方
式の位相差検出回路に替えて、完全デジタル動作によっ
て位相情報を出力することを可能とするデジタル位相差
検出回路の提供を目的とする。
であり、容量や抵抗等の外付け回路を要するアナログ方
式の位相差検出回路に替えて、完全デジタル動作によっ
て位相情報を出力することを可能とするデジタル位相差
検出回路の提供を目的とする。
本発明のデジタル位相差検出回路は、その原理図を第
１図に示すように、ｎ段の遅延素子により構成され、被
位相検出信号、及び第１の基準信号に対し一定の位相差
を有する第２の基準信号のいずれか一方を入力し、その
入力した信号を遅延する遅延素子部と、この遅延素子部
の各遅延素子の出力を前記第１の基準信号に同期して取
り込むｎ段遅延レジスタと、このｎ段遅延レジスタの出
力を数値化するエンコーダと、前記第２の基準信号入力
時の前記エンコーダの出力と前記被位相検出信号入力時
の前記エンコーダの出力との演算して位相情報を算出す
る演算回路とを具備することを特徴とする。
１図に示すように、ｎ段の遅延素子により構成され、被
位相検出信号、及び第１の基準信号に対し一定の位相差
を有する第２の基準信号のいずれか一方を入力し、その
入力した信号を遅延する遅延素子部と、この遅延素子部
の各遅延素子の出力を前記第１の基準信号に同期して取
り込むｎ段遅延レジスタと、このｎ段遅延レジスタの出
力を数値化するエンコーダと、前記第２の基準信号入力
時の前記エンコーダの出力と前記被位相検出信号入力時
の前記エンコーダの出力との演算して位相情報を算出す
る演算回路とを具備することを特徴とする。
また、本発明のデジタル位相差検出方法は、ｎ段の遅
延素子により、第１の基準信号に対し一定の位相差を有
する第２の基準信号を遅延し、各遅延素子の出力を前記
第１の基準信号に同期して取り込み基準遅延データと
し、該基準遅延データを数値化して基準遅延情報を得
て、次に、前記ｎ段の遅延素子により被位相検出信号を
遅延し、各遅延素子の出力を前記第１の基準信号に同期
して取り込み遅延データとし、該遅延データを数値化し
て遅延情報を得て、該遅延情報と前記基準遅延情報との
演算を行って位相情報を算出することを特徴とする。
延素子により、第１の基準信号に対し一定の位相差を有
する第２の基準信号を遅延し、各遅延素子の出力を前記
第１の基準信号に同期して取り込み基準遅延データと
し、該基準遅延データを数値化して基準遅延情報を得
て、次に、前記ｎ段の遅延素子により被位相検出信号を
遅延し、各遅延素子の出力を前記第１の基準信号に同期
して取り込み遅延データとし、該遅延データを数値化し
て遅延情報を得て、該遅延情報と前記基準遅延情報との
演算を行って位相情報を算出することを特徴とする。
本発明によれば、まず、インバータ等により構成され
る遅延素子をｎ段接続した遅延素子部により第２の基準
信号を遅延し、第１の基準信号に同期して前記遅延素子
部の出力を遅延レジスタに取り込む。そして、この遅延
レジスタの出力をエンコーダにより数値化して基準遅延
情報とする。なお、前記第２の基準信号は、前記第１の
基準信号に対して一定の位相差を有している。従って、
前記基準遅延情報は一定の値となる。
る遅延素子をｎ段接続した遅延素子部により第２の基準
信号を遅延し、第１の基準信号に同期して前記遅延素子
部の出力を遅延レジスタに取り込む。そして、この遅延
レジスタの出力をエンコーダにより数値化して基準遅延
情報とする。なお、前記第２の基準信号は、前記第１の
基準信号に対して一定の位相差を有している。従って、
前記基準遅延情報は一定の値となる。
次に、前記遅延素子部に被位相差検出信号を入力し、
同様に第１の基準信号に同期して遅延素子部の出力を遅
延レジスタに取り込み、エンコーダにより数値化して遅
延情報とする。そして、例えば、この遅延情報に基づき
被除数を決定し、前記基準遅延情報に基づき除数を決定
して、除算することにより、第１の基準信号に対する被
位相差検出信号の位相差を求める。
同様に第１の基準信号に同期して遅延素子部の出力を遅
延レジスタに取り込み、エンコーダにより数値化して遅
延情報とする。そして、例えば、この遅延情報に基づき
被除数を決定し、前記基準遅延情報に基づき除数を決定
して、除算することにより、第１の基準信号に対する被
位相差検出信号の位相差を求める。
このため、位相差検出回路を完全にデジタル化するこ
とが可能となる。
とが可能となる。
これにより、外付け抵抗や容量を必要とするアナログ
方式の位相差検出回路に置き替えることが可能となる。
方式の位相差検出回路に置き替えることが可能となる。
次に図を参照しながら本発明の実施例について説明を
する。
する。
第２〜４図は本発明の実施例に係るデジタル位相差検
出回路及び位相検出方法説明する図であり、第２図は、
本発明の実施例に係るデジタル位相差検出回路の構成図
を示している。
出回路及び位相検出方法説明する図であり、第２図は、
本発明の実施例に係るデジタル位相差検出回路の構成図
を示している。
図において、21aは被位相検出信号PSとテスト信号
（第２の基準信号）TSとの入力を切り換えるセレクタで
ある。なお、被位相検出信号PSは、テレビ信号などに含
まれる水平同期信号（１周期63.5〔μｓ〕やFM変調波等
の位相差検出信号である。また、CSは切り換え信号であ
り、遅延情報作成時（動作状態）及び補正時（テスト状
態）を切り換える制御信号である。21はｎ段遅延素子で
あり、例えばインバータのようにクロックを必要としな
い素子を非反転信号を得るために２個直列接続して１つ
の遅延素子とし、この遅延素子をｎ段直列にして、各段
毎に出力端子を設けて遅延素子部を構成している。この
遅延素子部は、被位相検出信号PSを順次遅延させて、遅
延データD1〜Dnを出力する機能を有している。
（第２の基準信号）TSとの入力を切り換えるセレクタで
ある。なお、被位相検出信号PSは、テレビ信号などに含
まれる水平同期信号（１周期63.5〔μｓ〕やFM変調波等
の位相差検出信号である。また、CSは切り換え信号であ
り、遅延情報作成時（動作状態）及び補正時（テスト状
態）を切り換える制御信号である。21はｎ段遅延素子で
あり、例えばインバータのようにクロックを必要としな
い素子を非反転信号を得るために２個直列接続して１つ
の遅延素子とし、この遅延素子をｎ段直列にして、各段
毎に出力端子を設けて遅延素子部を構成している。この
遅延素子部は、被位相検出信号PSを順次遅延させて、遅
延データD1〜Dnを出力する機能を有している。
22は遅延データD1〜Dnを経時的に取り込むnbitレジス
タ（ｎ段遅延レジスタ12）であり、基準信号（第１の基
準信号）φＳの立ち上がりに同期して遅延データD1〜Dn
のうち，「Ｈ」から「Ｌ」に変化する遅延データDiを検
出（ラッチ）して、エンコーダ23に出力する機能を有し
ている。なお基準信号（以下、システムロックともい
う）φＳは、デジタルテレビ信号処理回路の場合は、色
副搬送波fsc＝3.58〔MHz〕の４倍（4fsc）又は３倍（3f
sc）のシステムクロック（１周期約70〔ns〕）である。
また、位相差等は、被位相検出信号PSと、システムクロ
ックφＳ間との位相のずれ量を位相情報として出力され
るものである。
タ（ｎ段遅延レジスタ12）であり、基準信号（第１の基
準信号）φＳの立ち上がりに同期して遅延データD1〜Dn
のうち，「Ｈ」から「Ｌ」に変化する遅延データDiを検
出（ラッチ）して、エンコーダ23に出力する機能を有し
ている。なお基準信号（以下、システムロックともい
う）φＳは、デジタルテレビ信号処理回路の場合は、色
副搬送波fsc＝3.58〔MHz〕の４倍（4fsc）又は３倍（3f
sc）のシステムクロック（１周期約70〔ns〕）である。
また、位相差等は、被位相検出信号PSと、システムクロ
ックφＳ間との位相のずれ量を位相情報として出力され
るものである。
23は、検出された遅延データDiを数値化して、遅延情
報DDを出力するエンコーダである。また、24a,24bは補
正回路（演算回路）14の一部を構成するラッチ回路A,B
であり、切り換え信号Csが補正時（テスト状態）の期間
中に、ラッチ回路24a（ラッチ回路Ａ）は後述する第１
の基準遅延情報DDをラッチし、ラッチ回路24b（ラッチ
回路Ｂ）は後述する第２の基準遅延情報DDをラッチする
機能を有している。
報DDを出力するエンコーダである。また、24a,24bは補
正回路（演算回路）14の一部を構成するラッチ回路A,B
であり、切り換え信号Csが補正時（テスト状態）の期間
中に、ラッチ回路24a（ラッチ回路Ａ）は後述する第１
の基準遅延情報DDをラッチし、ラッチ回路24b（ラッチ
回路Ｂ）は後述する第２の基準遅延情報DDをラッチする
機能を有している。
なお、加算器24dはラッチＡの出力データDAとラッチ
Ｂの出力データDBとを加算して、除数DK2を出力するも
のであり、加算器24cは、ラッチＢの出力データDBと、
遅延情報DDとを入力して被除数DK1を出力するものであ
る。
Ｂの出力データDBとを加算して、除数DK2を出力するも
のであり、加算器24cは、ラッチＢの出力データDBと、
遅延情報DDとを入力して被除数DK1を出力するものであ
る。
また、24eはラッチ回路A,Bや加算器24c,24dと共に補
正回路24を構成する割算器であり、被除数DK1と除数DK2
とを入力して、正規化した位相情報PDを出力するもので
ある。
正回路24を構成する割算器であり、被除数DK1と除数DK2
とを入力して、正規化した位相情報PDを出力するもので
ある。
これ等により、デジタル位相差検出回路を構成する。
次にデジタル位相差検出方法について該検出回路の動
作と併せて説明する。
作と併せて説明する。
電源を投入直後に、ｎ段遅延素子21の遅延時間の製造
ばらつきを保証するため、まず、切り換え信号CSを
「Ｈ」にしてテスト状態にする。これにより、テスト信
号TSがｎ段遅延素子21に入力される。図４は、テスト状
態のときのタイムチャートを示す。テスト信号TSはｎ段
遅延素子21を１段目からｎ段目まで順次伝搬していく。
nbitレジスタ22では、基準信号φＳ（システムクロック
で１番目のパルスをシステムクロック１とし、２番目の
パルスをシステムクロック２とする）によりテスト信号
TSが基準信号φＳの１周期間にｎ段遅延素子21をどこま
で進んだかを調べる。基準信号φＳは周波数が既知であ
り、例えばテレビ信号処理回路用の場合は１周期が70ns
に設定されている。この場合、例えば70nsの間にテスト
信号TSが70個の遅延素子を伝搬したとすると一つの遅延
素子の遅延時間は1nsであり、35個の遅延素子を伝搬し
たとすると一つの遅延素子の遅延時間は2nsである。
ばらつきを保証するため、まず、切り換え信号CSを
「Ｈ」にしてテスト状態にする。これにより、テスト信
号TSがｎ段遅延素子21に入力される。図４は、テスト状
態のときのタイムチャートを示す。テスト信号TSはｎ段
遅延素子21を１段目からｎ段目まで順次伝搬していく。
nbitレジスタ22では、基準信号φＳ（システムクロック
で１番目のパルスをシステムクロック１とし、２番目の
パルスをシステムクロック２とする）によりテスト信号
TSが基準信号φＳの１周期間にｎ段遅延素子21をどこま
で進んだかを調べる。基準信号φＳは周波数が既知であ
り、例えばテレビ信号処理回路用の場合は１周期が70ns
に設定されている。この場合、例えば70nsの間にテスト
信号TSが70個の遅延素子を伝搬したとすると一つの遅延
素子の遅延時間は1nsであり、35個の遅延素子を伝搬し
たとすると一つの遅延素子の遅延時間は2nsである。
図２に示す回路において、ラッチ回路Ａにはシステム
クロック１のときにテスト信号TSが伝搬した遅延素子数
がラッチされ、ラッチ回路Ｂには70ns後のシステムロッ
ク２のときにテスト信号TSが伝搬した遅延素子の数がラ
ッチされる。加算器24dでラッチ回路Ａとラッチ回路Ｂ
との差を演算することにより、70nsの間に何個の遅延素
子をテスト信号TSが伝搬したかがわかる。この値を除数
DK2とする。
クロック１のときにテスト信号TSが伝搬した遅延素子数
がラッチされ、ラッチ回路Ｂには70ns後のシステムロッ
ク２のときにテスト信号TSが伝搬した遅延素子の数がラ
ッチされる。加算器24dでラッチ回路Ａとラッチ回路Ｂ
との差を演算することにより、70nsの間に何個の遅延素
子をテスト信号TSが伝搬したかがわかる。この値を除数
DK2とする。
このようにして、テスト信号TSを入力して除数DK2を
求めた後、切り換え信号CSによりセレクタ21aの入力を
切換えて動作状態にし、被位相検出信号PSをｎ段遅延素
子21に入力する。被位相検出信号PSは、例えばテレビ信
号のうちの水平同期信号である。
求めた後、切り換え信号CSによりセレクタ21aの入力を
切換えて動作状態にし、被位相検出信号PSをｎ段遅延素
子21に入力する。被位相検出信号PSは、例えばテレビ信
号のうちの水平同期信号である。
ｎ段遅延素子21に入力された被位相検出信号PSはｎ段
遅延素子21の各遅延素子を伝搬していく。nbitレジスタ
22は、基準信号φＳに同期してｎ段遅延素子21の各遅延
素子の出力状態を入力して保持する。そして、エンコー
ダ23により、被位相検出信号PSが伝搬した遅延素子の数
を数値化する。そして、加算器24cにおいて、ラッチ回
路Ｂにラッチされている値と被位相検出信号入力時のエ
ンコーダ23の出力とを演算して、基準信号φＳと被位相
検出信号との位相差（遅延段数の差）を求める。この値
は、被除数DK1として割算器24eに入力される。
遅延素子21の各遅延素子を伝搬していく。nbitレジスタ
22は、基準信号φＳに同期してｎ段遅延素子21の各遅延
素子の出力状態を入力して保持する。そして、エンコー
ダ23により、被位相検出信号PSが伝搬した遅延素子の数
を数値化する。そして、加算器24cにおいて、ラッチ回
路Ｂにラッチされている値と被位相検出信号入力時のエ
ンコーダ23の出力とを演算して、基準信号φＳと被位相
検出信号との位相差（遅延段数の差）を求める。この値
は、被除数DK1として割算器24eに入力される。
割算器24eは、被除数DK1を除数DK2で除算し、その結
果を位相差情報PDとして出力する。
果を位相差情報PDとして出力する。
以下、更に詳細に説明する。
第３図は、本発明の実施例の位相差検出回路の動作状
態時に係るタイムチャートである。
態時に係るタイムチャートである。
予め、後述するようにテスト状態とし、テスト信号TS
をｎ段遅延素子21からなる遅延素子部に入力して、その
ときエンコーダ23から出力される第１及び第２の基準遅
延情報をそれぞれラッチ回路24a,24bにラッチしてお
く。ここでは、後述するように、ラッチ回路24aに３、
ラッチ回路24bにｎ−４がラッチされているとする。
をｎ段遅延素子21からなる遅延素子部に入力して、その
ときエンコーダ23から出力される第１及び第２の基準遅
延情報をそれぞれラッチ回路24a,24bにラッチしてお
く。ここでは、後述するように、ラッチ回路24aに３、
ラッチ回路24bにｎ−４がラッチされているとする。
図において、まず、該位相差検出回路を動作状態にす
る切り換え信号CSが「Ｈ」→「Ｌ」になると同時に、例
えば水平同期信号等の被位相検出信号PSに立ち下がりが
ｎ段遅延素子によって遅延処理される。なお、1,2,3…
…ｉ……ｎ−2,n−1,nは水平同期信号の立ち下がりを遅
延処理したｎ段遅延素子の各素子より出力される遅延デ
ータD1〜Dnである。
る切り換え信号CSが「Ｈ」→「Ｌ」になると同時に、例
えば水平同期信号等の被位相検出信号PSに立ち下がりが
ｎ段遅延素子によって遅延処理される。なお、1,2,3…
…ｉ……ｎ−2,n−1,nは水平同期信号の立ち下がりを遅
延処理したｎ段遅延素子の各素子より出力される遅延デ
ータD1〜Dnである。
次に、nbitレジスタ22において、基準信号φＳ例え
ば、デジタルテレビ回路等のシステムクロック（4fsc）
φＳにより、被位相検出信号PSの遅延データD1〜Dnのう
ち、システムクロックφＳ＝１に同期して、「Ｈ」→
「Ｌ」に変化する遅延データDiをラッチする。ここで、
１〜５段目のnbitレジスタ22の出力は「Ｈ」に固定さ
れ、６段目移行は「Ｌ」に固定されているとすると、Di
＝６となる。
ば、デジタルテレビ回路等のシステムクロック（4fsc）
φＳにより、被位相検出信号PSの遅延データD1〜Dnのう
ち、システムクロックφＳ＝１に同期して、「Ｈ」→
「Ｌ」に変化する遅延データDiをラッチする。ここで、
１〜５段目のnbitレジスタ22の出力は「Ｈ」に固定さ
れ、６段目移行は「Ｌ」に固定されているとすると、Di
＝６となる。
これにより検出された遅延データDi＝６をエンコーダ
23により数値化処理されて位相差が検出される。この時
のエンコーダの出力DD（即ち、６）が遅延情報となる。
23により数値化処理されて位相差が検出される。この時
のエンコーダの出力DD（即ち、６）が遅延情報となる。
なお、この遅延情報DDを補正して、位相情報PDを出力
するため、次の処理がされる。
するため、次の処理がされる。
すなわち、加算器24cによりエンコーダ23の遅延情報D
Dと，ラッチＢの出力データDBと加算（減算）し、（Di
＝ｎ−４）−（Di＝６）のデータからなる被除数DK1を
検出する。
Dと，ラッチＢの出力データDBと加算（減算）し、（Di
＝ｎ−４）−（Di＝６）のデータからなる被除数DK1を
検出する。
次に、被位相検出信号の周期間を、例えば、水平同期
信号の場合、１周期＝63.5〔μｓ〕の合間利用して、位
相差検出回路のテスト状態を作成し、除数の検出処理を
する。
信号の場合、１周期＝63.5〔μｓ〕の合間利用して、位
相差検出回路のテスト状態を作成し、除数の検出処理を
する。
なお、第４図は本発明の実施例の位相差検出回路のテ
スト状態時に係るタイムチャートである。図において、
切り換え信号CSを「Ｈ」にして、セレクタ21aを動作さ
せ、セレクタ21aの入力を被位相検出信号PSからテスト
信号TSに切り換えて、動作状態からテスト状態にする。
スト状態時に係るタイムチャートである。図において、
切り換え信号CSを「Ｈ」にして、セレクタ21aを動作さ
せ、セレクタ21aの入力を被位相検出信号PSからテスト
信号TSに切り換えて、動作状態からテスト状態にする。
これにより、予めシステムクロックφＳと位相差が規
格化された（即ち、基準信号φＳに対し一定の位相差を
有する）テスト信号TSをｎ段遅延素子21により、被位相
検出信号PSと同様に遅延処理され、システムクロックφ
Ｓ＝１に同期して、テスト信号PSの遅延データD1〜Dnの
うち「Ｈ」から「Ｌ」に変化する遅延データ（第１の基
準遅延データ：ここでは、Di＝３とする）と、１周期後
のシステムクロックφＳ＝２に同期して「Ｈ」から
「Ｌ」に変化する遅延データ（第２の基準遅延データ：
ここでは、Di＝ｎ−４とする）を検出し、エンコーダ23
により数値化し、該テスト信号の遅延データDDをラッチ
回路24a,24bに入力する。
格化された（即ち、基準信号φＳに対し一定の位相差を
有する）テスト信号TSをｎ段遅延素子21により、被位相
検出信号PSと同様に遅延処理され、システムクロックφ
Ｓ＝１に同期して、テスト信号PSの遅延データD1〜Dnの
うち「Ｈ」から「Ｌ」に変化する遅延データ（第１の基
準遅延データ：ここでは、Di＝３とする）と、１周期後
のシステムクロックφＳ＝２に同期して「Ｈ」から
「Ｌ」に変化する遅延データ（第２の基準遅延データ：
ここでは、Di＝ｎ−４とする）を検出し、エンコーダ23
により数値化し、該テスト信号の遅延データDDをラッチ
回路24a,24bに入力する。
ここで、ラッチＡの出力データDAと、ラッチＢの出力
データDBとを加算器24dにより加算（減算）して、除数D
K2を検出する。
データDBとを加算器24dにより加算（減算）して、除数D
K2を検出する。
なお、動作状態時に検出された加算器24cから出力さ
れる被除数DK1と、テスト状態時に検出されて加算器24d
から出力される除数DK2とを割算器24eにより割算し、被
位相差信号PSの遅延情報を規格化されたテスト信号TSの
遅延情報により補正する。これにより、正規格された位
相情報PDを出力することができる。
れる被除数DK1と、テスト状態時に検出されて加算器24d
から出力される除数DK2とを割算器24eにより割算し、被
位相差信号PSの遅延情報を規格化されたテスト信号TSの
遅延情報により補正する。これにより、正規格された位
相情報PDを出力することができる。
このようにして、被位相検出信号PSがｎ段遅延素子21
により遅延処理されて、被位相検出信号PSをｎ個の遅延
データD1〜Dnに分割され、nbitレジスタ22により、基準
信号φＳ＝1,2に同期して、該遅延データD1〜Dnのうち
「Ｈ」から「Ｌ」に変化する遅延データDi＝６やDi＝ｎ
−４が保持され、この保持された遅延データDiがエンコ
ーダ23により数値され、遅延情報DDとなり、該遅延情報
DDを規格化されたテスト信号TSの遅延データDDにより補
正することにより、正規した位相情報PDを出力すること
ができる。
により遅延処理されて、被位相検出信号PSをｎ個の遅延
データD1〜Dnに分割され、nbitレジスタ22により、基準
信号φＳ＝1,2に同期して、該遅延データD1〜Dnのうち
「Ｈ」から「Ｌ」に変化する遅延データDi＝６やDi＝ｎ
−４が保持され、この保持された遅延データDiがエンコ
ーダ23により数値され、遅延情報DDとなり、該遅延情報
DDを規格化されたテスト信号TSの遅延データDDにより補
正することにより、正規した位相情報PDを出力すること
ができる。
このため、位相検出回路を完全にデジタル化すること
が可能となる。
が可能となる。
以上説明したように、本発明によれば被位相検出信号
の位相情報を規格化した遅延データにより補正する処理
を完全にデジタル動作されることが可能となる。
の位相情報を規格化した遅延データにより補正する処理
を完全にデジタル動作されることが可能となる。
このため、従来の外付け容量や抵抗等などが必要なア
ナログ式の位相差検出回路に替えて、デジタル位相差検
出回路を構成することができ、電子機器等のデジタルPL
L回路を完全にIC化することが可能となる。
ナログ式の位相差検出回路に替えて、デジタル位相差検
出回路を構成することができ、電子機器等のデジタルPL
L回路を完全にIC化することが可能となる。
第１図は、本発明の実施例のデジタル位相検出回路の構
成に係る原理図、 第２図は、本発明の実施例に係るデジタル位相差検出回
路の構成図、 第３図は、本発明の実施例の位相差検出回路の動作状態
時に係るタイムチャート、 第４図は、本発明の実施例の位相差検出回路のテスト状
態時に係るタイムチャート、 第５図は、従来例に係る位相差検出回路を説明する図で
ある。 （符号の説明） １……D/A変換器、 ２……アナログ位相差検出回路、 ３……A/D変換器、 11,21……ｎ段遅延素子 12,22……ｎ段遅延レジスタ（nbitレジスタ）、 13,23……エンコーダ、 14……補正回路、 21a……セレクタ、 24a,24b……ラッチ回路A,B、 24c,24d……加算器、 24e……割算器、 PS……被位相検出信号、 PD……位相情報、 D1〜Dn,Di……遅延データ、 DD……遅延情報（エンコーダの出力データ）、 CS……切り換え信号、 φＳ……基準信号（システムクロック）、 DA……ラッチＡの出力データ、 DB……ラッチＢの出力データ、 DK1……被除数、 DK2……除数（補正データ）、 Va,Vb……入力信号、 Ｐ……出力、 Ｖ（θ）……位相差電圧出力、 θ……位相差、 Ｒ……外付け抵抗、 Ｃ……外付け容量。
成に係る原理図、 第２図は、本発明の実施例に係るデジタル位相差検出回
路の構成図、 第３図は、本発明の実施例の位相差検出回路の動作状態
時に係るタイムチャート、 第４図は、本発明の実施例の位相差検出回路のテスト状
態時に係るタイムチャート、 第５図は、従来例に係る位相差検出回路を説明する図で
ある。 （符号の説明） １……D/A変換器、 ２……アナログ位相差検出回路、 ３……A/D変換器、 11,21……ｎ段遅延素子 12,22……ｎ段遅延レジスタ（nbitレジスタ）、 13,23……エンコーダ、 14……補正回路、 21a……セレクタ、 24a,24b……ラッチ回路A,B、 24c,24d……加算器、 24e……割算器、 PS……被位相検出信号、 PD……位相情報、 D1〜Dn,Di……遅延データ、 DD……遅延情報（エンコーダの出力データ）、 CS……切り換え信号、 φＳ……基準信号（システムクロック）、 DA……ラッチＡの出力データ、 DB……ラッチＢの出力データ、 DK1……被除数、 DK2……除数（補正データ）、 Va,Vb……入力信号、 Ｐ……出力、 Ｖ（θ）……位相差電圧出力、 θ……位相差、 Ｒ……外付け抵抗、 Ｃ……外付け容量。
Claims (3)
- 【請求項１】ｎ段の遅延素子により構成され、被位相検
出信号、及び第１の基準信号に対し一定の位相差を有す
る第２の基準信号のいずれか一方を入力し、その入力し
た信号を遅延する遅延素子部と、 この遅延素子部の各遅延素子の出力を前記第１の基準信
号に同期して取り込むｎ段遅延レジスタと、 このｎ段遅延レジスタの出力を数値化するエンコーダ
と、 前記第２の基準信号入力時の前記エンコーダの出力と前
記被位相検出信号入力時の前記エンコーダの出力との演
算して位相情報を算出する演算回路とを具備することを
特徴とするデジタル位相差検出回路。 - 【請求項２】ｎ段の遅延素子により、第１の基準信号に
対し一定の位相差を有する第２の基準信号を遅延し、 各遅延素子の出力を前記第１の基準信号に同期して取り
込み基準遅延データとし、 該基準遅延データを数値化して基準遅延情報を得て、 次に、前記ｎ段の遅延素子により被位相検出信号を遅延
し、 各遅延素子の出力を前記第１の基準信号に同期して取り
込み遅延データとし、 該遅延データを数値化して遅延情報を得て、 該遅延情報と前記基準遅延情報との演算を行って位相情
報を算出することを特徴とするデジタル位相差検出方
法。 - 【請求項３】前記演算は、前記遅延情報に基づいて被除
数を決定し、前記基準遅延情報に基づいて除数を決定し
て、除算することを特徴とする請求項２に記載のデジタ
ル位相差検出方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63162094A JP2642421B2 (ja) | 1988-06-28 | 1988-06-28 | デジタル位相差検出回路及び位相差検出方法 |
| US07/372,452 US4963817A (en) | 1988-06-28 | 1989-06-28 | Method and apparatus for detecting a phase difference between two digital signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63162094A JP2642421B2 (ja) | 1988-06-28 | 1988-06-28 | デジタル位相差検出回路及び位相差検出方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0210922A JPH0210922A (ja) | 1990-01-16 |
| JP2642421B2 true JP2642421B2 (ja) | 1997-08-20 |
Family
ID=15747959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63162094A Expired - Fee Related JP2642421B2 (ja) | 1988-06-28 | 1988-06-28 | デジタル位相差検出回路及び位相差検出方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4963817A (ja) |
| JP (1) | JP2642421B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4211701A1 (de) * | 1992-04-08 | 1993-10-14 | Thomson Brandt Gmbh | Verfahren und Vorrichtung zur Phasenmessung |
| US5422529A (en) * | 1993-12-10 | 1995-06-06 | Rambus, Inc. | Differential charge pump circuit with high differential and low common mode impedance |
| AU1841895A (en) * | 1994-02-15 | 1995-08-29 | Rambus Inc. | Delay-locked loop |
| AU1738995A (en) | 1994-02-15 | 1995-08-29 | Rambus Inc. | A phase detector with minimized phase detection error |
| DE19503035C2 (de) * | 1995-01-31 | 1998-09-17 | Siemens Ag | Verfahren und Anordnung zum Ermitteln der Phasendifferenz zwischen Taktsignalen in einer Kommunikationseinrichtung |
| US6642746B2 (en) | 1996-01-02 | 2003-11-04 | Rambus Inc. | Phase detector with minimized phase detection error |
| AUPO072096A0 (en) * | 1996-06-28 | 1996-07-25 | Curtin University Of Technology | Precise digital frequency detection |
| US5825209A (en) * | 1997-02-27 | 1998-10-20 | Rambus Inc. | Quadrature phase detector |
| US6407599B1 (en) | 2000-05-10 | 2002-06-18 | Eastman Kodak Company | Method and apparatus for determining a digital phase shift in a signal |
| US6868135B1 (en) | 2000-05-18 | 2005-03-15 | Eastman Kodak Company | Method and apparatus for correcting for a phase shift between a transmitter and a receiver |
| US8585050B2 (en) | 2011-12-06 | 2013-11-19 | Eastman Kodak Company | Combined ultrasonic-based multifeed detection system and sound-based damage detection system |
| WO2019111470A1 (ja) * | 2017-12-07 | 2019-06-13 | オリンパス株式会社 | 通信モジュール、カプセル型内視鏡及び受信ユニット |
| CN109752594B (zh) * | 2018-12-28 | 2021-02-19 | 北京航天测控技术有限公司 | 一种多通道同步数据采集相位校正方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4075698A (en) * | 1974-04-01 | 1978-02-21 | Lode Tenny D | Digital phase measurement system |
| US4457005A (en) * | 1981-12-07 | 1984-06-26 | Motorola, Inc. | Digital coherent PSK demodulator and detector |
| JPS61222072A (ja) * | 1985-03-26 | 1986-10-02 | Sharp Corp | デイジタル磁気記録再生装置 |
| US4652838A (en) * | 1985-04-17 | 1987-03-24 | Rca Corporation | Phase randomization to reduce detectability of phase or frequency-modulated digital signals |
| JPS63169143A (ja) * | 1987-01-05 | 1988-07-13 | Nec Corp | 位相制御回路 |
| JPH07118705B2 (ja) * | 1988-01-21 | 1995-12-18 | 日本電気株式会社 | 位相制御回路 |
-
1988
- 1988-06-28 JP JP63162094A patent/JP2642421B2/ja not_active Expired - Fee Related
-
1989
- 1989-06-28 US US07/372,452 patent/US4963817A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0210922A (ja) | 1990-01-16 |
| US4963817A (en) | 1990-10-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |