JPH066213A - Ｐｌｌ回路のロック検出回路 - Google Patents

Abstract

(57)【要約】 【目的】 基準信号と比較信号との位相差が小さいとき
でも高精度にロック検出ができるＰＬＬのロック検出回
路を提供することを目的とする。 【構成】 ＥＯＲ回路１により、基準信号１ａと比較信
号１ｂとの排他的論理和がとられ位相差が検出される。
この検出された信号１ｃをデータ、基準信号１ａおよび
比較信号１ｂをそれぞれクロックとし、第一および第二
のＤフリップフロップ回路２、３へそれぞれ入力する。
第一および第二のＤフリップフロップ回路２、３ではク
ロックの立ち下がりエッジでデータを保持しているた
め、基準信号１ａと比較信号１ｂとの立ち下がりの位相
差のみが検出され、これらの出力信号２ｃおよび３ｃを
ＮＯＲ回路４へ入力する。これにより基準信号１ａと比
較信号１ｂとの立ち下がり時の位相が合っているときに
はロック状態、ずれているときにはアンロック状態とな
るロック信号４ｃが出力される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＰＬＬ（フェイズロック
ドル−プ）回路におけるロック検出回路に関するもので
あり、特に基準信号と比較信号との位相差が小さい場合
に、適切にロック検出をするＰＬＬのロック検出回路に
関するものである。

【０００２】

【従来の技術】ＰＬＬシンセサイザ回路は通信機をはじ
めとして多くのシステムにおいて用いられている。かか
るＰＬＬシンセサイザ回路を構成するロック検出回路に
ついて、特開平３−１５９３１８号公報に掲載されてい
るように、これをデジタル化したものが提案されてい
る。

【０００３】ここで、図７は従来のＰＬＬのロック検出
回路の一例を示す回路図、図８は従来のＰＬＬのロック
検出回路の動作波形を示す図である。図７に示すよう
に、このロック検出回路は、ＮＡＮＤ回路７１〜８０、
Ｄフリップフロップ回路８１，８３，８５、ＡＮＤ回路
８２、及びインバ−タ回路８４からなる。ＮＡＮＤ回路
８１の一方の入力端子には、図示しない基準信号発生器
から発せられた基準信号７１ａが入力され、ＮＡＮＤ回
路７２の一方の入力端子には、図示しない電圧制御発振
器の発振出力に基づいた比較信号１２ａが入力される。
上記ＮＡＮＤ回路７１〜８０によって、ＮＡＮＤ回路８
０の出力信号８０ａは図８に示すとおり、基準信号７１
ａと比較信号７２ａの位相差に応じてパルス幅が増減す
るような位相差信号となる。さらに、該出力信号８０ａ
はＤフリップフロップ回路８１において、基準信号７１
ａの立ち上がりエッジによってラッチされる。該Ｄフリ
ップフロップ回路８１の出力８１ａは、ＡＮＤ回路８２
において出力信号８０ａとの論理積がとられ、更にＤフ
リップフロップ回路８３において基準信号７１ａの立ち
上がりでラッチされた後に、インバ−タ回路８４の出力
信号の立ち上がり、即ち出力信号８０ａの立ち下がりに
よってＤフリップフロップ回路８５よりロック信号８５
ａとして出力される。

【０００４】

【発明が解決しようとする課題】しかしながら上記従来
のＰＬＬのロック検出回路にあっては下記の通りの問題
点があった。即ち、従来基準信号と比較信号の位相差に
応じてパルス幅が増減する位相差信号のパルス幅が、基
準信号より大きくなった場合に限りロック信号をアンロ
ック状態にすることが可能であった。従って、該位相差
出力信号のパルス幅が基準信号より小さい場合にはアン
ロック信号を出力できず、精度のよいロック検出を行な
うことができない。

【０００５】本発明は上述した問題点に鑑みてなされた
もので、基準信号と比較信号の位相差が小さい場合であ
っても高精度にロック検出ができるＰＬＬのロック検出
回路を提供することを目的とする。

【０００６】

【課題を解決するための手段】上記目的を達成するため
本発明は、入力する基準信号に同期した出力信号を生成
する電圧制御発振器を備えたＰＬＬ（フェ−ズド ロッ
クド ル−プ）回路において、前記電圧制御発振器の動
作状態をロックするか否かを決定するロック検出回路
を、ＰＬＬ回路の出力信号もしくは当該出力信号を分周
した信号を比較信号とし、当該比較信号と前記基準信号
との排他的論理和を出力する排他的論理和回路と、排他
的論理和回路の出力信号を基準信号の立ち下がりエッジ
によってラッチする第１のフリップフロップと、排他的
論理和回路の出力信号を比較信号の立ち下がりエッジに
よってラッチする第２のフリップフロップと、第１フリ
ップフロップの出力信号と第２のフリップフロップの出
力信号との論理和に基づいて前記電圧制御発振器の動作
状態をロックするか否かを検出する回路から構成した。

【０００７】

【作用】本発明はＰＬＬのロック検出回路を上述のごと
く構成し、排他論理和回路において検出された基準信号
と比較信号との位相差を、第１のＤフリップフロップ或
いは第２のＤフリップフロップにおいて、基準信号或い
は比較信号の立ち下がりエッジによってとらえて保持
し、出力信号の論理和をとり、当該論理和に基づいてＰ
ＬＬ回路のロック或いはアンロックを決定するため、位
相差のパルス幅が基準信号のパルス幅よりも小さいとき
であっても、精度良くロック信号を出力することができ
る。

【０００８】

【実施例】以下、本発明の実施例を図面を用いて説明す
る。

【０００９】図１は、本発明にかかるＰＬＬのロック検
出回路の一実施例を示す回路図である。同図中、１はＥ
ＯＲ（排他的論理和）回路、２は第１のＤフリップフロ
ップ回路、３は第２のＤフリップフロップ回路、４０は
決定回路である。本実施例において決定回路４０は、Ｎ
ＯＲ回路４からなる。同図に示すとおり、図示しない基
準信号発生器から出力された基準信号１ａは、ＥＯＲ回
路１の一方、及び第１のＤフリップフロップ回路２のク
ロックとして入力される。また、図示しないＶＣＯ（電
圧制御発振器）の発振出力に基づいて発せられた比較信
号１ｂは、ＥＯＲ回路１の他方、及び第２のＤフリップ
フロップ回路３のクロックとして入力される。ＥＯＲ出
力信号１ｃは、第１のＤフリップフロップ回路２及び第
２のＤフリップフロップ回路３にデ−タとして入力され
る。更にＮＯＲ回路４は、第１のＤフリップフロップ回
路の出力信号２ｃと第２のＤフリップフロップ回路の出
力信号３ｃとの論理和をとりロック信号４ｃを出力し、
出力信号２ｃ或いは３ｃの一方が論理値"１"をとった場
合に、ロック信号４ｃをアンロック状態とする。

【００１０】次に本実施例の動作について説明する。こ
こで図２は、本実施例の動作波形の一例を示した図であ
る。同図に示すとおり、ＥＯＲ出力１ｃは基準信号１ａ
および比較信号１ｂの排他的論理和である。従って該Ｅ
ＯＲ回路１の出力信号１ｃは、基準信号１ａと比較信号
１ｂとの位相差に応じてパルス幅が変更される位相差信
号となる。第１のＤフリップフロップ回路２、第２のＤ
フリップフロップ回路３においては、該ＥＯＲ出力信号
１ｃをデータ入力、基準信号１ａ或いは比較信号１ｂを
それぞれクロック入力とし、基準信号１ａ或いは比較信
号１ｂの立ち下がりエッジで、デ−タを保持する（タイ
ミングＡ，Ｂ参照）。

【００１１】従って、第１のＤフリップフロップ回路２
は、比較信号１ｂの位相が基準信号１ａに対して進んで
いるとき、出力信号２ｃを論理値"1"とする（タイミン
グＤ参照）。これに対して、基準信号１ａと比較信号１
ｂの位相が等しい、或いは比較信号１ｂの位相が基準信
号１ａに対して遅れているときは、出力信号２ｃが論理
値"０"となる（タイミングＥ参照）。また、第２のＤフ
リップフロップ回路３は、比較信号１ｂの位相が基準信
号１ａに対し遅れているとき、出力信号３ｃを論理値"
１"とする（タイミングＢ）。これに対して、基準信号
１ａと比較信号１ｂの位相が等しい、或いは基準信号１
ａの位相が比較信号１ｂに対して遅れているときは、出
力信号３ｃが論理値"０"となる（タイミングＣ参照）。

【００１２】ＮＯＲ回路４は、該Ｄフリップフロップ回
路出力信号２ｃ及び３ｃの論理和をとるため、出力信号
２ｃ或いは３ｃのどちらか一方が論理値"１"の場合、即
ち基準信号１ａと比較信号１ｂの位相がずれている場合
には論理値"０"、即ちアンロック、位相が合っている場
合には論理値"１"、即ちロックを意味するロック信号４
ｃが出力される。

【００１３】次に本発明の他の実施例について説明す
る。図３は、本発明にかかるＰＬＬのロック検出回路の
他の実施例を示す図である。なお、図１に示した第一実
施例と同一の構成部については同一の符号を付して、そ
の説明は省略する。

【００１４】本実施例において決定回路４０'は、ＮＯ
Ｒ回路４、リトリガブルＭＭＶ（モノマルチバイブレ−
タ）５、及びＡＮＤ回路６からなる。同図に示すとお
り、本実施例においても第一実施例と同様に、基準信号
１ａと比較信号１ｂの位相がずれている場合には論理
値"０"、位相が合っている場合には論理値"１"となる信
号４ｃがＮＯＲ回路４から出力される。また、リトリガ
ブルＭＭＶ５は、該信号４ｃをトリガ入力信号として、
基準信号１ａの二周期分より長い一定幅のパルス信号５
ｃを出力する。更に、ＡＮＤ回路６において、前述した
信号４ｃとパルス信号５ｃとの論理積をとり、ロック信
号６ｃを出力する。

【００１５】本実施例の動作について説明する。ここ
で、図４は、図３に記載した実施例の動作波形の一例を
示した図である。

【００１６】同図に示すように、タイミングＦにおいて
出力信号２ｃが論理値"０"から論理値"１"になると、Ｎ
ＯＲ回路４の出力信号４ｃが論理値"０"となる。従って
該出力信号４ｃによって、リトリガブルＭＭＶ５から出
力されるパルス信号５ｃは、所定の幅で論理値"０"とな
る。従って、ＡＮＤ回路６において、信号４ｃおよびパ
ルス信号５ｃの論理積がとられるため、基準信号１ａと
比較信号１ｂの位相がずれている場合には論理値"０"、
即ちアンロック、位相の合った状態がパルス信号５ｃの
一定幅以上続いている場合には論理値"１"、即ちロック
を意味するロック信号６ｃが出力出力される。

【００１７】次に本発明のさらに他の実施例について説
明する。図５は本発明にかかるＰＬＬのロック検出回路
のさらに他の実施例を示す図である。なお、図１，３に
示した第一、第二実施例と同一の構成部については同一
の符号を付して、その説明は省略する。

【００１８】本実施例において決定回路４０"は第３の
Ｄフリップフロップ回路７、ＡＮＤ回路８、第２のＮＯ
Ｒ回路９、及びＪＫフリップフロップ回路１０からり、
同図に示すとおり、ＮＯＲ回路４の出力信号４ｃは第３
のＤフリップフロップ回路７によって、基準信号１ａの
一周期分遅延される。

【００１９】次に本実施例の動作について説明する。図
６は、図５に記載した実施例の動作波形の一例を示した
図である。

【００２０】第一実施例及び第二実施例と同様に、本実
施例にあっても基準信号１ａ及び比較信号１ｂに基づい
て、ＮＯＲ回路４から出力信号４ｃが出力される。該出
力信号４ｃをデータ入力、基準信号１ａをクロック入力
とし、第３のＤフリップフロップ回路７に入力しロック
信号４ｃを、基準信号１ａの一周期分遅延させる。更
に、第３のＤフリップフロップ回路７の出力信号７ｃお
よび信号４ｃの論理積、論理和をそれぞれＡＮＤ回路
８、第２のＮＯＲ回路９でとる。そして、ＪＫフリップ
フロップ回路１０のＪ入力へ該論理積出力信号８ｃを、
Ｋ入力へ該論理和出力信号９ｃを、クロック入力へ基準
信号１ａをそれぞれ入力する。

【００２１】従って、ＮＯＲ回路４の出力信号４ｃ、及
び該出力信号４ｃを基準信号１ａの一周期分遅延させた
出力信号７ｃ双方が論理値"０"、即ち基準信号１ａと比
較信号１ｂの位相が基準信号１ａの二周期分以上続けて
ずれている場合には、ＪＫフリップフロップ回路１０の
Ｋ入力が論理値"１"、Ｊ入力が論理値"０"となり、基準
信号１ａの立ち下がりエッジによってＪＫフリップフロ
ップ回路１０の出力信号１０ｃは論理値"０"となる。こ
れに対して、ＮＯＲ回路４の出力信号４ｃ、及び該出力
信号４ｃを基準信号１ａの一周期分遅延させた出力信号
７ｃ双方が論理値"１"、即ち基準信号１ａと比較信号１
ｂの位相が二周期分以上続けて合っている場合には、Ｊ
Ｋフリップフロップ回路１０のＪ入力が論理値"１"、Ｋ
入力が論理値"０"となり、基準信号１ａの立ち下がりエ
ッジによってＪＫフリップフロップ回路１０の出力信号
１０ｃは論理値"１"となる。従って、基準信号１ａと比
較信号１ｂの位相が基準信号１ａの二周期以上続けてず
れている場合にはアンロック状態を、二周期以上続けて
合っている場合にはロック状態を意味するロック信号１
０ｃが出力される。

【００２２】以上説明したように本実施例によれば、基
準信号１ａと比較信号１ｂの立ち下がりエッジで位相差
を検出することによりロック検出を行うことができる。

【００２３】なお、決定回路４０は上記実施例に限定さ
れるものではなく、例えば図３に示す第二実施例におい
てリトリガブルＭＭＶ５の出力信号幅を基準信号１ａの
二周期より長い任意の幅に設定することにより、基準信
号１ａと比較信号１ｂの位相が一致するまでの過渡的な
状態の時でも誤ってロック信号を出力することがない構
成とすることができる。

【００２４】また、図５に示した第三実施例において
は、基準信号１ａと比較信号１ｂの位相が基準信号１ａ
の二周期分以上続けてずれている場合にはアンロック、
二周期分以上続けて一致している場合にはロックとなる
ようロック信号１０ｃを出力しているため、基準信号１
ａと比較信号１ｂの位相が一致するまでの過渡的な状態
の時でも、またロック後に外乱等により基準信号の一周
期分だけ位相がずれた場合でも、誤ってロック信号がロ
ック状態あるいはアンロック状態となることがない。ま
た、ここでは基準信号１ａと比較信号１ｂの位相が基準
信号１ａの二周期以上続けてずれている場合、あるいは
二周期以上続けて一致している場合について記述した
が、これを三周期以上、四周期以上と増やすためにはロ
ック信号４ｃを遅延させるＤフリップフロップ回路の段
数を増やし、それに応じてＡＮＤ回路８および第２のＮ
ＯＲ回路９の入力数を増やし、該入力に増加した分のＤ
フリップフロップ回路の出力信号を入力すればよいこと
は明らかである。

【００２５】

【発明の効果】以上詳細に説明したように本発明によれ
ば、基準信号と比較信号の位相差が基準信号のパルス幅
よりも小さい場合であっても、精度よくロック検出を行
うことができる、という優れた効果を得ることができ
る。

【図面の簡単な説明】

【図１】 本発明にかかるＰＬＬのロック検出回路の一
実施例を示す回路図である。

【図２】 本実施例の動作波形の一例を示した図であ
る。

【図３】 本発明にかかるＰＬＬのロック検出回路の他
の実施例を示す図である。

【図４】 図３に記載した実施例の動作波形の一例を示
した図である。

【図５】 本発明にかかるＰＬＬのロック検出回路のさ
らに他の実施例を示す図である。

【図６】 図５に記載した実施例の動作波形の一例を示
した図である。

【図７】 従来のＰＬＬのロック検出回路の一例を示す
回路図である。

【図８】 従来のＰＬＬのロック検出回路の動作波形を
示す図である。

【符号の説明】

１ ＥＯＲ回路 ２ 第一のＤフリップフロップ回路 ３ 第二のＤフリップフロップ回路 ４ ＮＯＲ回路 ４０ 決定回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 鷲谷 展宏 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立画像情報システム内 (72)発明者 ▲吉▼田 直実 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立画像情報システム内 (72)発明者 谷本 正康 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立画像情報システム内 (72)発明者 田島 活利 神奈川県秦野市堀山下１番地 株式会社日 立製作所神奈川工場内 (72)発明者 阿部 仁 神奈川県秦野市堀山下１番地 株式会社日 立製作所神奈川工場内 (72)発明者 岩井 昌弘 神奈川県秦野市堀山下１番地 株式会社日 立コンピュータエレクトロニクス内

Claims (1)

【特許請求の範囲】
1. 【請求項１】入力する基準信号に同期した出力信号を生
   成する電圧制御発振器を備えたＰＬＬ（フェ−ズ ロッ
   クド ル−プ）回路において、前記電圧制御発振器の動
   作状態をロックするか否かを決定するロック検出回路で
   あって、 前記ＰＬＬ回路の出力信号もしくは出力信号を分周した
   信号を比較信号として、当該比較信号と前記基準信号と
   の排他的論理和を出力する排他的論理和回路と、 排他的論理和回路の出力信号を前記基準信号の立ち下が
   りエッジによってラッチする第１のフリップフロップ
   と、 排他的論理和回路の出力信号を前記比較信号の立ち下が
   りエッジによってラッチする第２のフリップフロップ
   と、 前記第１フリップフロップの出力信号と前記第２のフリ
   ップフロップの出力信号との論理和に基づいて前記前記
   電圧制御発振器の動作状態をロックするか否かを検出す
   る回路とを有することを特徴とするＰＬＬのロック検出
   回路。