KR100346838B1 - Ｐｌｌ 락 검출기회로 및 락 검출방법 - Google Patents

Ｐｌｌ 락 검출기회로 및 락 검출방법 Download PDF

Info

Publication number
KR100346838B1
KR100346838B1 KR1020000055481A KR20000055481A KR100346838B1 KR 100346838 B1 KR100346838 B1 KR 100346838B1 KR 1020000055481 A KR1020000055481 A KR 1020000055481A KR 20000055481 A KR20000055481 A KR 20000055481A KR 100346838 B1 KR100346838 B1 KR 100346838B1
Authority
KR
South Korea
Prior art keywords
signal
lock
circuit
pll
rising edge
Prior art date
Application number
KR1020000055481A
Other languages
English (en)
Other versions
KR20020022918A (ko
Inventor
이재욱
Original Assignee
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사 filed Critical 삼성전자 주식회사
Priority to KR1020000055481A priority Critical patent/KR100346838B1/ko
Priority to US09/847,790 priority patent/US6954510B2/en
Publication of KR20020022918A publication Critical patent/KR20020022918A/ko
Application granted granted Critical
Publication of KR100346838B1 publication Critical patent/KR100346838B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

위상동기루프(PLL) 회로를 구성하는 위상검출기회로의 락 검출오류를 방지하기 위해 제안된 락 검출방법에 따라 동작하는 PLL의 락검출기회로를 개시한다. 상기 락 검출방법에 따라 동작하는 PLL 락검출기회로는, 동기일치회로, 라이징엣지검출회로, 폴링엣지검출회로, 및 논리회로를 구비한다. 상기 동기일치회로는 기준주파수신호 및 상기 기준주파수신호를 소정의 비율로 분주한 락윈도우신호를 수신하고, 상기 기준주파수신호와 상기 락윈도우신호의 동기를 일치시킨다. 상기 라이징엣지검출회로는 PLL의 출력신호를 소정의 비율로 분주한 신호와 상기 락윈도우신호사이의 위상차를 나타내는 에러신호 및 상기 동기일치회로의 출력신호를 수신하고, 상기 동기일치회로의 출력신호의 라이징엣지에서 상기 에러신호의 상태를 검출한다. 상기 폴링엣지검출회로는 상기 에러신호와 상기 락윈도우신호의 반전신호를 수신하고, 상기 락윈도우신호의 반전신호의 라이징엣지에서 상기 에러신호의 상태를 검출한다. 상기 논리회로는 상기 라이징엣지검출회로의 출력신호와 상기 폴링엣지검출회로의 출력신호를 논리곱하여 상기 PLL 회로의 락(Lock) 또는 언락(Unlock) 여부를 나타내는 신호를 출력한다.

Description

ＰＬＬ 락검출기회로 및 락 검출방법{Phase locked loop lock detector circuit and method of lock detection}
본 발명은 위상동기루프(PLL, Phase Locked Loop)에 관한 것으로서, 특히 PLL의 락검출기회로(Lock Detector Circuit)에 관한 것이다.
상기 PLL은 마이크로프로세서 및 이동통신 분야 등에서 유용하게 사용되고 있다. 마이크로프로세서는 전원이 꺼진 상태에서 파워를 온(Power ON) 시킬 때, 전압제어발진주파수가 마이크로프로세서의 정상적인 동작주파수와 일치하게 되는 상태 즉 PLL이 락 될 때까지는 리셋상태를 유지한다. 이는 마이크로프로세서가 잘못된 주파수에 의해 오동작 하는 것을 방지하기 위해서이다. 주파수에 민감한 기계들, 예를 들어 이동통신장치들은 이러한 마이크로프로세서를 사용하므로 이들 영역에서 PLL은 특히 중요하게 다루어진다.
도 1은 기존의 PLL을 나타내는 블락도이다.
도 1을 참조하면, 기존의 PLL은, 제1주파수분주기(10), 에러신호발생기(11),위상검출기회로(12), 저역통과여파기(13), 전압제어발진기(14) 및 제2주파수분주기(15)를 구비한다.
제1주파수분주기(10)는 기준주파수(XCK)를 소정의 비율로 분주하며, 제2주파수분주기(15)는 전압제어발진기(14)의 출력주파수(fo)를 소정의 비율로 분주 한다.
에러신호발생기(11)는 제1주파수분주기(10)의 출력신호(FR) 및 제2주파수분주기(15)의 출력신호(FN)의 위상차를 나타내는 에러신호(LDI)를 생성한다.
위상검출기회로(12)는 제1주파수분주기(10)의 출력신호(FR)와 에러신호(LDI)의 주파수 및 위상을 비교한다. 위상검출기회로(12)의 출력 즉 오차전압(Verr)은 제1주파수분주기(10)의 출력신호 즉 락윈도우신호(FR)와 제2주파수분주기(15)의 출력신호 즉 신호(FN)와의 주파수차 및 위상차에 비례한 평균직류전압이다.
저역통과여파기(13)는 위상검출기회로(12)의 출력인 오차전압(Verr)의 고주파성분과 잡음을 제거하고, PLL의 동적 특성을 결정한다.
전압제어발진기(14)는 위상검출기회로(12)의 출력인 오차전압(Verr)이 적어지는 방향으로 그 출력주파수(fo)를 조절한다. 전압제어발진기(14)의 출력주파수(fo)는, 일반적으로 발진기의 외부에 연결된 소자들의 쌍(pair) 즉 저항과 커패시터의 회로소자 값 또는 인덕터와 커패시터의 회로소자 값에 의해 결정된다.
PLL의 락검출기회로는 락조건검출기회로(Lock Condition Detector) 또는 위상검출기회로(Phase Detector Circuit) 등으로 불려지는데, 설계자가 임의로 설정한 락윈도우신호의 폭과 에러신호의 폭을 비교하여 PLL의 락 여부를 결정하는 기능을 수행한다. 이 판단의 결과를 나타내는 "락(Lock)"신호 또는 "언락(Unlock)"신호는, 사용자에게 전달되어 회로의 내부 회로를 제어하거나 응용회로 및 시스템 구성상의 편의를 제공한다.
도 2는 도 1에 도시된 일반적인 PLL의 기능회로 중에서, 종래의 위상검출기회로(락검출기회로)의 예를 나타내는 회로도이고, 도 3은 도 2에 도시된 종래의 위상검출기회로의 동작시 각 신호의 파형도이다.
도 2 및 도 3을 참조하면, 리셋신호(R)는 D플립플랍(20;Delay flip flop)을 초기화시키는 신호이고, 종래의 위상검출기회로는, D플립플랍(20)의 콘트롤클락단자(CK)에 기준주파수신호를 2분주한 신호(XCK/2)를 인가하여 락윈도우신호의 기능을 하는 신호로서 사용한다.
그런데 도 2에 도시된 종래의 위상검출기회로는, 락윈도우신호(XCK/2)와 에러신호(LDI)의 동기가 일치하지 않는 경우가 자주 발생하며 또한 락윈도우신호(XCK/2)의 라이징엣지 또는 폴링엣지 중 한 쪽 엣지에서만 에러신호(LDI)의 상태를 검출하기 때문에, 실제로 락인 경우를 언락으로, 언락인 경우를 락으로 판정하는 오류를 발생하는 문제점이 있다.
따라서 본 발명이 이루고자 하는 제1의 기술적 과제는, 락 또는 언락에 대한판정오류를 방지하는 락검출기회로를 제공하는 데 있다.
본 발명의 이루고자 하는 제2의 기술적 과제는, 에러신호의 상태를 락윈도우신호의 라이징엣지와 폴링엣지 두 곳에서 검출하도록 하여, 락 여부판정의 정밀도를 높이는 락 검출방법을 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 PLL 회로의 예를 나타내는 블락도.
도 2는 도 1의 PLL 회로를 구성하는 회로 중에서 종래의 위상검출기회로의 예를 나타내는 회로도.
도 3은 도 2에 도시된 종래의 위상검출기회로의 동작시 각 신호의 파형도.
도 4는 본 발명에 의해 제안된 락 검출방법에 따라 동작하는 PLL 락검출기회로의 회로도.
도 5는 도 4에 도시된 본 발명에 따른 실시예에서 락윈도우신호(FR)의 위상이 신호(FN)의 위상에 뒤지는 경우의 각 신호들의 파형도(회로가 락으로 인식하는 경우).
도 6은 도 4에 도시된 본 발명에 따른 실시예에서 락윈도우신호(FR)의 위상이 신호(FN)의 위상을 앞서는 경우의 각 신호들의 파형도(회로가 락으로 인식하는 경우).
도 7은 도 4에 도시된 본 발명에 따른 실시예에서 락윈도우신호(FR)의 위상이 신호(FN)의 위상을 앞서는 경우의 각 신호들의 파형도.(회로가 언락으로 인식하는 경우)
도 8은 도 4에 도시된 본 발명에 따른 실시예에서 락윈도우신호(FR)의 위상이 신호(FN)의 위상에 뒤지는 경우의 각 신호들의 파형도.(회로가 언락으로 인식하는 경우)
도 9(a)는 본 발명에 따른 PLL 락검출기회로가 구현된 칩에서 PLL의 루프가 형성된 경우 전압제어발진기로 입력되는 DC전압을 나타내는 파형도.
도 9(b)는 본 발명에 따른 PLL 락검출기회로가 구현된 칩에서 PLL의 루프가 형성된 경우 PLL 락검출기회로의 출력을 나타내는 파형도.
상기 제1의 기술적 과제를 달성하기 위한 본 발명에 따르면, 동기일치회로, 라이징엣지검출회로, 폴링엣지검출회로 및 논리회로를 구비하는 것을 특징으로 하는 PLL 락검출기회로가 제공된다.
상기 동기일치회로는 기준주파수신호 및 상기 기준주파수신호를 소정의 비율로 분주한 락윈도우신호를 수신하고, 상기 기준주파수신호와 상기 락윈도우신호의 동기를 일치시킨다.
상기 라이징엣지검출회로는 PLL의 출력신호를 소정의 비율로 분주한 신호와 상기 락윈도우신호사이의 위상차를 나타내는 에러신호 및 상기 동기일치회로의 출력신호를 수신하고, 상기 동기일치회로의 출력신호의 라이징엣지에서 상기 에러신호의 상태를 검출한다.
상기 폴링엣지검출회로는 상기 에러신호와 상기 락윈도우신호의 반전신호를 수신하고, 상기 락윈도우신호의 반전신호의 라이징엣지에서 상기 에러신호의 상태를 검출한다.
상기 논리회로는 상기 라이징엣지검출회로의 출력신호와 상기 폴링엣지검출회로의 출력신호를 논리곱하여 상기 PLL의 락 여부를 나타내는 신호를 출력한다.
상기 제2의 기술적 과제를 달성하기 위한 본 발명에 따르면, 기준주파수신호와 상기 기준주파수신호를 소정의 비율로 분주한 락윈도우신호의 동기를 일치시키는 단계, 상기 동기가 일치된 신호의 라이징엣지에서 상기 PLL의 출력신호를 소정의 비율로 분주한 신호와 상기 락윈도우신호 사이의 위상의 차를 나타내는 에러신호의 상태를 검출하는 단계, 상기 락윈도우신호의 반전신호의 라이징엣지에서 상기 에러신호의 상태를 검출하는 단계 및 상기 동기가 일치된 신호의 라이징엣지에서 검출된 신호와 상기 락윈도우신호의 반전신호의 라이징엣지에서 검출된 신호를 논리곱하여 상기 PLL의 락 여부를 결정하는 단계를 구비하는 것을 특징으로 하는 PLL 락 검출방법이 제공된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
도 4는 본 발명의 일 실시예에 따른 PLL 락검출기회로를 나타내는 회로도이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 PLL 락검출기회로는, 동기일치회로(40), 라이징엣지검출회로(42), 폴링엣지검출회로(44) 및 논리회로(46)를 구비하고, 본 발명에 따른 락 검출방법에 따라 동작한다.
동기일치회로(40)는 기준주파수(XCK)와 상기 기준주파수(XCK)를 소정의 비율로 분주한 락윈도우신호(FR)의 동기를 일치시킨다. 이렇게 함으로써 락윈도우신호(FR)의 라이징엣지에서 에러신호(LDI)의 상태를 검출할 때, 락윈도우신호(FR)와 에러신호(LDI)의 동기가 일치하지 않기 때문에 발생하는 락검출기회로의 락 여부 판정오류를 일차적으로 방지할 수 있다. 여기서 에러신호(LDI)는 락윈도우신호(FR)와 PLL의 출력주파수(fo)를 소정의 비율로 분주한 신호(FN) 사이의 위상차를 나타내는 신호이다.
라이징엣지검출회로(42)는 동기일치회로(40)의 출력신호 즉 동기가 일치된 신호(N2)의 라이징엣지에서 에러신호(LDI)의 상태를 검출한다. 구체적으로 설명하면, 라이징엣지검출회로(42)는 동기가 일치된 신호(N2)가 "L(Low)상태"일 때 에러신호(LDI)를 감지한 다음, 동기가 일치된 신호(N2)가 "H(High)상태"로 천이(transition)할 때 감지한 에러신호(LDI)의 상태를 출력한다.
폴링엣지검출회로(44)는 락윈도우신호(FR)의 반전신호(400)의 라이징엣지에서 에러신호(LDI)의 상태를 검출한다. 구체적으로 설명하면, 폴링엣지검출회로(44)는 락윈도우신호(FR)의 반전신호(400)가 "L"상태일 때 에러신호(LDI)의 상태를 감지하고, 락윈도우신호(FR)의 반전신호(400)가 "H"상태로 천이할 때 감지한 에러신호(LDI)의 상태를 출력한다. 다시 말해, 락윈도우신호(FR)의 폴링엣지에서 에러신호(LDI)의 상태를 검출한다.
논리회로(46)는 라이징엣지검출회로(42)의 출력(N3)과 폴링엣지검출회로(44)의 출력(N4)의 값을 논리곱하여 PLL의 락 또는 언락상태를 나타내는 신호(N5)를 출력한다.
상기에서 설명한 바와 같이 본 발명에서 제안하는 "락 검출방법(Method of Lock Detection)"은, 기준주파수(XCK)와 락윈도우신호(FR)의 동기를 일치시킨 신호 즉 신호(N2)의 라이징엣지와 락윈도우신호(FR)의 폴링엣지의 두 곳에서 에러신호(LDI)의 상태를 검출하고, 검출된 두 신호(N3 및 N4)를 논리곱하여 락 여부를 나타내는 것이다. 이 방법을 사용함으로써 락검출기회로의 락 또는 언락에 대한 최종판정오류를 방지할 수 있다.
본 발명의 일 실시예인 도 4에 의하면, 락검출기회로를 구성하는 동기일치회로(40), 라이징엣지검출회로(42) 및 폴링엣지검출회로(44)는 각각 같은 구조를 갖는 D플립플랍(Delay flip flop)을 구비할 수 있다.
동기일치회로(40)를 구성하는 D플립플랍(50)은, D입력단자(DFF)로 락윈도우신호(FR)를, 콘트롤클락단자(CK)로 기준주파수(XCK)를 각각 수신한다. 따라서 락윈도우신호(FR)는, D플립플랍의 동작특성에 따라, 기준주파수(XCK)신호의 1 주기만큼의 지연시간 후에 위상의 변화는 없고 기준주파수(XCK)신호와는 동기가 일치된 상태로 D플립플랍의 출력단자(Q)에 출력(N2)된다.
라이징엣지검출회로(42)를 구성하는 D플립플랍(52)은, D입력단자(DFF)로 에러신호(LDI)를, 콘트롤클락단자(CK)로 동기일치회로(40)의 출력(N2)을 각각 수신한다. 따라서 라이징엣지검출회로(42)는, D플립플랍의 동작특성에 따라, 동기일치회로(40)의 출력신호(N2)가 "L"상태일 때 에러신호(LDI)의 상태를 인식한 다음, 동기일치회로(40)의 출력신호(N2)가 "H"상태로 천이할 때 이미 인식한 에러신호(LDI)의 상태를 출력한다.
폴링엣지검출회로(44)를 구성하는 D플립플랍(54)은, D입력단자(DFF)로 에러신호(LDI)를, 콘트롤클락단자(CK)로 락윈도우신호(FR)의 반전신호(400)를 각각 수신한다. 따라서 폴링엣지검출회로(44)는, D플립플랍의 동작특성에 따라, 락윈도우신호(FR)의 반전신호(400)가 "L"상태일 때 에러신호(LDI)의 상태를 인식한 다음, 신호(400)가 "H"상태로 천이할 때 이미 인식한 에러신호(LDI)의 상태를 출력한다. 이 경우 락윈도우신호(FR)의 반전신호(400)의 라이징엣지에서 신호를 출력한다는 것은 위상이 반전되기 이전 신호 즉 락윈도우신호(FR)의 폴링엣지에서 신호를 출력한다는 것과 같은 의미가 된다.
상기 PLL의 락검출기회로의 최종출력(N5)을 나타내는 논리회로(46)는 한 개의 NAND게이트와 위상을 반전시키는 인버터를 구비할 수 있다. 라이징엣지검출회로(42)의 출력(N3)과 폴링엣지검출회로(44)의 출력(N4)중에서 어느 하나라도 "L"상태가 되면 최종출력(N5)은 "L"상태가 된다. 최종출력(N5)이 "L"상태이면 PLL은 "언락"상태인 것을 의미한다. 따라서 두 신호(N3, N4)가 모두 "H"상태일 때, 즉 에러신호(LDI)의 폭이 락윈도우신호(FR)의 폭보다 적은 경우에는 출력신호(N5)의 값이 "H"상태가 되어 PLL은 락 상태를 나타낸다.
본 발명의 일 실시예인 도 4의 PLL 락검출기회로의 동작특성을 보다 쉽게 이해하기 위하여, 락윈도우신호(FR)와 신호(FN)의 위상의 위치에 따라 크게 4가지 경우로 나누어 도 5에서 도 8까지 그 시뮬레이션 결과를 도시하였다.
도 5는, 도 4의 실시예에서 락윈도우신호(FR)의 위상이 신호(FN)의 위상에 뒤쳐지는 경우(회로가 락으로 인식하는 경우)이고, 도 6은, 도 4의 실시예에서 락윈도우신호(FR)의 위상이 신호(FN)의 위상을 앞서는 경우(회로가 락으로 인식하는 경우)의 각 신호들의 파형도이다.
도 7은, 도 4의 실시예에서 락윈도우신호(FR)의 위상이 신호(FN)의 위상을 앞서는 경우(회로가 언락으로 인식하는 경우)이고, 도 8은, 도 4의 실시예에서 락윈도우신호(FR)의 위상이 신호(FN)의 위상에 뒤쳐지는 경우(회로가 언락으로 인식하는 경우)의 각 신호들의 파형도이다.
이하 도 5내지 도 8에 도시된 파형도들을 참고하여 도 4에 도시된 본 발명에 따른 PLL 락검출기회로의 동작을 좀더 자세히 설명한다.
리셋신호(R)가 인가되면(High 상태) 도 4에 도시된 각 회로의 출력(N2, N3 및 N4)과 최종출력(N5)은 모두 "L"상태가 된다.
리셋신호(R)가 해제된 후(Low 상태), 기준주파수신호(XCK)가 "L"상태에서 "H"상태로 최초로 천이할 때, 락윈도우신호(FR)의 전압상태가 동기일치회로(40)의 출력(N2)에 나타난다. 따라서 동기일치회로(40)의 출력(N2)은, 락윈도우신호(FR)가 기준주파수신호(XCK)의 약 한 주기정도 지연된 신호가 되며, 상기 기준주파수신호(XCK)와 동기가 일치된 상태가 된다. 도 5에 도시된 파형에 따르면, 동기일치회로(40)의 출력(N2)은 이 순간 "H"상태가 된다.
동기일치회로(40)의 출력(N2)이 "L"상태에서 "H"상태로 천이되는 순간, 즉 락윈도우신호(FR)의 라이징엣지에서, 에러신호(LDI)의 상태가 라이징엣지검출회로(42)의 출력(N3)으로 나타난다. 도 5에 도시된 파형에 따르면, 이 때 라이징엣지검출회로(42)의 출력(N3)은 "H"상태가 된다.
락윈도우신호(FR)의 반전신호(400)가 "L"상태에서 "H"상태로 천이되는 라이징엣지에서, 다시 말해서 락윈도우신호(FR)가 "H"상태에서 "L"상태로 천이되는 폴링엣지에서, 에러신호(LDI)의 상태가 폴링엣지검출회로(44)의 출력(N4)에 나타난다. 도 5에 도시된 파형에 따르면, 폴링엣지검출회로(44)의 출력(N4)은 "H"상태가 된다.
두 개의 출력신호(N3, N4)의 값에 따라 논리회로의 최종출력(N5)은 결정된다. 도 5에 따르면, 라이징엣지검출회로(42)의 출력(N3)이 "H"상태를 유지한 상태에서 폴링엣지검출회로(44)의 출력(N4)이 "H"상태로 천이되는 순간 논리회로의 최종출력(N5)은 "H"상태가 되어 PLL이 락 되었음을 나타낸다.
논리회로의 최종출력(N5)이 "H"상태, 즉 락 되었다는 것은, 에러신호(LDI)의 폭이 락윈도우신호(FR)의 폭보다 좁기 때문에 전압제어발진기의 출력주파수(fo)는 변동되지 않는다는 것을 의미한다.
도 5에서는 신호(FN)가 락윈도우신호(FR)의 위상을 약간 앞서는 때를 나타내는 반면에, 도 6의 경우는 반대로 락윈도우신호(FR)가 신호(FN)의 위상을 약간 앞서는 때를 나타낸다. 도 5와 도 6의 경우 에러신호(LDI)의 폭은 공히 락윈도우신호(FR)의 폭 보다 좁다. 따라서 도 5와 도 6은 모두 최종출력(N5)으로 "H"상태를 유지한다.
그러나 도 7 및 도 8에서 보면, 락윈도우신호(FR)와 신호(FN)의 위상차인 에러신호(LDI)의 폭이 공히 락윈도우신호(FR)의 폭을 초과한다.
도 7에서 보면, 리셋신호(R)가 해제된 후(Low 상태), 기준입력주파수(XCK)와 동기가 일치된 락윈도우신호(FR), 즉 동기일치회로(40)의 출력(N2)의 라이징엣지에서 이미 에러신호(LDI)의 폭이 락윈도우신호(FR)의 폭을 초과했음을 감지한다. 따라서 상기 PLL 락검출기회로의 최종출력(N5)은 폴링엣지검출회로(44)의 출력(N4)의 상태에 관계없이 언락상태인 "L"상태를 출력한다.
도 8에서 보면, 리셋신호(R)가 해제된 후, 락윈도우신호(FR)의 폴링엣지에서 에러신호(LDI)의 폭이 락윈도우신호(FR)의 폭을 이미 초과한 것을 감지한다. 따라서 상기 PLL 락검출기회로의 최종출력(N5)은 라이징엣지검출회로(42)의 출력(N3)상태에 관계없이 언락상태인 "L"상태를 출력한다.
도 7에서 보면, 기준주파수신호(XCK)와 락윈도우신호(FR)의 동기가 일치된 신호 즉 신호(N2)의 라이징엣지에서 락 조건을 감지하고 있으며, 도 8에 의하면 락윈도우신호(FR)의 반전신호(400)의 라이징엣지 즉 락윈도우신호(FR)의 폴링엣지에서 그 조건을 감지한다. 그 결과 에러신호(LDI)의 폭이 락윈도우신호(FR)의 폭보다 넓다는 신호로서 논리회로의 최종출력(N5)은 "L"상태를 나타낸다.
상기에서 살펴본 바와 같이, 본 발명에 따른 PLL의 락검출기회로는 일차적으로 락윈도우신호(FR)는 기준주파수신호(XCK)와 동기를 맞추고, 이차적으로 동기가 일치된 신호(N2)의 라이징엣지와 동기가 일치되기 전의 락윈도우신호(FR)의 폴링엣지에서 에러신호(LDI)의 상태를 각각 검출하며, 검출된 두 신호(N3 및 N4)의 논리곱을 통하여 락검출기회로의 락 또는 언락 에 대한 판정을 수행한다. 따라서 본 발명에 따른 PLL의 락검출기회로는, 락 또는 언락 에 대한 판정오류를 이중으로 방지하도록 고안되었음을 알 수 있다.
도 9는 본 발명에 따른 PLL 락검출기회로가 구현된 칩에서 PLL이 "락"을 찾아가는 과정을 나타내는 파형도이다.
도 9를 참조하면, PLL이 루프가 형성된 경우 PLL 락검출기회로의 출력(N5)은, PLL이 락 조건에 만족하기 위하여 전압제어발진기(14)의 주파수가 변하는 상태 즉 전압제어발진기의 입력 DC전압(Vcoi)이 "L"상태에서 "H"상태로 변동하여 일정한 전압 값에 수렴하면 비로소 "락" 신호를 출력함을 알 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 PLL 락검출기회로 및 락 검출방법은, 비교하는 두 신호의 펄스 폭의 차이를 오류 없이 검출해 낼 수 있는 장점이 있다.

Claims (5)

  1. 위상동기루프(PLL) 회로의 락 상태 여부를 검출하는 락검출기회로에 있어서,
    기준주파수신호 및 상기 기준주파수신호를 소정의 비율로 분주한 락윈도우신호를 수신하고, 상기 락윈도우신호와 상기 기준주파수신호의 동기를 일치시키는 동기일치회로;
    상기 PLL의 출력신호를 소정의 비율로 분주한 신호와 상기 락윈도우신호 사이의 위상의 차를 나타내는 에러신호 및 상기 동기일치회로의 출력신호를 수신하고, 상기 동기일치회로의 출력신호의 라이징엣지에서 상기 에러신호의 상태를 출력하는 라이징엣지검출회로;
    상기 에러신호 및 상기 락윈도우신호의 반전신호를 수신하고, 상기 락윈도우신호의 반전신호의 라이징엣지에서 상기 에러신호의 상태를 출력하는 폴링엣지검출회로; 및
    상기 라이징엣지검출회로의 출력신호와 상기 폴링엣지검출회로의 출력신호를 논리곱하여 상기 PLL의 락 여부를 나타내는 신호를 출력하는 논리회로를 구비하는 것을 특징으로 하는 PLL 락검출기회로.
  2. 제1항에 있어서, 상기 동기일치회로는,
    콘트롤클락단자 및 D입력단자(Delay input terminal)를 입력신호용 단자로, 출력단자(Q) 및 반전출력단자(QB)를 출력신호용 단자로 갖는 D플립플롭(Delay flip flop)을 구비하며, 상기 콘트롤클락단자에는 상기 기준주파수신호, 상기 D입력단자에는 상기 락윈도우신호가 각각 인가되는 것을 특징으로 하는 PLL 락검출기회로.
  3. 제1항에 있어서, 상기 라이징엣지검출회로는,
    콘트롤클락단자 및 D입력단자를 입력신호용 단자로, Q 및 QB를 출력신호용 단자로 갖는 D플립플롭을 구비하며, 상기 콘트롤클락단자에는 상기 동기일치회로의 출력, 상기 D입력단자에는 상기 에러신호가 각각 인가되는 것을 특징으로 하는 PLL 락검출기회로.
  4. 제1항에 있어서, 상기 폴링엣지검출회로는,
    콘트롤클락단자 및 D입력단자를 입력신호용 단자로, Q 및 QB를 출력신호용 단자로 갖는 D플립플롭을 구비하며, 상기 콘트롤클락단자에는 상기 락윈도우신호의 반전신호, 상기 D입력단자에는 상기 에러신호가 각각 인가되는 것을 특징으로 하는 PLL 락검출기회로.
  5. PLL 회로의 락 상태를 검출하는 방법에 있어서,
    기준주파수신호와 상기 기준주파수신호를 소정의 비율로 분주한 락윈도우신호의 동기를 일치시키는 단계, 상기 동기가 일치된 신호의 라이징엣지에서 상기 PLL의 출력신호를 소정의 비율로 분주한 신호와 상기 락윈도우신호 사이의 위상의 차를 나타내는 에러신호의 상태를 검출하는 단계, 상기 락윈도우신호의 반전신호의 라이징엣지에서 상기 에러신호의 상태를 검출하는 단계 및 상기 동기가 일치된 신호의 라이징엣지에서 검출된 신호와 상기 락윈도우신호의 반전신호의 라이징엣지에서 검출된 신호를 논리곱하여 상기 PLL의 락 여부를 결정하는 단계를 구비하는 것을 특징으로 하는 PLL 락 검출방법.
KR1020000055481A 2000-09-21 2000-09-21 Ｐｌｌ 락 검출기회로 및 락 검출방법 KR100346838B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020000055481A KR100346838B1 (ko) 2000-09-21 2000-09-21 Ｐｌｌ 락 검출기회로 및 락 검출방법
US09/847,790 US6954510B2 (en) 2000-09-21 2001-05-02 Phase-locked loop lock detector circuit and method of lock detection

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000055481A KR100346838B1 (ko) 2000-09-21 2000-09-21 Ｐｌｌ 락 검출기회로 및 락 검출방법

Publications (2)

Publication Number Publication Date
KR20020022918A KR20020022918A (ko) 2002-03-28
KR100346838B1 true KR100346838B1 (ko) 2002-08-03

Family

ID=19689740

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000055481A KR100346838B1 (ko) 2000-09-21 2000-09-21 Ｐｌｌ 락 검출기회로 및 락 검출방법

Country Status (2)

Country Link
US (1) US6954510B2 (ko)
KR (1) KR100346838B1 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100630342B1 (ko) 2004-07-27 2006-09-29 삼성전자주식회사 락 검출기능을 구비한 위상동기루프 회로 및 위상동기루프회로의 락 검출방법
US7436921B1 (en) * 2004-11-05 2008-10-14 Rockwell Collins, Inc. Frequency sampling phase detector
JP4886441B2 (ja) * 2006-09-13 2012-02-29 株式会社東芝 スケルチ回路の出力判定回路および感度調整回路
US7649421B2 (en) * 2007-06-19 2010-01-19 Harris Stratex Networks Operating Corporation Quality of phase lock and loss of lock detector
KR100957027B1 (ko) * 2007-12-17 2010-05-13 (주)카이로넷 위상 고정 검출 회로 및 이를 포함한 위상 고정 루프
US20120120001A1 (en) * 2010-11-17 2012-05-17 Stmicroelectronics Asia Pacific Pte Ltd. Charge amplifier for multi-touch capacitive touch-screen
KR101238440B1 (ko) * 2011-12-30 2013-02-28 주식회사 더즈텍 위상 손실 검출기
US9252788B1 (en) 2014-09-11 2016-02-02 International Business Machines Corporation Phase error detection in phase lock loop and delay lock loop devices
FR3067888B1 (fr) * 2017-06-14 2019-06-28 Safran Aircraft Engines Procede de traitement d'un signal de vitesse de rotation d'un arbre de moteur d'aeronef affecte par du bruit
CN111464180B (zh) * 2020-04-09 2021-12-17 无锡中微亿芯有限公司 一种具有锁定检测功能的锁相环电路

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH066213A (ja) * 1992-06-22 1994-01-14 Hitachi Ltd Ｐｌｌ回路のロック検出回路
JPH0936735A (ja) * 1995-07-18 1997-02-07 Toshiba Corp ロックはずれ検出回路
JPH09214333A (ja) * 1996-01-31 1997-08-15 Nec Corp 半導体集積回路
KR19990080623A (ko) * 1998-04-20 1999-11-15 윤종용 위상 동기 루프 회로의 위상 락 검출 회로
KR20000050504A (ko) * 1999-01-11 2000-08-05 윤종용 위상 동기 루프의 위상 락 검출기

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4959617A (en) * 1989-05-30 1990-09-25 Motorola, Inc. Dual state phase detector having frequency steering capability
KR930007716B1 (ko) * 1990-07-20 1993-08-18 재단법인 한국전자통신연구소 비트 동기를 위한 디지틀 위상 검출기
US5834950A (en) * 1994-03-17 1998-11-10 3Com Corporation Phase detector which eliminates frequency ripple
US5640523A (en) * 1994-09-02 1997-06-17 Cypress Semiconductor Corporation Method and apparatus for a pulsed tri-state phase detector for reduced jitter clock recovery
US5455540A (en) * 1994-10-26 1995-10-03 Cypress Semiconductor Corp. Modified bang-bang phase detector with ternary output
JP3467975B2 (ja) * 1996-06-27 2003-11-17 安藤電気株式会社 位相検出回路
KR100510447B1 (ko) * 1998-01-12 2005-10-21 삼성전자주식회사 반도체 소자의 위상 반전 마스크 및 그 제조방법
US6081572A (en) * 1998-08-27 2000-06-27 Maxim Integrated Products Lock-in aid frequency detector

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH066213A (ja) * 1992-06-22 1994-01-14 Hitachi Ltd Ｐｌｌ回路のロック検出回路
JPH0936735A (ja) * 1995-07-18 1997-02-07 Toshiba Corp ロックはずれ検出回路
JPH09214333A (ja) * 1996-01-31 1997-08-15 Nec Corp 半導体集積回路
KR19990080623A (ko) * 1998-04-20 1999-11-15 윤종용 위상 동기 루프 회로의 위상 락 검출 회로
KR20000050504A (ko) * 1999-01-11 2000-08-05 윤종용 위상 동기 루프의 위상 락 검출기

Also Published As

Publication number Publication date
KR20020022918A (ko) 2002-03-28
US6954510B2 (en) 2005-10-11
US20020094054A1 (en) 2002-07-18

Similar Documents

Publication Publication Date Title
KR940005934B1 (ko) 위상차 검출회로
KR100411551B1 (ko) 멀티-위상 클럭을 발생시키기 위한 지연-동기 루프 및 그 방법
KR0153391B1 (ko) 기준 클럭의 손실을 감지하는 감지 회로를 갖는 클럭 신호 발생 회로
KR100346838B1 (ko) Ｐｌｌ 락 검출기회로 및 락 검출방법
US7250803B2 (en) PLL output clock stabilization circuit
US6525612B2 (en) Mode control of PLL circuit
EP1246369B1 (en) Mode switching method for PLL circuit and mode control circuit for PLL circuit
JP4015254B2 (ja) ロック検出回路及びｐｌｌ周波数シンセサイザ
US6747518B1 (en) CDR lock detector with hysteresis
US5506531A (en) Phase locked loop circuit providing increase locking operation speed using an unlock detector
US6218907B1 (en) Frequency comparator and PLL circuit using the same
US6121845A (en) Phase-locked loop system and method for modifying an output transition time
JP2806675B2 (ja) 収束モード切り換え式ディジタルｐｌｌ装置
JPH09200048A (ja) Ｐｌｌ周波数シンセサイザ
KR20020042161A (ko) 피엘엘(ｐｌｌ) 회로의 록 검출 회로
JPH0897717A (ja) 位相同期ループのロック検出回路
KR100243352B1 (ko) 주파수 합성기용 동기 검출회로
JP2634417B2 (ja) ロック検出回路
JPS60247330A (ja) アンロツク検出回路
KR20010084067A (ko) 원샷 딜레이 회로를 구비한 디지털 락 검출 회로
JP2002111493A (ja) Ｐｌｌ回路
JPH02127818A (ja) 位相同期発振器
JPH04337924A (ja) 同期検出回路
JPH05175949A (ja) Ｐｌｌ回路
KR19990086494A (ko) 로킹 시간이 줄어든 위상 동기 루프 및 그의 동작방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080701

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee