KR20000050504A - 위상 동기 루프의 위상 락 검출기 - Google Patents
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Abstract
본 발명은 위상 동기 루프에 관한 것으로, 좀 더 구체적으로는 위상 락 검출기를 가지는 위상 동기 루프에 관한 것이다. 위상 동기 루프의 위상 락 검출기는 윈도우 신호 발생 회로, 지연 회로, 제 1 검출 회로, 제 2 검출 회로, 토글회로, 제 1 리셋 회로, 제 2 리셋 회로, 래치 회로, 하나의 인버터로 구성된 출력단을 포함하는 것을 특징으로 한다. 본 발명에 의한 위상 락 검출기는 외부에 수동 소자를 사용할 필요가 없고 노이즈 등에 영향을 받지 않으며 생산 단가를 줄일 수 있다.
Description
본 발명은 위상 동기 루프(phase-locked loop ; PLL) 회로에 관한 것으로, 좀 더 구체적으로는 위상 동기 루프의 위상 락 검출기(phase lock detector circuit)에 관한 것이다.
위상 동기 루프 회로는 입력 신호와 같은 주파수와 위상을 가지는 출력 신호를 제공하기 위한 많은 응용회로들에 사용된다.
도 1은 종래 기술에 의한 위상 락 검출기를 가지는 위상 동기 루프 회로를 나타내는 블록도이다. 도 1을 참조하면, 상기 PLL 회로는 위상검출기(10), 챠지펌프(20), 루프필터(30), 전압 조정 발진기(VCO ;40), 그리고 주파수 분주기(50)를 포함한다. 상기 위상 동기 루프 회로에서, 위상이 동기되었을 때, 상기 전압 조정 발진기(40)는 실질적으로 상기 위상검출기(10)로 입력되는 기준 입력 신호(fi)와 같은 주파수와 위상을 갖는다.
상기 위상검출기(10)는 두 개의 입력으로 기준 입력 신호(fi)와 전압 조정 발진기 피드백 신호(fo/N)를 받아들여, 출력 신호로 챠지 업 제어 신호(UP)와 챠지 다운 제어 신호(DOWN)를 출력한다.
상기 위상검출기(10)는 기준 입력 신호(fi)와 전압 조정 발진기 피드백 신호(fo/N)를 비교한다. 만약 상기 피드백 신호(fo/N)가 상기 기준 입력 신호(fi) 보다 주파수가 낮다면, 상기 위상검출기(10)의 챠지 업 제어 신호(UP)는 낮아지는데, 이는 상기 전압 조정 발진기(40)의 작동 주파수가 증가되어야 함을 의미한다. 그리고, 만약 상기 피드백 신호(fo/N)가 상기 기준 입력 신호(fi) 보다 주파수가 높다면, 상기 위상검출기(10)의 챠지 다운 제어 신호(DOWN)가 낮아진다. 이는 상기 전압 조정 발진기(40)의 작동 주파수가 감소되어야 함을 의미한다. 만약 두 제어 신호(UP, DOWN)가 모두 논리 "하이" 값을 가진다면, 상기 기준 입력 신호(fi)와 전압 조정 발진기 피드백 신호(fo/N)는 대체적으로 같은 주파수와 위상을 가진다. 즉, 위상 락 상태를 나타낸다.
상기 위상 동기 루프 회로가 상기 기준 입력 신호(fi)로 락 상태에 도달함에 따라, 안정된 주파수 락 상태를 이루기 전에 상기 피드백 신호(fo/N)는 상기 기준 신호를 지나치거나 기준 신호에 못 미치게 된다. 그 결과, 상기 일시적인 주파수 락 상태들이 몇 사이클 동안 유지될 수 있다. 그에 따라 상기 제어신호들(UP, DOWN)은 상기 위상 동기 루프 회로가 동기되었음을 거짓으로 알려주는 논리 "하이" 상태가 될 수 있다. 상기 제어 신호들(UP, DOWN)은 온도, 공정 변화 등에 영향을 많이 받을 뿐만 아니라, 단지 개략적인 지표(indicator)일 뿐 위상 락 상태를 확인하기 위한 파라미터로 바로 사용하기에는 부적합하다. 그러므로, 상기 PLL 회로에 위상 락 검출기(20)가 요구된다.
상기 도 1과 같이, 외부에 수동소자(R, C)를 사용하며, 상기 두 제어 신호(UP, DOWN)를 입력으로 하여 위상의 락 상태를 판별하는 종래의 위상 락 검출기는 Fumitaka 등에 의한 U.S.Pat. No. 4,437,072, "Lock Detecting Circuit For Phase-Locked Loop Frequency Synthesizer", 그리고 Man M. Bui 등에 의한 U.S.Pat. No. 5,126,690, "Phase Locked Loop Lock Detector Including Loss Of Lock And Gain Of Lock Detectors", Carl C. Hanke 등에 의한 U.S.Pat. No. 5,008,635, "Phase-Lock-Loop Lock Indicator Circuit" 등에 개시되어 있다.
그러나, 종래 기술에 의한 위상 락 검출기(20)의 락 검출 방법은 상기 UP 및 DOWN 신호의 펄스 폭(pulse width)에 따라 "하이"/"로우" 신호를 만들어, 외부 시정수에 의해 락 여부를 결정한다. 이 때, 상기 펄스 폭이 작아짐에 따른 임계점(critical point)에서의 전류의 순간적 이상(glitch)에 의한 노이즈에 의해 락 상태가 변화될 가능성이 있다. 따라서, 검출되는 아날로그(analog) 전압이 노이즈에 민감하지 않게 대처해야 한다. 그리고, 도 1에 도시된 바와 같이, 상기 종래 기술에 의한 위상 락 검출기(20)의 출력(LOCK)은 외부에 수동소자(R, C)를 사용하여 상기 마이컴(30)과 인터페이스를 한다. 그런데, 상기와 같은 수동소자(R, C)의 사용으로 인해 원가가 상승되고 프린트 기판(PCB)의 디자인에 영향을 받을 수 있는 문제점을 가진다. 따라서, 외부에 수동 소자를 사용할 필요가 없고, 프린트 기판 디자인과 노이즈 등에 영향을 잘 받지 않으며, 생산 단가를 줄일 수 있는 PLL 위상 락 검출기를 구성하기 위한 새로운 방법이 요구된다.
따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로 프린트 기판 디자인과 노이즈 등에 영향을 받지 않고 생산 단가를 줄일 수 있는 PLL 위상 락 검출기를 제공하는데 있다.
도 1은 종래 기술에 의한 위상 락 검출기를 가지는 위상 동기 루프 회로를 보여주는 블록도;
도 2는 본 발명에 의한 위상 락 검출기를 가지는 위상 동기 루프 회로를 보여주는 블록도;
도 3은 본 발명에 의한 위상 락 검출기의 상세 회로도; 그리고
도 4는 본 발명에 의한 위상 락 검출기의 동작 파형을 보여주는 도면.
*도면의 주요 부분에 대한 부호의 설명*
200 : 위상 락 검출기211 : 윈도우 신호 발생회로
212 : 지연회로220 : 제 1 검출회로
230 : 제 1 리셋회로255 : 래치회로
260 : 제 2 리셋회로270 : 토글회로
280 : 제 2 검출회로290 : 출력단
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 위상 동기 루프의 위상 락 검출기는 입력 신호에 응답해서 허용 가능한 위상차에 상응하는 펄스 폭을 가지는 윈도우 신호를 발생하는 윈도우 신호 발생 회로와; 상기 주파수 분주기에 의해서 분주된 출력 신호를 지연시키는 지연 회로와; 상기 분주된 지연 신호가 상기 윈도우 신호의 펄스 폭 내에 존재하는지 여부를 검출하여 출력으로 제 1 검출 신호와 상기 제 1 검출 신호에 상보되는 제 2 검출 신호를 발생하는 제 1 검출 회로와; 상기 입력 신호를 기본 클럭으로 하여 토글 신호들을 발생하는 토글수단과; 상기 토글 신호들에 응답하여 상기 토글 신호들이 모두 논리 "하이"인지 여부를 검출하여 제 3 검출 신호를 발생하는 제 2 검출 회로와; 외부로부터 인가되는 리셋 신호를 받아들여 상기 제 1 검출회로와 래치 수단을 초기화시키기 위한 제 1 리셋 회로와; 상기 제 2 및 제 3 검출 신호와 상기 제 1 리셋 회로를 통해 전송된 리셋 신호에 응답하여 상기 래치 신호를 출력하는 래치 수단과; 상기 래치 신호와 상기 제 1 검출 신호를 받아들여 상기 토글 수단을 리셋하기 위한 제 2 리셋 회로와; 상기 래치 신호를 반전하여 위상 락 신호를 출력하기 위한 하나의 인버터로 구성된 출력단을 포함하는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 윈도우 신호 발생 회로는 상기 입력 신호를 지연시킴으로써 상기 윈도우 신호의 폭을 조절하기 위한 딜레이와; 상기 지연된 입력 신호를 반전시키는 인버터; 그리고 상기 입력 신호를 받아들이는 제 1 입력 단자, 상기 반전 및 지연된 입력 신호를 받아들이는 제 2 입력 단자, 그리고 상기 윈도우 신호를 출력하는 출력 단자를 가지는 AND 게이트를 포함하는 것을 특징으로 하는 위상 동기 루프의 위상 락 검출 회로를 포함하는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 제 1 검출 회로는 상기 윈도우 신호를 받아들이기 위한 제 1 입력단과; 상기 분주된 지연 신호를 받아들이기 위한 제 2 입력단과; 상기 제 1 리셋 회로를 통해 인가되는 리셋 신호를 받아들이기 위한 리셋 단자와; 출력 신호로 제 1 검출 신호를 출력하기 위한 제 1 출력단; 그리고 상기 제 1 검출 신호와 상보되는 출력 신호인 제 2 검출 신호를 출력하기 위한 제 2 출력단을 포함하는 하나의 D 플립플롭으로 구성되는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 토글 수단은 상기 입력 신호를 반전시키기 위한 하나의 인버터; 그리고 상기 입력 신호를 받아들이기 위한 제 1 입력단과, 상기 반전된 입력신호를 받아들이기 위한 제 2 입력단과, 상기 제 2 리셋 회로로부터 인가되는 리셋 신호를 받아들이기 위한 리셋 단자와, 출력 신호로 제 1 토글 신호를 출력하기 위한 제 1 출력단과, 상기 토글 신호와 상보되는 제 2 토글 신호를 출력하기 위한 제 2 출력단을 각각 포함하는 제 1 및 제 2 토글 플립플롭을 포함하되 상기 제 1 토글 플립플롭의 상기 제 1 출력단이 상기 제 2 플립플롭의 제 2 입력단에 연결되고, 상기 제 1 토글 플립플롭의 상기 제 2 출력단이 제 2 플립플롭의 제 1 입력단에 연결되는 것을 특징으로 한다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도면 도 2 내지 도 4를 참조하여 상세히 설명한다.
도 2는 본 발명에 의한 위상 락 검출기를 가지는 위상 동기 루프 회로를 보여주는 블록도이다. 도 2를 참조하면 상기 PLL 회로는 위상검출기(110), 챠지펌프(120), 루프필터(130), 전압 조정 발진기(140), 주파수 분주기(150), 그리고 위상 락 검출기(200)를 포함하며, 상기 위상 락 검출기(200)의 출력인 위상 락 신호(LOCK)는 마이컴(300)으로 입력된다.
상기 위상 락 검출기(200)는 상기 PLL 회로의 입력 신호(fi)를 받아들이기 위한 제 1 입력단, 상기 VCO(140)의 출력신호(fo)가 상기 분주기(140)를 통해 분주된 신호(fo/N)를 받아들이기 위한 제 2 입력단, 그리고 상기 위상 락 신호(LOCK)를 상기 마이컴(300)으로 출력하기 위한 하나의 출력단을 포함한다. 상기 위상 락 검출기(200)가 수행하는 동작을 간단히 설명하면, 상기 입력 신호(fi)와 상기 VCO(140)의 분주된 출력신호(fo/N)가 동기되었는지를 판별해서 그 결과를 상기 마이컴(300)으로 출력하는 것이라 할 수 있다. 상기 위상 락 검출기(200)의 보다 상세한 구조 및 동작은 다음과 같다.
도 3은 본 발명에 의한 위상 락 검출기의 상세 회로도이다.
상기 위상 동기 루프의 위상 락 검출기(200)는 윈도우 신호 발생 회로(211), 지연 회로(212), 제 1 검출 회로(220), 제 2 검출 회로(280), 토글회로(270), 제 1 리셋 회로(230), 제 2 리셋 회로(260), 래치 회로(255), 출력단(290)을 포함한다.
상기 윈도우 신호 발생 회로(211)는, 상기 입력 신호(fi)를 지연시킴으로써 상기 윈도우 신호의 폭을 조절하기 위한 딜레이, 상기 지연된 입력 신호를 반전시키는 인버터, 상기 입력 신호(fi)를 받아들이는 제 1 입력 단자, 상기 반전 및 지연된 입력 신호를 받아들이는 제 2 입력 단자, 그리고 상기 윈도우 신호(d1)를 출력하는 출력 단자를 가지는 AND 게이트를 포함한다.
상기 위도우 신호(d1)와 상기 분주된 출력신호(fo/N)가 상기 지연회로(212)를 통해 지연된 신호(d2)는 상기 제 1 검출회로(220)로 입력된다. 상기 제 1 검출 회로는 상기 윈도우 신호(d1)를 받아들이기 위한 제 1 입력단(D), 상기 분주된 지연 신호(d2)를 받아들이기 위한 제 2 입력단(CK), 상기 제 1 리셋 회로(230)를 통해 인가되는 리셋 신호(L3)를 받아들이기 위한 리셋 단자(R), 출력 신호로 제 1 검출 신호(L5)를 출력하기 위한 제 1 출력단(Q), 그리고 상기 제 1 검출 신호(L5)와 상보되는 출력 신호인 제 2 검출 신호(L12)를 출력하기 위한 제 2 출력단(QN)을 포함하는 하나의 D 플립플롭으로 구성된다.
그리고, 상기 윈도우 신호 발생 회로(211)와 마찬가지로, 상기 입력 신호(fi)를 받아들이는 상기 토글 회로(270)는 상기 입력 신호(fi)를 반전시키기 위한 하나의 인버터와 제 1 및 제 2 토글 플립플롭을 포함한다. 각각의 토글 플립플롭들은 상기 입력 신호(fi)를 받아들이기 위한 제 1 입력단(CK), 상기 반전된 입력신호를 받아들이기 위한 제 2 입력단(BK), 상기 제 2 리셋 회로로부터 인가되는 리셋 신호(L8)를 받아들이기 위한 리셋 단자(R), 출력 신호로 제 1 토글 신호(L6, L7)를 출력하기 위한 제 1 출력단(Q), 그리고 상기 토글 신호와 상보되는 제 2 토글 신호를 출력하기 위한 제 2 출력단(QB)을 포함한다. 그리고, 상기 제 1 토글 플립플롭의 상기 제 1 출력단(Q)은 상기 제 2 플립플롭의 제 2 입력단(BK)에 연결되고, 상기 제 1 토글 플립플롭의 상기 제 2 출력단(QB)은 제 2 플립플롭의 제 1 입력단(CK)에 연결된다.
상기 토글 회로(270)는 상기 제 2 리셋회로(260)에 의해서 리셋 되는데, 상기 제 2 리셋회로(260)는 상기 제 1 검출회로의 제 1 검출 신호(L5)와 상기 래치 회로(255)의 래치 신호(L9)를 받아들이는 하나의 NAND로 이루어져 있다. 상기 제 2 리셋회로(260)에 의해서 생성된 리셋 신호(L8)는 상기 토글회로(270)을 이루고 있는 각각의 토글 플립플롭의 리셋단자(R)에 공통으로 입력된다.
그리고 상기 토글 회로(270)의 출력은 제 2 검출회로(280)로 입력된다. 상기 제 2 검출회로(280)는 상기 토글 회로(270)의 각각의 토글 플립플롭의 출력신호들(L6, L7)을 입력으로 받아들이는 하나의 NAND 게이트와 이를 반전시켜 출력하기 위한 하나의 인버터를 포함한다. 상기 제 2 검출회로(280)는 상기 입력신호들(L6, L7)이 모두 논리 "하이"인지를 검출하여 제 3 검출 신호(L10)를 출력한다. 상기 제 3 검출 신호(L10), 제 1 검출회로(220)의 제 2 검출신호(L12), 그리고 상기 제 1 리셋회로의 리셋신호(L4)는 래치 회로(255)에 입력되어 출력으로 래치 신호(L9)를 출력한다.
상기 래치 회로(255)는 상기 입력신호들(L10, L12, L4)을 받아들여 래치된 신호(L11)를 출력하는 하나의 래치(240)와, 상기 래치된 신호(L11)를 반전하여 출력하기 위한 하나의 인버터(250)로 구성된다. 상기 인버터(250)를 통하여 출력된 래치 신호(L9)는 상기 출력단(290)으로 제공됨과 동시에 상기 제 2 리셋회로(260)의 입력이 되어 상기 토글 회로(270)를 리셋 시키는 역할을 수행한다. 상기 래치 신호(L9)는 최종적으로 하나의 인버터(290)로 구성된 상기 출력단을 통하여 상기 PLL 회로가 동기되었는지 여부를 나타내는 위상 락 신호(LOCK)를 출력한다.
도 4를 참조하여 상기 위상 락 검출기(200)의 동작을 설명하면 다음과 같다.
도 4는 본 발명에 의한 위상 락 검출기의 동작 파형을 보여주는 도면이다.
먼저, 상기 입력신호(fi)는 상기 위도우 신호 발생회로(211)를 통해(delay) 만큼 지연되고 반전된 후, 상기 입력신호(fi)와 상기 지연된 신호(fi+)의 논리곱(AND)에 의해 윈도우 신호(d1)로 변환된다. 그리고, 상기 분주된 출력 신호(fo/N)는 상기 지연 회로(212)를 통해(delay) 만큼 지연된 지연 신호(d2)로 변환된다. 상기 윈도우 신호(d1)와 상기 지연 신호(d2)는 제 1 검출회로(220)에 입력된다. 상기 제 1 검출회로(220)는 상기 두 신호(d1, d2)의 차가 ±안에 존재하면 PLL이 동기된 상태(lock)로 인식하고, 상기 두 신호(d1, d2)의 차가 ±안에 존재하지 않으면 PLL이 비동기된 상태(unlock)로 인식한다. 여기에서, 두 입력 신호(d1, d2)에 대한 위상차(±)를 락 윈도우(lock window)라 하며, 이는 상기 두 신호(d1, d2)의 입력단과 상기 제 1 검출 회로(220) 사이에 위치한 딜레이(delay)에 의해 조절된다(도 3 참조).
상기 위상 락 검출기(200)의 동작을 살펴보면, 만약 상기 윈도우 신호(d1)와 상기 지연 신호(d2)가 위상 락 상태라면, 제 1 검출회로의 출력 신호인 제 1 검출 신호(L5)는 "하이" 상태가 되고 상기 위상 락 검출기(200)는 초기 리셋(reset) 된다. 그 결과 상기 래치 회로(255)의 래치 신호(L9)가 "하이"가 되고, 제 2 리셋 신호(L8)가 "로우"가 되어 상기 토글 회로(270)가 리셋되지 않고 토글 동작을 수행한다. 따라서, 상기 토글 회로(270)에서 상기 입력신호(fi)가 토글(toggle) 되어 제 1 토글 신호(L7)로 출력된다. 이 때, 상기 제 1 토글 신호(L7)는 제 2 검출회로에 입력됨과 동시에 제 2 토글 플립플롭의 제 2 입력단에 입력되고, 제 2 토글 플립플롭은 출력 신호로 제 2 토글 신호(L6)를 출력한다. 상기 제 2 토글 신호(L6) 또한 제 2 검출회로에 입력된다.
상기 제 1 및 제 2 토글 신호를 입력받은 제 2 검출회로는 상기 두 신호(L6, L7)가 모두 논리 "하이" 상태인지를 검출한다. 즉, 상기 윈도우 신호(d1)와 상기 지연 신호(d2)가 적어도 2번 이상 연속해서 동기되는지 여부를 검출한다. 이는 안정된 락 상태의 검출을 위해 일시적인 주파수 락 상태들에 의해 상기 PLL 회로가 동기되었음을 쉽게 결정하지 않기 위한 것으로서, 상기 토글 회로(270)의 구성에 의해 조정된다. 만약 본 발명의 경우보다 더 많은 횟수의 일시적 동기(즉, 제 1 검출신호(L5)의 논리 "하이" 상태)가 있은 후에 상기 PLL 회로가 동기되었다고 인정하고 싶다면, 상기 토글회로(270)를 구성하고 있는 상기 토글 플립플롭의 수를 늘이면 된다.
도 4에서, 제 1 검출회로에서의 정해진 횟수 이상(즉, 2번) 연속된 락 상태의 검출 이후에, 또 한번의 락이 검출되는 시점에서 두 토글 신호(L6, L7)는 모두 논리 "하이" 상태가 된다. 이에 따라 상기 제 2 검출회로는 논리 "하이" 상태의 제 3 검출신호(L10)를 출력한다. 이 때 상기 래치 회로(240)는 상기 제 3 검출신호(L10)에 응답하여 래치 신호(L9)를 논리 "하이"에서 논리 "로우"로 변환하여 출력한다. 그 결과 제 2 리셋회로의 리셋신호(L8)가 논리 "로우"에서 논리 "하이"가 되어 토글 중이던 상기 토글 회로를 리셋 시킨다. 그 결과 모두 논리 "하이"를 나타내던 상기 제 1 및 제 2 토글 신호들(L6, L7)이 한꺼번에 논리 "로우" 상태가 되어 논리 "하이" 상태이던 제 3 검출신호(L10)를 논리 "로우"로 변환시킨다. 그 결과, 상기 래치(240)의 입력 신호인 제 3 검출신호(L10)와 출력신호(L11)가 래치(latch) 상태가 되어 최종 출력 신호인 위상 락 신호(LOCK)는 처음의 논리 "로우" 상태에서 논리 "하이" 상태로 변환된다. 상기 위상 락 신호(LOCK)는 상기 래치(240)의 두 신호(L10, L11)가 래치를 이루므로, 상기 윈도우 신호(d1)와 상기 지연 신호(d2)의 위상차가 ±를 벗어나기 전에는 상기 제 1 검출신호(L5)가 바뀌지 않으므로 래치된 상태, 즉 논리 "하이" 상태를 계속 유지한다.
만약, 상기의 위상 락(lock) 검출 과정에서, 중간에 한 번이라도 언락(unlock)이 검출되면 상기 토글 회로(270)는 상기 제 2 리셋 회로(260)에 의해서 리셋 되어 상기 위상 락 신호(LOCK)가 논리 "하이"가 되지 않는다. 그리고, 일단 락 상태로 판별이 됐다 하더라도, 한번이라도 언락 상태가 발생하면, 상기 위상 락 신호(LOCK)는 논리 "하이" 상태에서 다시 논리 "로우" 상태로 변환된다.
본 발명은 기존의 방법과는 달리 외부에 수동소자(R, C)를 사용하지 않은 완전 디지털 방식으로, 상기 토글 회로(270) 및 래치회로(255)에 의해 상기 제 1 검출회로(220)에 의해서 검출된 신호가 정해진 횟수 이상 위상 연속해서 락(lock) 될 때에만 상기 위상 락 신호(LOCK)의 상태가 바뀐다. 따라서, 그때그때 변하는 제 1 검출회로의 순간적 락 상태가 아닌, 보다 정확한 위상 락 상태를 검출할 수 있다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
이상과 같은 PLL 위상 락 검출기에 의해서 외부에 수동 소자를 사용할 필요가 없고 프린트 기판 디자인과 노이즈 등에 영향을 받지 않으며 생산 단가를 줄일 수 있다.
Claims (4)
- 주파수 분주기를 가지는 위상 동기 루프 회로의 출력 신호가 그것의 입력 신호에 위상 락 되는 때를 검출하는 위상 락 검출 회로에 있어서:상기 입력 신호에 응답해서 허용 가능한 위상차에 상응하는 펄스 폭을 가지는 윈도우 신호를 발생하는 윈도우 신호 발생 회로와;상기 주파수 분주기에 의해서 분주된 출력 신호를 지연시키는 지연 회로와;상기 분주된 지연 신호가 상기 윈도우 신호의 펄스 폭 내에 존재하는지 여부를 검출하여 출력으로 제 1 검출 신호와 상기 제 1 검출 신호에 상보되는 제 2 검출 신호를 발생하는 제 1 검출 회로와;상기 입력 신호를 기본 클럭으로 하여 토글 신호들을 발생하는 토글수단과;상기 토글 신호들에 응답하여 상기 토글 신호들이 모두 논리 "하이"인지 여부를 검출하여 제 3 검출 신호를 발생하는 제 2 검출 회로와;외부로부터 인가되는 리셋 신호를 받아들여 상기 제 1 검출회로와 래치 수단을 초기화시키기 위한 제 1 리셋 회로와;상기 제 2 및 제 3 검출 신호와 상기 제 1 리셋 회로를 통해 전송된 리셋 신호에 응답하여 상기 래치 신호를 출력하는 래치 수단과;상기 래치 신호와 상기 제 1 검출 신호를 받아들여 상기 토글 수단을 리셋하기 위한 제 2 리셋 회로와;상기 래치 신호를 반전하여 위상 락 신호를 출력하기 위한 하나의 인버터로 구성된 출력단을 포함하는 것을 특징으로 하는 위상 동기 루프의 위상 락 검출기.
- 제 1 항에 있어서,상기 윈도우 신호 발생 회로는,상기 입력 신호를 지연시킴으로써 상기 윈도우 신호의 폭을 조절하기 위한 딜레이와;상기 지연된 입력 신호를 반전시키는 인버터; 그리고상기 입력 신호를 받아들이는 제 1 입력 단자, 상기 반전 및 지연된 입력 신호를 받아들이는 제 2 입력 단자, 그리고 상기 윈도우 신호를 출력하는 출력 단자를 가지는 AND 게이트를 포함하는 것을 특징으로 하는 위상 동기 루프의 위상 락 검출기.
- 제 1항에 있어서,상기 제 1 검출 회로는,상기 윈도우 신호를 받아들이기 위한 제 1 입력단과;상기 분주된 지연 신호를 받아들이기 위한 제 2 입력단과;상기 제 1 리셋 회로를 통해 인가되는 리셋 신호를 받아들이기 위한 리셋 단자와;출력 신호로 제 1 검출 신호를 출력하기 위한 제 1 출력단; 그리고상기 제 1 검출 신호와 상보되는 출력 신호인 제 2 검출 신호를 출력하기 위한 제 2 출력단을 포함하는 하나의 D 플립플롭으로 구성되는 것을 특징으로 하는 위상 동기 루프의 위상 락 검출기.
- 제 1 항에 있어서,상기 토글 수단은,상기 입력 신호를 반전시키기 위한 하나의 인버터; 그리고상기 입력 신호를 받아들이기 위한 제 1 입력단과, 상기 반전된 입력신호를 받아들이기 위한 제 2 입력단과, 상기 제 2 리셋 회로로부터 인가되는 리셋 신호를 받아들이기 위한 리셋 단자와, 출력 신호로 제 1 토글 신호를 출력하기 위한 제 1 출력단과, 상기 토글 신호와 상보되는 제 2 토글 신호를 출력하기 위한 제 2 출력단을 각각 포함하는 제 1 및 제 2 토글 플립플롭을 포함하되,상기 제 1 토글 플립플롭의 상기 제 1 출력단이 상기 제 2 플립플롭의 제 2 입력단에 연결되고, 상기 제 1 토글 플립플롭의 상기 제 2 출력단이 제 2 플립플롭의 제 1 입력단에 연결되는 것을 특징으로 하는 위상 동기 루프의 위상 락 검출기.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990000428A KR20000050504A (ko) | 1999-01-11 | 1999-01-11 | 위상 동기 루프의 위상 락 검출기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990000428A KR20000050504A (ko) | 1999-01-11 | 1999-01-11 | 위상 동기 루프의 위상 락 검출기 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000050504A true KR20000050504A (ko) | 2000-08-05 |
Family
ID=19570961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990000428A KR20000050504A (ko) | 1999-01-11 | 1999-01-11 | 위상 동기 루프의 위상 락 검출기 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000050504A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100346838B1 (ko) * | 2000-09-21 | 2002-08-03 | 삼성전자 주식회사 | Ｐｌｌ 락 검출기회로 및 락 검출방법 |
-
1999
- 1999-01-11 KR KR1019990000428A patent/KR20000050504A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100346838B1 (ko) * | 2000-09-21 | 2002-08-03 | 삼성전자 주식회사 | Ｐｌｌ 락 검출기회로 및 락 검출방법 |
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