JPH10336025A - 位相同期ループのためのロック検出回路 - Google Patents

位相同期ループのためのロック検出回路

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JPH10336025A
JPH10336025A JP10128675A JP12867598A JPH10336025A JP H10336025 A JPH10336025 A JP H10336025A JP 10128675 A JP10128675 A JP 10128675A JP 12867598 A JP12867598 A JP 12867598A JP H10336025 A JPH10336025 A JP H10336025A
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detection circuit
lock detection
reset
locked loop
lock
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JP10128675A
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Achim Dr Vowe
フォーヴェ アッヒム
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Siemens AG
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Abstract

(57)【要約】 【課題】 時間遅延なしにそして比較すべき信号の基準
エッジの相対的な位置に依存せずに周波数差を即座に検
出し、位相同期ループを遅延なしにロック状態又は非ロ
ック状態に制御する、位相同期ループのためのロック検
出回路を提供することである。 【解決手段】 上記課題は、比較装置はコンパレータ装
置を含み、このコンパレータ装置では連続的に計数状態
の差が求められ、さらに計数状態の差が所定の閾値を越
えるやいなや位相同期ループは非ロック状態に制御さ
れ、所定の閾値を越えた場合遅くとも所定の最終値に到
達すると計数状態はゼロにリセットされる、ことによっ
て解決される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、位相同期ループの
ためのロック検出回路であって、この位相同期ループの
ためのロック検出回路は少なくとも２つのカウンタ及び
比較装置から成り、この比較装置に少なくとも２つのカ
ウンタの計数状態が供給され、この比較装置は計数状態
検査装置を有し、この計数状態検査装置において計数状
態が監視され、２つの計数状態のうちの一方が所定の最
終値に到達すると位相同期ループはロック状態に制御さ
れる、位相同期ループのためのロック検出回路に関す
る。
【０００２】
【従来の技術】位相同期ループ（ＰＬＬ，フェーズロッ
クループ）は入力信号と基準信号との間の周波数差を調
整するために使用される。つまり、位相同期ループは基
準信号の周波数を入力信号の周波数に追従させる。基準
信号の周波数は、まさに位相同期ループの出力周波数で
あるか又はこの出力周波数に対して所定の比率の分周器
を介して得られる周波数かのいずれかである。調整過程
に必要な誤差信号は位相検波器によって入力信号と基準
信号との間の位相差から得られる。
【０００３】入力信号の周波数と基準信号の周波数とが
相互に大きく異なる限りは、差周波数はローパスフィル
タの通過帯域の範囲外にあり、位相同期ループの発振器
（ＶＣＯ）の入力側には誤差電圧が発生しない。この
際、この発振器はフリーランニング周波数で発振する。
この場合、位相同期ループはロックされていない。
【０００４】しかし、入力信号の周波数と出力信号の周
波数とが相互に接近すると、差周波数がローパスフィル
タの通過帯域内に入って来るという事態が発生する。こ
の場合、位相同期ループがロックされる、と言う。位相
同期ループがロック状態にあるかどうかを検出する回路
装置はロック検出回路(Lock-Detektor-Schaltung)と呼
ばれる。このようなロック検出回路はバイナリ制御信号
を発生する。このバイナリ制御信号は、例えば位相同期
ループがロックされていない場合には常に０であり、位
相同期ループがロックされるやいなや１にスイッチす
る。
【０００５】図１は従来技術の位相同期ループのための
ロック検出回路のブロック回路図を示す。それぞれ入力
クロック信号ＴＡ，ＴＢはカウンタＺＡ，ＺＢに入力結
合される。この場合、第１の入力信号ＴＡは例えば位相
同期ループの出力信号を分周した信号でもよい。第２の
入力信号ＴＢは例えば水晶発振器によって発生される基
準信号でよい。
【０００６】カウンタＺＡ，ＺＢの出力側では計数状態
信号ＣＡ，ＣＢが取り出される。２つのカウンタＺＡ，
ＺＢの計数状態ＣＡ，ＣＢは比較装置Ｖに供給される。
この比較装置Ｖの出力側でロック信号ＬＯＣＫが取り出
される。リセット入力側ＲＥを介してカウンタＺＡ，Ｚ
Ｂはゼロにリセットされる。
【０００７】次に図１に図示されたロック検出回路ＬＤ
の動作方法を詳しく説明する。
【０００８】以下では両方のカウンタＺＡ，ＺＢは負性
のエッジでトリガされると仮定する。これらのカウンタ
は要求に応じて正性のエッジでトリガされてもよい。こ
れらのカウンタＺＡ，ＺＢは入力結合される入力信号Ｔ
Ａ，ＴＢのクロック周波数に基づいて計数状態ＣＡ，Ｃ
Ｂを求める。
【０００９】２つのカウンタのうちの１つ、例えばカウ
ンタＺＡが所定の最終値、例えば１００に到達した場
合、第１のカウンタＺＡに入力結合されたクロック信号
ＴＡの立ち上がりエッジが現れる前に第２のカウンタＺ
Ｂも同様に所定の値１００に到達しなければならない。
この場合比較装置Ｖはその出力側でバイナリ制御信号Ｌ
ＯＣＫ＝１を発生する。このバイナリ制御信号ＬＯＣＫ
＝１は位相同期ループをロック状態に制御する。カウン
タＺＡ，ＺＢの計数状態は同時にリセット信号ＲＥＳＥ
Ｔによってリセットされる。
【００１０】２つのカウンタＺＡ，ＺＢのうちの一方が
所定の値に到達した後で、非ロック状態ならば計数状態
ＣＡ，ＣＢは例えば１クロック周期より大きいクロック
周期の分だけ異なる。この場合、比較装置はバイナリ制
御信号ＬＯＣＫ＝０を出力する。これによって位相同期
ループは非ロック状態に制御される。
【００１１】上述のロック検出回路は通常例えばシステ
ムリセットによる著しい周波数差の検出のための安全装
置回路として使用される。
【００１２】集積回路、例えばＬＳＩマクロプロセッサ
及びマイクロコントローラにおいてますます電流節約モ
ードが要求されている。このような電流節約モードは例
えばパワーダウンモード（power-down-mode）である。
このパワーダウンモードでは集積回路乃至はマイクロプ
ロセッサの機能ユニットはスイッチオフされるか又はス
ローダウンされ、従って集積回路乃至はマイクロプロセ
ッサは準休止状態に移行する。このパワーダウンモード
ではとりわけ位相同期ループはスイッチオフされる。勿
論、このパワーダウンモードの終了時には、この位相同
期ループがロックされているか否かをロック検出回路が
確実に検出することが不可欠である。
【００１３】当然このような回路装置が問題をはらんで
いることは明らかである。というのも、周波数偏差がカ
ウンタの所定の最終値によって与えられる計数周期内に
平均して補償される場合、カウンタＺＡ，ＺＢに入力結
合されるクロックの積分和によってこの周波数偏差が発
見されないままになるかもしれない。これはとりわけこ
の所定の最終値が非常に大きい値に選択される場合に発
生する。
【００１４】例えば所定の計数周期の初めに２つの入力
結合されるクロック信号のうちの一方の周波数が変化し
た場合、位相同期ループは、これら２つのカウンタのう
ちの一方が所定の最終値に到達するまで時間的に相当余
裕をもってこの不規則性に反応し場合によっては補償す
ることができる。しかし、周波数障害が所定のクロック
周期の終わりで発生した場合、位相同期ループはこれに
反応し周波数差を補償するための余裕をもはや持たな
い。
【００１５】この場合、望ましくない、いわゆる準安定
状態が発生し得る。ロック検出回路の制御信号がＬＯＣ
Ｋ＝０である時、位相同期ループは実際には非ロック状
態にある。しかし、制御信号がＬＯＣＫ＝１である時に
は、この位相同期ループはロック状態か又は非ロック状
態のいずれかにある。
【００１６】図１のロック検出回路のカウンタは、それ
ぞれ入力結合されるクロックの負性のエッジによってク
ロックを合計する。位相同期ループに入力結合される２
つのクロックは、それぞれクロックエッジのうちの一
方、例えば負性のクロックエッジが互いに一致するよう
に調整される。しかし、入力結合されるＰＬＬクロック
の正性のクロックエッジは通常は基準クロックの正性の
クロックエッジとは一致しない。というのも、入力側力
結合されるＰＬＬクロックのデューティ比は外部回路の
ユーザのクロックジェネレータに依存し、基準クロック
のデューティ比は調整されたＰＬＬ係数に依存するから
である。ロック検出回路の感度は正性及び負性のクロッ
クエッジ相互の相対的な位置に依存するので、同様に望
ましくないことであるが、位相同期ループがすでにロッ
クされているにもかかわらず非ロック状態に制御される
ことも発生し得る。
【００１７】
【発明が解決しようとする課題】従って、本発明の課題
は、時間遅延なしにそして比較すべき信号の基準エッジ
の相対的な位置に依存せずに周波数差を即座に検出し、
位相同期ループを遅延なしにロック状態又は非ロック状
態に制御する、位相同期ループのためのロック検出回路
を提供することである。さらに入力結合されるクロック
信号のうちの少なくとも１つが消失した場合でも、例え
ば水晶破損の場合でも、このロック検出回路は引き続き
作動できなければならない。
【００１８】
【課題を解決するための手段】上記課題は、冒頭に述べ
たタイプの位相同期ループのためのロック検出回路にお
いて、比較装置はコンパレータ装置を含み、このコンパ
レータ装置では連続的に計数状態の差が求められ、さら
にこの計数状態の差が所定の閾値を越えるやいなや位相
同期ループは非ロック状態に制御され、しかし、所定の
閾値を越えた場合遅くとも所定の最終値に到達すると計
数状態がゼロにリセットされることを特徴とする、位相
同期ループのためのロック検出回路によって解決され
る。
【００１９】
【発明の実施の形態】本発明のロック検出回路によって
２つのカウンタの計数状態は常に互いに比較される。こ
れらの計数状態の差が所定の閾値よりも大きい場合、遅
延なしに位相同期ループは非ロック状態に制御される。
この閾値を下回る場合、これら計数状態の比較は所定の
最終値に到達するまで繰り返される。この所定の最終値
に到達した際に２つのカウンタはリセット装置によって
ゼロにリセットされる。
【００２０】従って、本発明のロック検出回路によって
周波数差が即座に検出され、位相同期ループは時間遅延
なしにロック状態又は非ロック状態にセットされる。と
りわけパワーダウンモードを有する回路装置の場合に非
常に重要なことは、位相同期ループの再スイッチオン乃
至はスタートアップの際にこの位相同期ループのロック
状態が即座に確実に検出されることである。
【００２１】比較装置には計数状態検査装置が設けられ
ている。この計数状態検査装置は、所定の最終値にすで
に到達しているかどうかを検査する。この計数状態検査
装置は有利には簡単なマスタースレーブフリップフロッ
プによって実現される。
【００２２】比較装置において計数状態の差はコンパレ
ータ装置によって検出される。このコンパレータ装置は
非常に簡単な実施形態においてはビット毎に計数状態を
相互に比較する簡単なコンパレータでよい。
【００２３】本発明の有利な改良実施形態ではこの新し
いロック検出回路は少なくとも第２の別個の比較装置を
有する。この第２の比較装置は第１の比較装置に対して
対称的に構成される。両方の比較装置において別個に計
数状態の差が求められる。各比較装置は別個にそれぞれ
のカウンタによって制御される。２つの比較装置のうち
の一方が例えば水晶破損によって作動不能になった場
合、位相同期ループはもう一方の比較装置によって遅延
なしに非ロック状態にセットされる。
【００２４】有利にはクロックはカウンタにおいて同一
のクロックエッジに基づいて、典型的には負性の基準ク
ロックエッジによって計数される。勿論、正性のエッジ
でトリガされるカウンタも考えられる。
【００２５】有利な改良実施形態では、比較装置は同期
装置を有し、この同期装置は準安定状態を回避するため
に互いに非同期な計数状態信号を同期させる。この同期
装置は有利な実施形態では簡単なマスタースレーブフリ
ップフロップによって実現される。同期時点を適切に選
択することによってさらに次のことが阻止できる。すな
わち、ＬＯＣＫ＝１の場合に準安定状態を捕捉すること
によって誤ってＬＯＣＫ＝１からＬＯＣＫ＝０へ移行し
てしまうことを阻止できる。しかし、同期装置を他のや
り方で実現してもよい。
【００２６】典型的には、比較装置において４クロック
毎に計数状態の差が検査される。より精確な分解能を所
望する場合には、１クロック又は２クロック毎に計数状
態の差を監視すればよい。逆にあまり頻繁に計数状態の
検査をする必要のない、例えば非常に大きな所定の計数
周期の場合には、計数状態の差の検査を４クロックより
多いクロック毎に行えばよい。
【００２７】両方の比較装置の閾値は典型的には２とす
る。しかし、所定の計数周期を非常に大きく選択する場
合には、この閾値を２よりも大きく選択する。逆に極め
て低い周波数の不精確さを検出するために非常に精密な
分解能を所望する場合には、閾値をより小さい値にと
る。
【００２８】典型的には所定の閾値は少なくとも２クロ
ックであるか乃至は所定の最終値によって予め設定され
る計数周期よりも少なくとも係数１００だけ小さい。
【００２９】本発明の有利な実施形態では、所定の最終
値及び所定の閾値は外部からユーザそれぞれのやり方に
よってプログラム制御されて調整される。これによっ
て、ロック検出回路を所望の要求に合わせることができ
る。さらに、所定の最終値も所定の閾値もロック信号の
信号経過に依存させることができる。例えばＬＯＣＫ＝
０の場合には所定の閾値を２とし、ロック状態の場合に
は所定の閾値を４にしてもよい。このヒステリシスは、
ロック検出回路が非ロック状態からロック状態へと移行
した後で位相同期ループの高調波に過度に敏感に反応し
てしまい、短時間で再び非ロック状態に逆戻りしてしま
うことを付加的に阻止する。これは、位相同期ループを
取り囲むシステムがこれを事情によってはこの位相同期
ループの故障と解釈してこの位相同期ループを場合によ
っては停止させてしまうという結果を招くだろう。
【００３０】カウンタの計数状態は、典型的にはリセッ
トマネージャを介してリセットされる。このリセットマ
ネージャは有利な実施形態では非常に短い遅延時間を有
する。このリセットマネージャは論理ＯＲゲートによっ
てとりわけ簡単に実現される。
【００３１】
【実施例】本発明を次に図面に示された実施例に基づい
て詳しく説明する。
【００３２】図２は位相同期ループのための本発明のロ
ック検出回路ＬＤのブロック回路図を示す。
【００３３】ロック検出回路ＬＤは第１及び第２のカウ
ンタＺＡ，ＺＢを内蔵する。第１のカウンタＺＡには第
１の入力クロック信号ＴＡが入力結合される。第２のカ
ウンタＺＢには第２の入力クロック信号ＴＢが入力結合
される。第１の入力クロック信号ＴＡは例えば位相同期
ループの出力クロック信号を分周したクロック信号でよ
い。第２の入力クロック信号ＴＢは例えば水晶発振器に
よって発生される基準クロック信号である。２つの入力
クロック信号ＴＡ，ＴＢはそれぞれカウンタＺＡ，ＺＢ
のクロック入力側に入力結合される。
【００３４】２つのカウンタＺＡ，ＺＢは、ＰＬＬ出力
クロック信号を分周したクロック信号のクロック乃至は
基準クロック信号のクロックを計数する。この実施例で
は位相同期ループはそれぞれ２つの入力結合されたクロ
ック信号ＴＡ，ＴＢの負性の基準エッジが互いに一致す
るように構想されているので、カウンタＺＡ，ＺＢは負
性のエッジでトリガされる。
【００３５】カウンタＺＡ，ＺＢの出力側ではそれぞれ
計数状態信号ＣＡ，ＣＢが取り出される。２つのカウン
タＺＡ，ＺＢには２つの比較装置ＶＡ，ＶＢが後置接続
されている。２つのカウンタＺＡ，ＺＢの計数状態Ｃ
Ａ，ＣＢはそれぞれ２つの比較装置ＶＡ，ＶＢに供給さ
れる。付加的に比較装置ＶＡ，ＶＢは各カウンタＺＡ，
ＺＢのそれぞれマスタースレーブ制御信号ＭＳ＿Ａ，Ｍ
Ｓ＿Ｂによって制御される。これらのマスタースレーブ
制御信号ＭＳ＿Ａ，ＭＳ＿ＢはカウンタＺＡ，ＺＢにお
いてクロック信号ＴＡ，ＴＢから発生される。
【００３６】比較装置ＶＡ，ＶＢの第１の出力側ではそ
れぞれロック信号ＬＯＣＫ＿Ａ，ＬＯＣＫ＿Ｂが取り出
される。これらのロック信号ＬＯＣＫ＿Ａ，ＬＯＣＫ＿
Ｂは選択装置ＡＥに供給される。この選択装置ＡＥはさ
らに別のロック信号ＬＯＣＫを発生する。このロック信
号ＬＯＣＫは位相同期ループをロック状態又は非ロック
状態に制御する。この選択装置ＡＥは簡単に論理ＡＮＤ
ゲートによって実現される。
【００３７】比較装置ＶＡ，ＶＢの第２の出力側ではリ
セット信号ＲＥＳＥＴ＿Ａ，ＲＥＳＥＴ＿Ｂが取り出さ
れる。これらリセット信号ＲＥＳＥＴ＿Ａ，ＲＥＳＥＴ
＿ＢはリセットマネージャＲＭに供給される。リセット
マネージャＲＭは出力側でリセット信号ＲＥＳＥＴを発
生し、このリセット信号ＲＥＳＥＴはカウンタＺＡ，Ｚ
Ｂのリセット入力側ＲＥに入力結合される。このリセッ
ト信号ＲＥＳＥＴによってカウンタＺＡ，ＺＢの計数状
態ＣＡ，ＣＢは０にリセットされる。リセットマネージ
ャＲＭは通常は非常に短い遅延時間を有する。典型的か
つ簡単な構成では、このリセットマネージャは簡単なＯ
Ｒゲートとして実現される。
【００３８】図３は、図２の本発明のロック検出回路Ｌ
Ｄの比較装置ＶＡの構造を示す。同一のエレメントには
図２に相応して同一の参照符号が設けられている。
【００３９】この実施例では第１及び第２のクロックカ
ウンタＺＡ，ＺＢの計数状態ＣＡ，ＣＢはコンパレータ
装置ＫＥに入力結合される。コンパレータ装置ＫＥは例
えばビット毎に計数状態ＣＡ，ＣＢを相互に比較する簡
単なコンパレータによって実現される。このコンパレー
タ装置ＫＥの出力信号ＵＮＳＹＮＣは同期装置ＳＥに供
給される。
【００４０】同期装置ＳＥは第１のカウンタＺＡによっ
て発生される制御信号ＭＳ＿Ａによって制御される。同
期装置ＳＥの出力側では出力信号ＳＹＮＣが取り出され
る。
【００４１】付加的に第１のクロックカウンタＺＡの計
数状態ＣＡは計数状態検査装置ＺＵに供給される。計数
状態検査装置ＺＵは第１のクロックカウンタＺＡの計数
状態ＣＡが所定の最終値にすでに到達したかどうかを検
査する。計数状態検査装置ＺＵ及び同期装置ＳＥの出力
信号はメモリ装置ＳＰＥに供給される。メモリ装置ＳＰ
Ｅは最近のロック条件を格納する。このメモリ装置ＳＰ
Ｅは典型的にはＲＳフリップフロップによって実現され
る。このメモリ装置ＳＰＥの出力側ではロック信号ＬＯ
ＣＫ＿Ａが取り出される。このロック信号ＬＯＣＫ＿Ａ
は選択装置ＡＥに供給される。
【００４２】計数状態信号ＣＡ、同期装置ＳＥの出力信
号ＳＹＮＣならびに計数状態検査装置ＺＵの出力信号
は、第２の選択論理装置ＡＬに供給される。この選択論
理装置ＡＬの出力側ではリセット信号ＲＥＳＥＴ＿Ａが
取り出される。この選択論理装置ＡＬは例えば相互に組
み合わせて接続されたＡＮＤ及びＮＯＲゲートによって
構成される。
【００４３】図３の比較装置ＶＡは付加的にリセット入
力側ＲＥＳＥＴ及びスリープ入力側ＳＬＥＥＰを有す
る。リセット入力側ＲＥＳＥＴを介して同期装置ＳＥ及
び計数状態検査装置ＺＵのＭＳフリップフロップがリセ
ットされる。スリープ入力側ＳＬＥＥＰを介して比較装
置ＶＡをパワーダウンモードに切り換えること乃至はパ
ワーダウンモードからオン状態に切り換えることが可能
である。
【００４４】この新しいロック検出回路ＬＤは次のよう
に動作する。計数過程の間に計数状態ＣＡ，ＣＢの差が
所定の閾値よりも大きい場合には、比較装置ＶＡ，ＶＢ
の両方の出力側においてロック信号ＬＯＣＫ＿Ａ，ＬＯ
ＣＫ＿Ｂは０に等しい。このため選択装置ＡＥの出力側
のロック信号ＬＯＣＫもＬＯＣＫ＝０になる。位相同期
ループは非ロック状態にセットされる。
【００４５】同時に選択論理装置ＡＬを介してリセット
信号ＲＥＳＥＴ＿Ａ，ＲＥＳＥＴ＿Ｂが発生される。こ
れらリセット信号ＲＥＳＥＴ＿Ａ，ＲＥＳＥＴ＿Ｂはリ
セットマネージャＲＭを介してカウンタＺＡ，ＺＢの計
数状態ＣＡ，ＣＢを０にリセットする。
【００４６】しかし、計数過程の間に計数状態ＣＡ，Ｃ
Ｂの差が所定の閾値よりも小さい場合、この計数過程及
び計数状態ＣＡ，ＣＢの差の検査はカウンタＺＡ，ＺＢ
のうちの一方が所定の最終値に到達するまで継続され
る。この所定の最終値への到達は計数状態検査装置ＺＵ
によって監視される。この所定の最終値へ到達した場
合、比較装置ＶＡ，ＶＢは１に等しいロック信号ＬＯＣ
Ｋ＿Ａ，ＬＯＣＫ＿Ｂを発生する。選択装置ＡＥの出力
側のロック信号ＬＯＣＫはＬＯＣＫ＝１になる。同時に
選択論理装置ＡＬ及びリセットマネージャＲＭを介して
計数状態ＣＡ，ＣＢが０にリセットされる。
【００４７】この実施例では所定の閾値を２クロックと
する。より精確な分解能が要求される場合、この所定の
閾値は１クロックとしてもよい。しかし、また所定の最
終値によって定められる所定の計数期間を非常に大きく
選択することも考えられる。この場合又は不精確さが小
さい場合には、２クロックよりも大きい所定の閾値も考
えられる。
【００４８】次に図２及び３の個々の機能ブロック、ロ
ック検出回路ＬＤ及び比較装置ＶＡ，ＶＢの作動方法を
詳しく記述する。
【００４９】この実施例ではカウンタＺＡ，ＺＢは非同
期リセットを有するビットクロックカウンタである。こ
れらのカウンタはマスタースレーブレジスタ及びアップ
カウンタを含む。カウンタＺＡ，ＺＢの出力側では瞬時
の計数状態ＣＡ，ＣＢを有する信号が取り出される。第
１のカウンタＺＡには位相同期ループの出力クロックを
分周したクロックが入力結合される。第２のカウンタＺ
Ｂには例えば水晶発振器によって供給される基準クロッ
クが入力結合される。両方のカウンタＺＡ，ＺＢは設計
上は典型的には同一構造である。
【００５０】付加的にカウンタＺＡ，ＺＢにはクロック
生成装置が設けられる。クロック生成装置は、正性及び
負性の基準エッジを有する互いに重畳しないクロック信
号を入力結合されたクロック信号ＴＡ，ＴＢから発生す
る。これらのクロック信号はこの実施例ではマスタース
レーブ制御信号ＭＳ＿Ａ，ＭＳ＿Ｂである。しかし、ク
ロック生成装置は必ずしもカウンタＺＡ，ＺＢに設けら
れねばならないわけではなく、外部でも実現できる。両
方のカウンタＺＡ，ＺＢに相応してクロック生成装置も
設計上は大体同一構造である。
【００５１】リセットマネージャＲＭは２つの入力結合
されたリセット信号ＲＥＳＥＴ＿Ａ，ＲＥＳＥＴ＿Ｂを
結合する。実質的にはリセットマネージャＲＭは論理Ｏ
Ｒゲートから成る。この論理ＯＲゲートはその出力側で
共通のリセット信号ＲＥＳＥＴを発生する。このリセッ
ト信号ＲＥＳＥＴはカウンタＺＡ，ＺＢのリセット入力
側ＲＥに入力結合される。このリセット信号ＲＥＳＥＴ
を介して２つのカウンタＺＡ，ＺＢは０にリセットされ
る。カウンタＺＡ，ＺＢが０にリセットされた後で、リ
セットマネージャＲＭもリセットされ、リセット信号Ｒ
ＥＳＥＴが非アクティブにセットされる。
【００５２】ロック検出回路ＬＤの対称的な構造によっ
て、入力結合されるクロックのうちの一方が消失した場
合でも、例えば水晶破損の場合でも、ロック検出回路Ｌ
Ｄの機能は保持されつづけ、位相同期ループを即座に非
ロック状態に制御することが可能である。この場合、位
相同期ループは非常用クロックによって引き続き動作さ
れる。
【００５３】同期装置ＳＥは非同期なコンパレータ出力
信号ＵＮＳＹＮＣを同期させる。この場合、この同期装
置ＳＥの制御入力側に制御信号が入力結合される。この
制御信号は、２つの入力クロック信号ＴＡ，ＴＢが互い
に同期する時点においてのみこの同期装置ＳＥをスイッ
チオンする。このようにして準安定状態が回避される。
従って、同期装置ＳＥの出力側では、２つの入力結合さ
れる入力クロック信号ＴＡ，ＴＢを基準にして同期する
出力信号ＳＹＮＣが取り出されることが保証される。
【００５４】スリープ端子ＳＬＥＥＰを介してロック検
出回路ＬＤをスイッチオフすることにより所定の状態が
発生される。これはとりわけ回路のテストの際に有意味
である。
【００５５】パワーダウンモードでは位相同期ループは
スイッチオフされており、従ってロックされてはいな
い。位相同期ループが再びスイッチオンされると、位相
同期ループは基準クロックを目標周波数に調整しはじめ
る。本発明のロック検出回路によって、調整過程が要求
された精度の範囲内で終了された時に初めて位相同期ル
ープが「ロック」状態にセットされることが保証され
る。
【００５６】ロック検出回路の予め設定される閾値の選
択によって、ロック条件を有利に選択し、さらに過渡発
振(Einschwingung)の際に場合によっては起こり得る位
相同期ループの高調波を例えば大きな閾値を予め設定す
ることによって回避することが可能である。周波数の高
調波成分がまず発生しえない位相同期ループの通常動作
の際には、所定の比較的小さい閾値が調整される。
【００５７】従って、所定の閾値を外部から調整するこ
とはとりわけ有利である。これによってユーザーが要求
に応じて乃至は分解能に応じてこの所定の閾値を自由に
選択することが可能になる。さらに所定の最終値によっ
て定まるクロック周期も外部から調整できると有利であ
る。
【００５８】この本発明のロック検出回路ＬＤはアナロ
グ位相同期ループにもデジタル位相同期ループにも使用
できる。アナログ位相同期ループの場合にはこのロック
検出回路ＬＤの入力側でアナログ信号を通常のデジタル
信号に変換する適応メカニズムを設ける必要がある。
【図面の簡単な説明】
【図１】従来技術による位相同期ループのためのロック
検出回路のブロック回路図である。
【図２】本発明のロック検出回路のブロック回路図であ
る。
【図３】本発明のロック検出回路の比較装置の構造を示
すブロック回路図である。
【符号の説明】
ＡＥ 選択装置 ＡＬ 選択論理装置 ＣＡ 計数状態 ＣＢ 計数状態 ＣＬＫ カウンタのクロック入力側 ＫＥ コンパレータ装置 ＬＤ ロック検出回路 ＬＯＣＫ＿Ａ ロック信号 ＬＯＣＫ＿Ｂ ロック信号 ＬＯＣＫ ロック信号 ＭＳ＿Ａ マスタースレーブ制御信号 ＭＳ＿Ｂ マスタースレーブ制御信号 ＲＥ クロックカウンタのリセット入力側 ＲＥＳＥＴ＿Ａ リセット信号 ＲＥＳＥＴ＿Ｂ リセット信号 ＲＥＳＥＴ リセット信号 ＲＭ リセットマネージャ ＳＥ 同期装置 ＳＬＥＥＰ パワーダウンのための端子 ＳＰＥ メモリ装置 ＳＹＮＣ 同期された計数状態差信号 ＴＡ 入力クロック信号 ＴＢ 入力クロック信号 ＵＮＳＹＮＣ 非同期の計数状態差信号 Ｖ 比較装置 ＶＡ 比較装置 ＶＢ 比較装置 ＺＡ （クロック）カウンタ ＺＢ （クロック）カウンタ ＺＵＥ 計数状態検査装置

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 位相同期ループのためのロック検出回路
    であって、 該位相同期ループのためのロック検出回路は少なくとも
    ２つのカウンタ（ＺＡ，ＺＢ）及び比較装置（ＶＡ）か
    ら構成され、該比較装置（ＶＡ）に前記２つのカウンタ
    （ＺＡ，ＺＢ）の計数状態（ＣＡ，ＣＢ）が供給され、
    前記比較装置（ＶＡ）は計数状態検査装置（ＺＵＥ）を
    有し、該計数状態検査装置（ＺＵＥ）において前記計数
    状態（ＣＡ，ＣＢ）が監視され、さらに２つの前記計数
    状態（ＣＡ，ＣＢ）のうちの一方が所定の最終値に到達
    するやいなや、前記位相同期ループはロック状態に制御
    される、位相同期ループのためのロック検出回路におい
    て、 前記比較装置（ＶＡ）はコンパレータ装置（ＫＥ）を含
    み、該コンパレータ装置（ＫＥ）では連続的に前記計数
    状態（ＣＡ，ＣＢ）の差が検出され、 さらに前記計数状態の差が所定の閾値を越えるやいな
    や、前記位相同期ループは非ロック状態に制御され、 しかし、所定の閾値を越えた場合、遅くとも所定の最終
    値に到達すると前記計数状態（ＣＡ，ＣＢ）はゼロにリ
    セットされることを特徴とする、位相同期ループのため
    のロック検出回路。
  2. 【請求項２】 少なくとももう１つの比較装置（ＶＢ）
    が設けられており、該比較装置（ＶＢ）は、入力結合さ
    れる入力クロック信号（ＴＡ，ＴＢ）に関して第１の比
    較装置（ＶＡ）に対して対称的に構成されており、 比較装置（ＶＡ，ＶＢ）の各々には第１及び第２のカウ
    ンタ（ＺＡ，ＺＢ）の計数状態（ＣＡ，ＣＢ）が供給さ
    れ、 さらに前記比較装置（ＶＡ，ＶＢ）の各々は別個にそれ
    ぞれ異なる制御信号（ＭＳ＿Ａ，ＭＳ＿Ｂ）によって制
    御されることを特徴とする請求項１記載のロック検出回
    路。
  3. 【請求項３】 カウンタ（ＺＡ，ＺＢ）の各々は、入力
    結合される入力クロック信号（ＴＡ，ＴＢ）の同一の基
    準エッジに基づいて計数状態（ＣＡ，ＣＢ）を求めるこ
    とを特徴とする請求項１又は２記載のロック検出回路。
  4. 【請求項４】 カウンタ（ＺＡ，ＺＢ）はエッジでトリ
    ガされることを特徴とする請求項１〜３までのうちの１
    項記載のロック検出回路。
  5. 【請求項５】 比較装置の各々はそれぞれ同期装置（Ｓ
    Ｅ）を有し、該同期装置（ＳＥ）は計数状態信号を同期
    させることを特徴とする請求項１〜４までのうちの１項
    記載のロック検出回路。
  6. 【請求項６】 比較装置（ＶＡ，ＶＢ）は、４クロック
    毎に計数状態（ＣＡ，ＣＢ）の差を検査することを特徴
    とする請求項１〜５までのうちの１項記載のロック検出
    回路。
  7. 【請求項７】 所定の閾値は２よりも大きいことを特徴
    とする請求項１〜６までのうちの１項記載のロック検出
    回路。
  8. 【請求項８】 所定の閾値は、少なくとも係数１００だ
    け所定の最終値よりも小さいことを特徴とする請求項１
    〜６までのうちの１項記載のロック検出回路。
  9. 【請求項９】 所定の最終値及び/又は所定の閾値は調
    整可能であることを特徴とする請求項１〜８までのうち
    の１項記載のロック検出回路。
  10. 【請求項１０】 クロックカウンタ（ＺＡ，ＺＢ）にお
    ける計数状態（ＣＡ，ＣＢ）はリセットマネージャ（Ｒ
    Ｍ）によってリセットされることを特徴とする請求項１
    〜９までのうちの１項記載のロック検出回路。
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