JP2005065283A - 位相ロックループ及び位相ロックループにおいてロック状況を検出する方法 - Google Patents
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Abstract
【解決手段】位相ロックループは、位相/周波数検出器110とロック検出器120とを有する。位相/周波数検出器110は、入力クロック信号及びフィードバック信号に応答して、第1のアップ信号、第1のダウン信号、第2のアップ信号、及び第2のダウン信号を生成する。ロック検出器120は、第1の差及び第2の差に基づいて電圧を生成するコンバータ部122を有する。前記第1の差は、前記第1のアップ信号及び前記第1のダウン信号に基づく。前記第2の差は、前記第2のアップ信号及び前記第2のダウン信号に基づく。ロック検出器120は、また、前記電圧に基づいてロック信号を生成するロック信号発生器127(128)を有する。
【選択図】 図1
Description
位相ロックループ(PLL)回路は、クロック合成器、通信回路、及び周波数同期器などの多くのアプリケーションにおいて使用される。PLL回路は、入力基準信号に対して位相ロックされる出力信号を提供するために使用される。位相/周波数検出器に対するそのフィードバック信号は、入力基準信号と同じ周波数である。
多くの用途において、データの完全性を確実にするために、システムクロック(通常PLLによって生成される)がロック状況にあるか否かを、システムが常に知ることは重要である。ロック検出回路は、このために使用可能である。
入力クロック信号及びフィードバック信号に応答して、第1のアップ信号、第1のダウン信号、第2のアップ信号、及び第2のダウン信号を生成する位相/周波数検出器と、
ロック検出器と、
を具備し、前記ロック検出器は、
第1の差及び第2の差に基づいて電圧を生成するコンバータ部と、前記第1の差は、前記第1のアップ信号及び前記第1のダウン信号に基づくことと、前記第2の差は、前記第2のアップ信号及び前記第2のダウン信号に基づくことと、
前記電圧に基づいてロック信号を生成するロック信号発生器と、
を具備することを特徴とする。
第1のアップ信号、第1のダウン信号、第2のアップ信号、及び第2のダウン信号を生成する工程と、
前記第1のアップ及び第1のダウン信号に基づいて第1の差を生成すると共に、前記第2のアップ及び第2のダウン信号に基づいて第2の差を生成する工程と、
前記第1の差及び前記第2の差に基づいて電圧を生成する工程と、ここで、前記第1の差が前記第2の差より大きい時に前記電圧は減少することと、
前記電圧が基準電圧未満になることを検知する工程と、
前記電圧が基準電圧未満になる時にロック信号を生成する工程と、
を具備することを特徴とする。
第1のアップ信号、第1のダウン信号、第2のアップ信号、及び第2のダウン信号を生成する工程と、
前記第1のアップ及び第1のダウン信号に基づいて第1の差を生成すると共に、前記第2のアップ及び第2のダウン信号に基づいて第2の差を生成する工程と、
前記第1の差及び前記第2の差に基づいて電圧を生成する工程と、ここで、前記第1の差が前記第2の差より大きい時に前記電圧は減少することと、
前記電圧が基準電圧未満になることを検知する工程と、
前記電圧が基準電圧未満になる時にロック信号を生成する工程と、
を具備し、前記第1の差及び前記第2の差に基づいて電圧を生成する前記工程は、
前記第1のアップ信号及び前記第1のダウン信号の少なくとも1つに応答して、前記第1の差に対応する第1の電流を生成する工程と、
前記第2のアップ信号及び前記第2のダウン信号の少なくとも1つに応答して、前記第2の差に対応する第2の電流を生成する工程と、
前記電圧を生成するように前記第1及び第2の電流の少なくとも1つにフィルタをかける工程と、
を具備することを特徴とする。
式7に示されるように、トランジスタ(P0)132の相互トランスコンダクタンスは、トランジスタ(P1)133のそれと同じである。また、トランジスタ(N0)136の相互トランスコンダクタンスは、トランジスタ(N1)137のそれと同じである。更に、トランジスタ(P0)132及び(P1)133の相互トランスコンダクタンスは、トランジスタ(N0)136及び(N1)137のそれよりも大きい。
第1の状態(A)中、第1のアップ信号UP1、第1のダウン信号DN1、第2のアップ信号UP0、及び第2のダウン信号DN0は、第1の離散値(例えば0)または第3の離散値(例えば1)を有することができる。ある実施形態において、信号UP0、UP1は、位相エラーが正である状態Aの時に「オフ」となり、位相エラーが負である時に「完全なオン」となる。逆に、信号DN0、DN1は、位相エラーが正である状態Aの時に「完全なオン」となり、位相エラーが負である時に「オフ」となる。このように、状態Aにおいて、信号DN0及びDN1はほぼ同一であり、信号UP0及びUP1もまたほぼ同一である。更に、DN0及びDN1は信号UP0及びUP1と反対で、DN0及びDN1の両者がオフまたはローの時、信号UP0及びUP1の両者が完全なオンまたはハイとなる。逆に、DN0及びDN1の両者が完全なオンまたはハイの時、信号UP0及びUP1の両者が完全なローまたはオフとなる。
第2の状態(B)中、第1のアップ信号UP1、第1のダウン信号DN1は、第1の離散値(例えば0)、第2の離散値(例えば0.5)、または第3の離散値(1)を有する。その一方で、第2のアップ信号UP0及び第2のダウン信号DNは、位相エラーと関連して、第2の離散値(0.5)または第3の離散値(1)を有する。
第1の差及び第2の差に基づいて電圧を生成するコンバータ部と、前記第1の差は、第1のアップ信号及び第1のダウン信号に基づくことと、前記第2の差は、第2のアップ信号及び第2のダウン信号に基づくことと、
前記電圧に基づいてロック信号を生成するロック信号発生器と、
を具備する。
前記第1の差は位相エラーの第1の関数であり、前記第2の差は位相エラーの第2の関数であり、
前記コンバータ部は、前記第1の差及び前記第2の差に基づいて、位相エラーを電圧に変換する。
前記電圧は、前記第1の差が前記第2の差より大きい時に減少し、
前記ロック信号発生器は、前記電圧が基準電圧未満になる時にロック信号を生成する。
前記第1の差は第1の電流に対応し、前記第2の差は第2の電流に対応し、
前記コンバータ部は、
前記第1のアップ信号及び前記第1のダウン信号の少なくとも1つに応答して、前記第1の電流を生成する第1の電流源と、
前記第2のアップ信号及び前記第2のダウン信号の少なくとも1つに応答して、前記第2の電流を生成する第2の電流源と、
前記第1及び第2の電流の1つに応答して、前記電圧を生成するフィルタと、
を具備する。
前記第1の電流は第1の電荷を生成し、前記第2の電流は第2の電荷を生成し、前記電圧は前記第1の電荷及び前記第2の電荷に基づく。
前記第1の電流源は、前記第1のアップ信号及び前記第1のダウン信号に応答して第1のダウン電流及び第1のアップ電流を夫々生成する第1の差動増幅器を具備し、ここで、前記第1の電流は第1のダウン電流及び第1のアップ電流に基づく。
前記第2の電流源は、前記第2のアップ信号及び前記第2のダウン信号に応答して第2のダウン電流及び第2のアップ電流を夫々生成する第2の差動増幅器を具備し、ここで、前記第2の電流は第2のダウン電流及び第2のアップ電流に基づく。
前記第1の差動増幅器は、
前記第1のダウン信号に応答して前記第1のダウン電流を提供する第1の導電型の第1のトランジスタと、
前記第1のアップ信号に応答して前記第1のアップ電流を提供する前記第1の導電型の第2トランジスタと、
を具備し、前記第1及び第2のトランジスタの各々は、実質的に等しい第1のトランスコンダクタンスを有する。
前記第2の差動増幅器は、
前記第2のダウン信号に応答して前記第2のダウン電流を提供する第2の導電型の第3のトランジスタと、
前記第2のアップ信号に応答して前記第2のアップ電流を提供する前記第2の導電型の第4トランジスタと、
を具備し、前記第3及び第4のトランジスタの各々は、実質的に等しい第2のトランスコンダクタンスを有し、ここで、前記第2のトランスコンダクタンスは前記第1のトランスコンダクタンスよりも小さい。
前記ロック検出器は第1の状態及び第2の状態において動作可能であり、ここで、前記位相エラーの大きさは、第1の状態においてある値より上であると共に、第2の状態において前記ある値よりも下である。
前記第1のアップ信号は、位相エラーが正である時はオフとなり、前記第1のダウン信号は、位相エラーが負である時はオフとなり、また、前記第2のアップ信号及び前記第2のダウン信号は、前記第2の状態中はオンとなる。
前記第1のアップ信号及び前記第1のダウン信号は、前記第2の状態のデッドゾーンによって特徴づけられ、この間は、前記第1のアップ信号及び前記第1のダウン信号の両者はオフとなり、その時、位相エラーが正の値から負の値へまたは負の値から正の値へ移行する。
前記ロック信号は、前記電圧が前記基準電圧未満であり、且つ、前記第2のダウン信号が前記第1のダウン信号より大きく、且つ、前記第2のアップ信号が前記第1のアップ信号より大きい時、前記第2の状態において生成される。
前記電圧は、前記第1の電荷が前記第2の電荷より小さい時、正の電源電圧から前記基準電圧まで減少する。
前記ロック信号は、前記正の電源電圧に実質的に等しいロック電圧である。
前記第1の電荷は、前記ロック信号が生成される時、前記第2の電荷未満である。
前記ロック信号は、前記位相エラーが2ピコ秒未満の時に生成される。
検知のための手段は、前記電圧に応答して前記ロック信号を生成するヒステリシスドライバを具備する。
検知のための手段は、
前記電圧及び前記基準電圧に応答して増幅器出力を生成する増幅器と、
前記電圧が前記増幅器出力未満である時に前記ロック信号を生成するシュミットトリガと、
を具備する。
入力クロック信号及びフィードバック信号に応答して、第1のアップ信号、第1のダウン信号、第2のアップ信号、及び第2のダウン信号を生成する位相/周波数検出器と、
ロック検出器と、
を具備し、前記ロック検出器は、
第1の差及び第2の差に基づいて電圧を生成するコンバータ部と、前記第1の差は、前記第1のアップ信号及び前記第1のダウン信号に基づくことと、前記第2の差は、前記第2のアップ信号及び前記第2のダウン信号に基づくことと、
前記電圧に基づいてロック信号を生成するロック信号発生器と、
を具備する。
前記第1の差は位相エラーの第1の関数であり、前記第2の差は位相エラーの第2の関数であり、
前記コンバータ部は、前記第1の差及び前記第2の差に基づいて、位相エラーを電圧に変換する。
前記電圧は、前記第1の差が前記第2の差より大きい時に減少し、
前記ロック信号発生器は、前記電圧が基準電圧未満になる時にロック信号を生成する。
前記第1の差は第1の電流に対応し、前記第2の差は第2の電流に対応し、
前記コンバータ部は、
前記第1のアップ信号及び前記第1のダウン信号の少なくとも1つに応答して、前記第1の電流を生成する第1の電流源と、
前記第2のアップ信号及び前記第2のダウン信号の少なくとも1つに応答して、前記第2の電流を生成する第2の電流源と、
前記第1及び第2の電流の1つに応答して、前記電圧を生成するフィルタと、
を具備する。
前記第1の電流は第1の電荷を生成し、前記第2の電流は第2の電荷を生成し、前記電圧は前記第1の電荷及び前記第2の電荷に基づく。
前記第1の電流源は、前記第1のアップ信号及び前記第1のダウン信号に応答して第1のダウン電流及び第1のアップ電流を夫々生成する第1の差動増幅器を具備し、ここで、前記第1の電流は第1のダウン電流及び第1のアップ電流に基づく。
前記第2の電流源は、前記第2のアップ信号及び前記第2のダウン信号に応答して第2のダウン電流及び第2のアップ電流を夫々生成する第2の差動増幅器を具備し、ここで、前記第2の電流は第2のダウン電流及び第2のアップ電流に基づく。
前記第1の差動増幅器は、
前記第1のダウン信号に応答して前記第1のダウン電流を提供する第1の導電型の第1のトランジスタと、
前記第1のアップ信号に応答して前記第1のアップ電流を提供する前記第1の導電型の第2トランジスタと、
を具備し、前記第1及び第2のトランジスタの各々は、実質的に等しい第1のトランスコンダクタンスを有する。
前記第2の差動増幅器は、
前記第2のダウン信号に応答して前記第2のダウン電流を提供する第2の導電型の第3のトランジスタと、
前記第2のアップ信号に応答して前記第2のアップ電流を提供する前記第2の導電型の第4トランジスタと、
を具備し、前記第3及び第4のトランジスタの各々は、実質的に等しい第2のトランスコンダクタンスを有し、ここで、前記第2のトランスコンダクタンスは前記第1のトランスコンダクタンスよりも小さい。
前記位相ロックループは第1の状態及び第2の状態において動作可能であり、ここで、前記位相エラーの大きさは、第1の状態においてある値より上であると共に、第2の状態において前記ある値よりも下である。
前記第1のアップ信号は、位相エラーが正である時はオフとなり、前記第1のダウン信号は、位相エラーが負である時はオフとなり、また、前記第2のアップ信号及び前記第2のダウン信号は、前記第2の状態中はオンとなる。
前記第1のアップ信号及び前記第1のダウン信号は、前記第2の状態のデッドゾーンによって特徴づけられ、この間は、前記第1のアップ信号及び前記第1のダウン信号の両者はオフとなり、その時、位相エラーが正の値から負の値へまたは負の値から正の値へ移行する。
前記ロック信号は、前記電圧が前記基準電圧未満であり、且つ、前記第2のダウン信号が前記第1のダウン信号より大きく、且つ、前記第2のアップ信号が前記第1のアップ信号より大きい時、前記第2の状態において生成される。
前記電圧は、前記第1の電荷が前記第2の電荷より小さい時、正の電源電圧から前記基準電圧まで減少する。
前記ロック信号は、前記正の電源電圧に実質的に等しいロック電圧である。
前記第1の電荷は、前記ロック信号が生成される時、前記第2の電荷未満である。
前記ロック信号は、前記位相エラーが2ピコ秒未満の時に生成される。
検知のための手段は、前記電圧に応答して前記ロック信号を生成するヒステリシスドライバを具備する。
検知のための手段は、
前記電圧及び前記基準電圧に応答して増幅器出力を生成する増幅器と、
前記電圧が前記増幅器出力未満である時に前記ロック信号を生成するシュミットトリガと、
を具備する。
前記位相/周波数検出器に連結され、前記第2のアップ信号及び前記第2のダウン信号に応答して、ポンプ電流を生成することが可能な充電ポンプと、
前記充電ポンプに連結され、前記ポンプ電流に応答して、発振器周波数で発振器出力信号を生成することが可能な発振器と、
前記充電ポンプ及び前記発振器間に連結され、前記発振器のための電圧を生成するように前記ポンプ電流にフィルタをかけることが可能性なループフィルタと、
を更に具備する。
前記発振器に連結され、前記フィードバック信号を生成するように前記位相ロック出力信号を分割するデバイダを更に具備する。
第1のアップ信号、第1のダウン信号、第2のアップ信号、及び第2のダウン信号を生成する工程と、
前記第1のアップ及び第1のダウン信号に基づいて第1の差を生成すると共に、前記第2のアップ及び第2のダウン信号に基づいて第2の差を生成する工程と、
前記第1の差及び前記第2の差に基づいて電圧を生成する工程と、ここで、前記第1の差が前記第2の差より大きい時に前記電圧は減少することと、
を具備する。
前記電圧が基準電圧未満になることを検知する工程と、
前記電圧が基準電圧未満になる時にロック信号を生成する工程と、
を更に具備する。
前記第1の差及び前記第2の差に基づいて電圧を生成する前記工程は、
前記第1のアップ信号及び前記第1のダウン信号の少なくとも1つに応答して、前記第1の差に対応する第1の電流を生成する工程と、
前記第2のアップ信号及び前記第2のダウン信号の少なくとも1つに応答して、前記第2の差に対応する第2の電流を生成する工程と、
前記電圧を生成するように前記第1及び第2の電流の少なくとも1つにフィルタをかける工程と、
を具備する。
前記第1の電流は位相エラーの第1の関数であり、第1の電圧を生成する。
前記第2の電流は位相エラーの第2の関数であり、第2の電圧を生成し、ここで、前記第1の電圧及び前記第2の電圧は、前記電圧を生成するために使用される。
前記第1の電流は、前記第1のアップ信号及び前記第1のダウン信号に夫々応答して生成される第1のダウン電流及び第1のアップ電流に基づく。
前記第2の電流は、前記第2のアップ信号及び前記第2のダウン信号に夫々応答して生成される第2のダウン電流及び第2のアップ電流に基づく。
位相エラーの大きさは、第1の状態においてある値より上であると共に、第2の状態において前記ある値よりも下である。
前記第1のアップ信号は、位相エラーが正である時はオフとなり、前記第1のダウン信号は、位相エラーが負である時はオフとなり、また、前記第2のアップ信号及び前記第2のダウン信号は、前記第2の状態中はオンとなる。
前記第1のアップ信号及び前記第1のダウン信号は、前記第2の状態のデッドゾーンによって特徴づけられ、この間は、前記第1のアップ信号及び前記第1のダウン信号の両者はオフとなり、その時、位相エラーが正の値から負の値へまたは負の値から正の値へ移行する。
前記ロック信号は、前記電圧が前記基準電圧未満であり、且つ、前記第2のダウン信号が前記第1のダウン信号より大きく、且つ、前記第2のアップ信号が前記第1のアップ信号より大きい時、前記第2の状態において生成される。
前記電圧は、前記第1の電荷が前記第2の電荷より小さい時、正の電源電圧から前記基準電圧まで減少する。
前記ロック信号は、前記正の電源電圧に実質的に等しいロック電圧である。
前記第1の電流は、前記ロック信号が生成される時、前記第2の電流未満である。
前記ロック信号は、前記位相エラーが2ピコ秒未満の時に生成される。
前記第1の差は位相エラーの第1の関数であり、前記第2の差は位相エラーの第2の関数であり、
前記第1の差及び前記第2の差に基づいて電圧を生成する前記工程は、位相エラーを前記電圧に変換する工程を具備する。
検知する工程は、
増幅器出力を生成するように前記電圧及び前記基準電圧を増幅する工程と、
前記電圧が前記増幅器出力未満である時に前記ロック信号を生成する工程と、
を具備する。
前記第2のアップ信号及び前記第2のダウン信号に応答して、ポンプ電流を生成する工程と、
前記ポンプ電流に応答して、発振器周波数で発振器出力信号を生成する工程と、
前記ポンプ電流にフィルタをかける工程と、
を更に具備する。
前記フィードバック信号を生成するように前記位相ロック出力信号を分割する工程を更に具備する。
第1の差及び第2の差に基づいて電圧を生成する工程と、前記第1の差は第1のアップ信号及び第1のダウン信号に基づくことと、前記第2の差は第2のアップ信号及び第2のダウン信号に基づくことと、
前記電圧に基づいてロック信号を生成する工程と、
を具備する。
前記第1の差は位相エラーの第1の関数であり、前記第2の差は位相エラーの第2の関数であり、
第1の差及び第2の差に基づいて電圧を生成する前記工程は、前記第1の差及び前記第2の差に基づいて位相エラーを電圧に変換する工程を具備する。
前記電圧は、前記第1の差が前記第2の差より大きい時に減少し、
前記電圧に基づいてロック信号を生成する工程は、前記電圧が基準電圧未満になる時に前記ロック信号を生成する工程を具備する。
前記第1の差は第1の電流に対応し、前記第2の差は第2の電流に対応し、
前記第1の差及び前記第2の差に基づいて位相エラーを電圧に変換する工程は、
前記第1のアップ信号及び前記第1のダウン信号に応答して、前記第1の電流を生成する工程と、
前記第2のアップ信号及び前記第2のダウン信号に応答して、前記第2の電流を生成する工程と、
前記電圧を生成するように前記第1及び第2の電流にフィルタをかける工程と、
を具備する。
前記第1の電流は第1の電荷を生成し、前記第2の電流は第2の電荷を生成し、前記電圧は前記第1の電荷及び前記第2の電荷に基づく。
Claims (5)
- 入力クロック信号及びフィードバック信号に応答して、第1のアップ信号、第1のダウン信号、第2のアップ信号、及び第2のダウン信号を生成する位相/周波数検出器と、
ロック検出器と、
を具備し、前記ロック検出器は、
第1の差及び第2の差に基づいて電圧を生成するコンバータ部と、前記第1の差は、前記第1のアップ信号及び前記第1のダウン信号に基づくことと、前記第2の差は、前記第2のアップ信号及び前記第2のダウン信号に基づくことと、
前記電圧に基づいてロック信号を生成するロック信号発生器と、
を具備することを特徴とする位相ロックループ。 - 前記第1の差は位相エラーの第1の関数であり、前記第2の差は位相エラーの第2の関数であり、
前記コンバータ部は、前記第1の差及び前記第2の差に基づいて、位相エラーを電圧に変換する
ことを特徴とする請求項1に記載の位相ロックループ。 - 前記電圧は、前記第1の差が前記第2の差より大きい時に減少し、
前記ロック信号発生器は、前記電圧が基準電圧未満になる時にロック信号を生成する
ことを特徴とする請求項2に記載の位相ロックループ。 - 第1のアップ信号、第1のダウン信号、第2のアップ信号、及び第2のダウン信号を生成する工程と、
前記第1のアップ及び第1のダウン信号に基づいて第1の差を生成すると共に、前記第2のアップ及び第2のダウン信号に基づいて第2の差を生成する工程と、
前記第1の差及び前記第2の差に基づいて電圧を生成する工程と、ここで、前記第1の差が前記第2の差より大きい時に前記電圧は減少することと、
前記電圧が基準電圧未満になることを検知する工程と、
前記電圧が基準電圧未満になる時にロック信号を生成する工程と、
を具備することを特徴とする位相ロックループにおいてロック状況を検出する方法。 - 第1のアップ信号、第1のダウン信号、第2のアップ信号、及び第2のダウン信号を生成する工程と、
前記第1のアップ及び第1のダウン信号に基づいて第1の差を生成すると共に、前記第2のアップ及び第2のダウン信号に基づいて第2の差を生成する工程と、
前記第1の差及び前記第2の差に基づいて電圧を生成する工程と、ここで、前記第1の差が前記第2の差より大きい時に前記電圧は減少することと、
前記電圧が基準電圧未満になることを検知する工程と、
前記電圧が基準電圧未満になる時にロック信号を生成する工程と、
を具備し、前記第1の差及び前記第2の差に基づいて電圧を生成する前記工程は、
前記第1のアップ信号及び前記第1のダウン信号の少なくとも1つに応答して、前記第1の差に対応する第1の電流を生成する工程と、
前記第2のアップ信号及び前記第2のダウン信号の少なくとも1つに応答して、前記第2の差に対応する第2の電流を生成する工程と、
前記電圧を生成するように前記第1及び第2の電流の少なくとも1つにフィルタをかける工程と、
を具備することを特徴とする位相ロックループにおいてロック状況を検出する方法。
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