KR100899569B1 - 저역통과필터 및 락 디텍터 회로 - Google Patents

저역통과필터 및 락 디텍터 회로 Download PDF

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Abstract

본 발명은 밴드폭의 조절이 가능한 저역통과필터와, 위상동기회로 또는 지연 록 루프회로 등의 피드백 시스템에서 주파수 락(lock)되어 원하는 클럭이 생성되었음을 알려주는 락 디텍터 회로에 관한 것이다. 본 발명은 PLL 락킹상태이나 데이터 트레이닝 동작과 같이 클럭신호의 주파수 변화가 크게 발생되는 경우에 저역통과필터의 밴드폭을 조절하는 것을 특징으로 한다. 그리고 밴드폭이 조절된 저역통과필터를 이용하여, 락 디텍터회로에서 안정된 PLL 락킹신호를 발생시키고, 락 디텍터회로의 오동작을 미연에 방지하는 효과를 얻는다.
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Description

저역통과필터 및 락 디텍터 회로{LOW PASS FILTER AND LOCK DETECTOR CIRCUIT}
본 발명은 밴드폭의 조절이 가능한 저역통과필터와, 위상동기회로 또는 지연 록 루프회로 등의 피드백 시스템에서 주파수 락(lock)되어 원하는 클럭이 생성되었음을 알려주는 락 디텍터 회로에 관한 것이다.
위상고정루프(PLL : Phase Locked Loop), 지연고정루프(DLL : Delay Locked Loop)는 대표적인 피드백 시스템의 하나이다. 상기 피드백 시스템은, 동기식 반도체 메모리장치에서 메모리 컨트롤러와 같은 외부장치로부터 입력되는 외부클럭신호에 동기되어 락킹(locking)된 내부클럭신호를 이용하여 외부의 장치들과 데이터의 전송을 수행한다. 이것은 반도체 메모리와 메모리 컨트롤러간의 안정적인 데이터 전송을 위해서는 기준클럭신호와 데이터간의 시간적 동기가 매우 중요하다는 것을 알 수 있다.
상기 피드백 시스템은 임의의 주파수를 가지는 클럭신호와 기준이 되는 입력클럭신호의 위상 및 주파수에 대한 락 여부를 알려주는 락 디텍터회로를 구비한다. 상기 락 디텍터회로는 위상 주파수 검출기(PFD)로 입력되는 두 신호, 즉 임의의 주파수를 가지는 클럭신호와 기준이 되는 입력 클럭신호를 이용하여 두 신호의 위상 차이가 일정한 채 입력 클럭신호의 일정 주기 동안 그 상태를 유지하는 경우에 위상이 고정되었음을 알리는 락(LOCK) 신호를 출력한다. 상기 락 신호는 이후 피드백 시스템이 락킹 되었음을 다음단의 회로부에 전달하고, PLL 락킹 이후의 동작이 수행될 수 있도록 한다.
따라서 피드백 시스템이 락킹(locking) 상태에서는 위상 주파수 검출기의 출력신호(UP,DN)는 도 1에 도시하고 있는 바와 같이 작은 펄스 폭(일정한 펄스폭)만을 갖는 펄스 형태로 출력된다. 그러나 피드백 시스템이 언락킹(unlocking) 상태에서는 도 2에 도시하고 있는 바와 같이 위상 주파수 검출기의 출력신호(UP,DN)의 펄스 폭이 급격하게 증가한다.
상기 도 2에서와 같이 펄스 폭의 변화가 발생되면, 락 디텍팅 회로에서 위상이 고정되었음을 알리는 락신호를 출력하지 못하게 된다.
도 3은 락 디텍팅 회로 내에서 락신호의 출력여부를 결정하는 저역통과필터의 상세 회로도를 도시하고 있다.
도시하고 있는 바와 같이 종래 저역통과필터는, 입력 클럭신호의 하이신호에 의해서 턴 온 동작되는 NMOS 트랜지스터(N1)와, 입력 클럭신호의 로우신호에 의해서 턴 온 동작되는 PMOS 트랜지스터(P2)가 공급전원(VDD)과 접지전원 사이에 직렬 연결되고 있다. 상기 두 트랜지스터(N1,P2)의 게이트단자에 입력 클럭신호가 인가된다. 그리고 공급전원(VDD)과 상기 PMOS 트랜지스터(P2) 사이에 PMOS 트랜지스터(P1)가 연결되어, 공급전원에 대한 저항성 소자 기능을 수행한다. 상기 PMOS 트랜지스터(P1)의 게이트단자는 접지전원에 연결된다.
상기 두개의 트랜지스터(N1,P2)를 연결하고 있는 드레인단자 사이에 구성되는 접속점(node1)에 캐패시터(C)의 일측이 연결되고, 상기 캐패시터(C)의 다른 일측은 접지전원에 연결되어진다.
또한 상기 접속점(node1)에 슈미트 트리거(schmitt trigger)(S1)를 이용한 비교기가 연결되고, 상기 슈미트 트리거(S1)의 출력은 공급전원과 상기 접속점(node1) 사이에 연결되고 있는 PMOS 트랜지스터(P3)의 게이트단자로 피드백된다. 그리고 상기 슈미트 트리거(S1)의 출력은 반전기(IV1)를 통해서 리셋신호로 제공되어진다.
상기와 같은 구성으로 이루어진 종래 저역통과필터의 동작과정은 다음과 같다.
입력 클럭신호의 하이신호 또는 로우신호에 따라서 NMOS 트랜지스터(N1) 또는 PMOS 트랜지스터(P2)가 턴 온 되고, 상기 턴 온 동작되는 트랜지스터의 턴-온 특성에 따라서 저항성 소자인 PMOS 트랜지스터(P1)를 통과한 공급전원이 접속점(node1)에 공급되어진다. 이때 접속점에 공급되는 공급전원이 캐패시터(C)에 충전된다.
한편, 도 4에 도시하고 있는 바와 같이 입력 클럭신호의 펄스폭이 짧은 구간에서는 접속점(node1)에 인가되는 전압이 상기 저항성 소자(P1)와 캐패시터(C)에 의해 구성되는 RC 충방전회로에 의해 슈미트 트리거(S1)의 한계값까지 도달하지 못하고 다시 방전된다. 따라서 이 경우 저역통과필터의 출력은 로우상태가 된다.
그러나 도 4에 도시하고 있는 바와 같이 입력 클럭신호의 펄스폭이 길어지면, 상기 트랜지스터(P2,N1)의 턴 온 특성이 상기 저역통과필터에서 로우신호를 출력할 때 보다 상대적으로 크게 된다. 따라서 접속점에 인가되는 전압은 RC 충방전회로를 통과함에도 불구하고 슈미트 트리거(S1)의 한계값을 넘어서게 된다. 이때 저역통과필터의 출력은 하이상태가 된다.
즉, 저역통과필터는, 락 디텍팅 회로에서 펄스폭이 짧은 구간에 해당하는 입력 펄스신호를 필터링하는 기능을 수행한다. 따라서 위상동기회로의 언락킹상태에서는 긴 펄스 폭을 갖는 위상 주파수 검출기의 출력신호(UP,DN)가 저역통과필터에 입력되므로, 저역통과필터는 이 신호를 충분히 필터링하지 못하고, 하이신호를 발생시킨다. 이때 발생된 하이신호는 락 디텍팅 회로가 언락킹상태임을 나타낸다.
반대로 위상동기회로의 락킹상태에서는 짧은 펄스 폭을 갖는 위상 주파수 검출기의 출력신호가 저역통과필터에 입력되므로, 저역통과필터는 입력 펄스신호를 충분히 필터링시켜, 로우신호를 발생시킨다. 이때 발생된 로우신호는 락 디텍팅 회로가 락킹상태임을 나타낸다.
한편, 메모리 장치(예를 들면 DRAM)로부터 데이터를 읽거나(read) 메모리 장치에 데이터를 기록할(write) 때, 데이터 사이의 타이밍이 일치하지 않는 것을 조절하기 위하여 데이터 트레이닝(Data Training), 클럭 사이의 타이밍을 조절하기 위하여 클럭 트레이닝(clock training)을 수행한다. 상기 데이터 트레이닝은, 메모리 장치에 데이터를 쓸 경우(write training) 및 메모리장치로부터 데이터를 읽을 경우(read training), 제어장치(Controller)와 메모리 장치 사이에 미리 약속된 데이터 패턴을 사용하여 데이터 사이의 타이밍을 조절하는 기술이다. 또한 클럭 트레이닝은 메모리장치 내에서 사용될 클럭의 타이밍을 조절하게 된다. 이러한 클럭 트레이닝 및 데이터 트레이닝 동작은 특정 메모리장치에서 사용되어지며, 특히 데이터 밸리드 윈도우(Data valid window)를 늘리기 위하여 사용되고 있다.
상기 클럭 트레이닝 동작은 PLL 락킹 상태에서 제어되어지나, 클럭 트레이닝을 위해 기준 클럭을 일정한 크기를 갖고 지연시키게 되면, 순간적으로 위상 주파수 검출기의 출력신호(UP,DN)의 펄스 폭이 증가하여 저역통과필터는 하이신호를 발생하게 되고, PLL 회로가 언락킹상태에 있다고 판단하는 오동작을 발생시킨다.
이와 같은 오동작은, 기준클럭신호나 전압제어발진기(VCO)의 피드백 클럭신호의 지터(Jitter)가 큰 경우에도 마찬가지로 작용하여, 위상동기회로가 언락킹상태에 있다고 판단한다.
따라서 종래 회로에서는 PLL회로가 락킹상태에 있음에도 불구하고 클럭 트레이닝 동작이나 기준클럭신호 및 전압제어발진기의 피드백 클럭신호에 포함된 지터가 큰 경우와 같이 주파수 변화가 큰 경우에는 저역통과필터가 충분한 필터링을 수 행하지 못하면서 언락킹상태에 있다고 판단하는 오작동을 발생하는 문제점이 있다.
또한, 종래 회로에서는 언락킹상태로 판단하는 오작동으로 인하여 위상동기회로의 락킹 이후의 동작을 수행하는 것이 불가능한 문제점이 있다.
따라서 상기 문제점을 해결하기 위한 본 발명의 첫번째 목적은 사용목적에 따라서 저역통과필터의 밴드폭을 조절할 수 있는 저역통과필터를 제공함에 있다.
본 발명의 두번째 목적은 사용 목적에 따라서 조절된 밴드폭으로 입력펄스를 필터링하여 안정된 PLL 락킹신호를 발생할 수 있는 락 디텍팅 회로를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 저역통과필터는, 데이터 트레이닝, 지터가 큰 경우와 같이 클럭신호의 주파수 변화가 크게 발생되는 경우에 밴드폭을 크게 조절하는 것을 특징으로 한다.
본 발명의 일 실시예에 따른 저역통과필터는, 입력 펄스폭에 비례하는 전압을 출력하는 드라이버부; 상기 드라이버부의 출력 전압을 충전시키기 위한 하나 이상의 충방전부; 상기 충방전부의 출력전압을 기준값과 비교하고 구형파신호를 출력하는 비교부; 및 밴드폭 확장신호에 기초해서 상기 하나 이상의 충방전부 중에서 하나의 충방전부를 동작상태로 제어하는 스위칭부를 포함하는 것을 특징으로 한다.
펄스신호를 출력하는 위상 주파수 검출기;
그리고 본 발명의 일 실시예에 따른 락 디텍터회로는, 펄스신호를 출력하는 위상 주파수 검출기; 밴드폭 확장신호에 따라 밴드폭을 조절하고, 조절된 밴드폭에 따라 상기 위상 주파수 검출기에서 출력하는 제 1 펄스신호를 필터링하는 제 1 저역통과필터; 밴드폭 확장신호에 따라 밴드폭을 조절하고, 조절된 밴드폭에 따라 상기 위상 주파수 검출기에서 출력하는 제 2 펄스신호를 필터링하는 제 2 저역통과필터; 일정한 토글링 후 인에이블신호를 출력하는 타이머; 상기 제 1,2 저역통과필터의 출력을 리셋신호로 하여, 일정시간 후에 타이머를 토글링하여 락킹신호를 발생하는 카운터를 포함하는 것을 특징으로 한다.
본 발명은 PLL 락킹상태이나 데이터 트레이닝 동작과 같이 클럭신호의 주파수 변화가 크게 발생되는 경우에 저역통과필터의 밴드폭을 조절한다. 따라서 본 발명은 일반적인 락킹상태에서는 밴드폭을 작게 조절하여 펄스신호의 필터링을 제어하고, 락킹상태이나 데이터 트레이닝 동작과 같이 클럭신호의 주파수 변화가 크게 발생되는 경우에는 저역통과필터의 밴드폭을 크게 조절하여 충분한 필터링이 이루어지도록 한다. 또한 본 발명은 밴드폭이 조절된 저역통과필터를 이용하여, 안정된 PLL 락킹신호를 발생시키고, 락 디텍터회로의 오동작을 미연에 방지하는 효과를 얻는다.
이하 첨부한 도면을 참조하여 본 발명에 따른 저역통과필터 및 락 디텍팅 회 로에 대해서 자세하게 살펴보기로 한다.
도 5는 본 발명에 따른 저역통과필터의 상세 구성도를 도시하고 있다.
도시하고 있는 바와 같이, 본 발명에 따른 저역통과필터는, 입력 클럭신호의 하이신호에 의해서 턴 온 동작되는 NMOS 트랜지스터(N11)와, 입력 클럭신호의 로우신호에 의해서 턴 온 동작되는 PMOS 트랜지스터(P13)가 공급전원(VDD)과 접지전원 사이에 직렬 연결되고 있다. 상기 두 트랜지스터(N11,P13)의 게이트단자에 입력 클럭신호가 인가된다.
그리고 공급전원(VDD)과 상기 PMOS 트랜지스터(P13) 사이에 공급전원에 대한 저항성 소자가 연결되어진다. 상기 저항성 소자는, PMOS 트랜지스터로 구성되고, 공급전원과 상기 PMOS 트랜지스터(P13) 사이에 두개의 PMOS 트랜지스터(P11,P12)가 병렬 연결되어진다. 즉, 상기 PMOS 트랜지스터(P11,P12)의 게이트단자는 밴드폭 확장신호에 따른 제어신호(Bw_ctrl1)를 입력하고 있다. 상기 제어신호(Bw_ctrl1)는, TMRS(Test Mode Register Set)에서 PLL 동작 전에 테스트 모드 동작과정에서 밴드폭을 제어하기 위해서 발생되는 제어신호로, 기설정되고 있는 프로그램에 따라서 현재 PLL 시스템에서 설정된 밴드폭에 대응되는 제어신호 이다.
그리고 상기 두개의 PMOS 트랜지스터(P11,P12) 중에서 어느 하나의 트랜지스터가 선택적으로 동작해야 한다. 즉, 정상적인 펄스 폭을 갖는 펄스신호가 입력되는 경우에서는, 제 1 저항값을 갖는 PMOS 트랜지스터(P11)가 동작한다면, 앞서 언급하고 있는 바와 같이, 클럭 트레이닝, 또는 주파수 변화가 필요한 경우에는 상기 제 1 저항값보다 큰 저항값을 갖는 PMOS 트랜지스터(P12)가 동작되도록 제어되어진 다. 따라서 상기 PMOS 트랜지스터(P11)의 게이트단자에 인가되는 신호와 상기 PMOS 트랜지스터(P12)의 게이트단자에 인가되는 신호는 서로 반대의 상태를 갖는다.
이를 위해서 본 발명의 실시예에서는 상기 밴드폭 확장신호에 따른 제어신호(Bw_ctrl1)를 PMOS 트랜지스터(P12)의 게이트단자에 직접 인가하는 한편, 인버터(IV11)에 의해 반전된 제어신호를 PMOS 트랜지스터(P11)에 제공되도록 구성하고 있다. 그리고 상기 PMOS 트랜지스터(P11,P12)의 저항값은, 트랜지스터의 크기와 반비례한다. 즉, 트랜지스터의 턴-온 특성이 큰 트랜지스터는 저항값이 작으며, 트랜지스터의 턴-온 특성이 작은 트랜지스터는 저항값이 크게 된다.
상기 두개의 트랜지스터(N11,P13)를 연결하고 있는 드레인단자 사이에 구성되는 접속점(node1)에 상기 저항성 소자와 연결되어 RC 충방전회로를 구성하는 캐패시터가 연결되어진다. 즉, 접속점에 두개의 캐패시터(C1,C2)가 병렬 연결되고, 상기 각 캐패시터는 스위칭소자를 통하여 동작되도록 구성되어진다. 따라서 접속점과 접지전원 사이에 캐패시터(C1)가 연결되고, 마찬가지로 접속점과 접지전원 사이에 또 다른 캐패시터(C2)가 연결되어진다. 여기서 캐패시터(C2)가 정상적인 펄스 입력시에 동작된다면, 다른 캐패시터(C1)는 클럭 트레이닝 동작과 같이 주파수 변화가 클 때 동작되도록 구성되어진다. 따라서 캐패시터(C1)의 크기는 캐패시터(C2)의 크기와 비교하여 상대적으로 큰 것으로 구성된다.
그리고 상기 캐패시터(C1)와 접속점 사이에는 NMOS 트랜지스터(N12)가 연결 되고, 상기 캐패시터(C2)와 접속점 사이에도 NMOS 트랜지스터(N13)가 연결되어진다. 상기 NMOS 트랜지스터(N12)의 게이트단자에 인버터(IV13)를 통해서 밴드폭 확장 제어신호(Bw_ctrl2)가 제공되고, NMOS 트랜지스터(N13)의 게이트단자에는 밴드폭 확장 제어신호(Bw_ctrl2)가 직접 제공되어진다. 따라서 상기 두개의 트랜지스터(N12,N13)는 서로 반대의 상태에서 동작되어진다. 상기 밴드폭 확장 제어신호(Bw_ctrl2)는, TMRS(Test Mode Register Set ; 도시하지 않음)에서 PLL 동작 전에 테스트 모드 동작 과정에서 밴드폭을 제어하기 위해서 발생되는 제어신호로, 기설정되고 있는 프로그램에 따라서 현재 PLL 시스템에서 설정된 밴드폭에 대응되는 제어신호 이다.
또한 상기 접속점(node1)에 슈미트 트리거(schmitt trigger)(S11)를 이용한 비교기가 연결되고, 상기 슈미트 트리거(S11)의 출력은 공급전원과 상기 접속점(node1) 사이에 연결되고 있는 PMOS 트랜지스터(P14)의 게이트단자로 피드백된다. 그리고 상기 슈미트 트리거(S11)의 출력은 반전기(IV12)를 통해서 리셋신호로 제공되어진다.
그리고 본 발명에서 이용되어지는 밴드폭 확장 제어신호(Bw_ctrl1), (Bw_ctrl2)는 도시하지 않는 TMRS(제어부)에서 제공되어진다. 상기 TMRS는, PLL 동작 전, 클럭 트레이닝 동작과 같이 주파수 변화가 크게 발생되어지나 PLL 락킹 동작이 필요로 하는 동작이 수행되어질 때, 상기 밴드폭 확장 제어신호를 발생하도록 한다. 또는 기준 클럭신호나 피드백 클럭신호에 포함된 지터가 큰 경우와 같이 클럭의 주파수 변화가 큰 경우에도 상기 밴드폭 확장 제어신호를 발생하도록 제어 할 수 있다. 물론 밴드폭 확장 제어신호가 발생되기 위해서는, 현재 수행되는 동작 과정이 클럭 트레이닝 과정인지 또는 클럭신호가 포함된 지터가 커서 클럭의 주파수 변화가 큰 경우인지를 미리 확인하는 과정이 필요할 것이다. 본 발명에서는 상기 확인 과정에 대한 검출값이 메모리장치의 임의의 회로에서 제공되는 것을 기본으로 한다.
상기 두개의 제어신호는 같은 신호로서 제공되어 저항성소자와 캐패시터를 동시에 선택하거나, 또는 다른 신호로 제공되어 저항성소자와 캐패시터를 각각 선택하도록 제어하는 것이 가능하다. 본 발명의 실시예에서는 상기 저항성소자와 캐패시터를 각각 선택하는 형태를 도시하고 있다. 즉, 밴드폭 변화가 필요할 경우 작은 크기의 트랜지스터를 턴 온 시켜서 큰 저항값을 갖도록 하는 것이 가능하다. 이 경우 캐패시터는 작은 양으로 충분한 경우에서는 용량이 작은 캐패시터를 선택할 수 있다. 그러나 더 큰 RC 지연이 필요한 경우에서는 큰 저항값을 갖는 저항성소자를 선택하고, 또한 캐패시터도 큰 용량으로 선택하도록 하여, RC 지연시간을 더 확보하는 것이 가능하다.
상기와 같이 구성되어지는 본 발명에 따른 저역통과필터는 다음과 같이 동작된다.
먼저 본 발명은 RC 충방전회로로 동작할 저항성소자와 캐패시터를 선택하는 과정을 수행한다. 입력 클럭신호가 펄스폭이 작은 정상적인 경우에서는, 저항값이 작은 저항성소자(P11)와 용량이 작은 캐패시터(C2)를 선택한다. 이를 위해서 TMRS 는, 밴드폭 확장신호(Bw_ctrl1), (Bw_ctrl2)를 하이신호를 제공한다.
상기 하이상태의 밴드폭 확장신호(Bw_ctrl1)는 PMOS 트랜지스터(P12)를 턴-오프 상태로 제어함과 동시에 PMOS 트랜지스터(P11)는 턴-온 상태로 제어한다. 따라서 저항성소자는 작은 저항값을 갖는 PMOS 트랜지스터(P11)가 선택되어 턴-온 상태가 된다.
또한 하이상태의 밴드폭 확장신호(Bw_ctrl2)는 인버터(IV13)에 의해 반전되어 NMOS 트랜지스터(N12)에는 로우신호가 제공된다. 따라서 NMOS 트랜지스터(N12)는 턴-오프 된다. 또한 상기 하이상태의 밴드폭 확장신호(Bw_ctrl2)는 NMOS 트랜지스터(N13)를 턴-온 상태로 제어한다. 따라서 상기 턴 온 동작된 NMOS 트랜지스터(N13)를 통하여 캐패시터(C2)가 동작 가능한 상태가 된다.
이와 같은 밴드폭 확장신호의 제어에 의해서 RC 충방전회로는 작은 저항값을 갖는 저항성소자(P11)와 작은 용량을 갖는 캐패시터(C2)에 의해서 구현되어진다. 이 경우 상기 작은 RC 지연시간으로도 충분히 작은 펄스폭을 갖는 펄스신호의 필터링이 가능하기 때문이다.
이와 같은 제어가 이루어진 상태에서 입력 클럭신호의 하이신호 또는 로우신호에 따라서 NMOS 트랜지스터(N11) 또는 PMOS 트랜지스터(P13)가 턴 온 되고, 상기 턴 온 동작되는 트랜지스터의 턴-온 특성에 따라서 저항성 소자(P11)를 통과한 공급전원이 접속점(node1)에 공급되어진다. 이때 접속점에 공급되는 공급전원이 캐패시터(C2)에 충전된다.
입력 클럭신호의 펄스폭이 짧은 구간에서는 접속점(node1)에 인가되는 전압이 상기 저항성 소자(P11)와 캐패시터(C2)에 의해 구성되는 RC 충방전회로에 의해 슈미트 트리거(S11)의 한계값(threshold)까지 도달하지 못하고 다시 방전된다. 따라서 이 경우 저역통과필터의 출력은 로우상태가 된다.
즉, 상기 슈미트 트리거(S11)는, RC 충방전회로를 통해 입력되는 신호가 기설정되고 있는 한계값(또는 기준값)보다 높은 경우에서는 구형파신호 하이신호를 출력하지만, 본 발명에서 슈미트 트리거(S11)의 출력이 인버팅되게 되어 있으므로, 슈미트 트리거(S11)는 로우신호를 출력한다. 따라서 상기 슈미트 트리거(S11)에서 출력된 로우신호는 다시 인버터(IV12)에서 인버팅되어 하이신호를 발생한다.
반대로 RC 충방전회로를 통해 입력되는 신호가 기설정되고 있는 한계값보다 낮은 경우에서는 구형파신호 로우신호를 출력한다. 그러나 본 발명에서 슈미트 트리거(S11)의 출력이 반전되도록 구성되고 있으므로, 슈미트 트리거(S11)는 하이신호를 출력한다. 이때 슈미트 트리거(S11)에서 출력된 하이신호는 다시 인버터(IV12)에서 인버팅되어 로우신호를 발생한다.
따라서 상기 경우에서는 RC 충방전회로를 통해 입력되는 신호가 한계값과 비교해서 낮은 상태이기 때문에 저역통과필터는 로우신호를 출력한다.
한편, 클럭 트레이닝 동작과 같이 클럭의 주파수 변화가 큰 경우에서는, 저항값이 큰 저항성소자(P12)를 선택하거나 또는 용량이 큰 캐패시터(C1)를 선택하도록 제어한다. 또는 더 큰 RC 지연이 필요로 할 때는 저항값이 큰 저항성소자(P12) 와 동시에 용량이 큰 캐패시터(C1)를 선택한다. 이하 설명에서는 저항성소자(P12)의 저항값이 큰 것을 선택한 경우와, 캐패시터(C1)의 용량이 큰 것을 선택하는 경우에 대해서 일 예로 설명하기로 한다.
TMRS는, 밴드폭 확장신호(Bw_ctrl1), (Bw_ctrl2)를 로우신호를 제공한다. 상기 로우상태의 밴드폭 확장신호(Bw_ctrl1)는 PMOS 트랜지스터(P11)를 턴-오프 상태로 제어함과 동시에 PMOS 트랜지스터(P12)는 턴-온 상태로 제어한다. 따라서 저항성소자는 큰 저항값을 갖는 PMOS 트랜지스터(P12)가 선택되어 턴-온 상태가 된다.
또한 로우상태의 밴드폭 확장신호(Bw_ctrl2)는 인버터(IV13)에 의해 반전되어 NMOS 트랜지스터(N12)에는 하이신호가 제공된다. 따라서 NMOS 트랜지스터(N12)는 턴-온 된다. 또한 상기 로우상태의 밴드폭 확장신호(Bw_ctrl2)는 NMOS 트랜지스터(N13)를 턴-오프 상태로 제어한다. 따라서 상기 턴 온 동작된 NMOS 트랜지스터(N12)를 통하여 캐패시터(C1)가 동작 가능한 상태가 된다. 이와 같이 밴드폭 확장신호의 제어에 의해서 RC 충방전회로는 큰 저항값을 갖는 저항성소자(P12)와 큰 용량을 갖는 캐패시터(C1)에 의해서 구현되어진다. 이렇게 증가된 RC 충방전회로의 저항 및 캐패시터의 값은 RC 지연시간을 증가시키므로서, 저역통과필터의 밴드폭을 늘려준다.
이와 같은 제어가 이루어진 상태에서 입력 클럭신호의 하이신호 또는 로우신호에 따라서 NMOS 트랜지스터(N11) 또는 PMOS 트랜지스터(P13)가 턴 온 되고, 상기 턴 온 동작되는 트랜지스터의 턴-온 특성에 따라서 저항성 소자(P12)를 통과한 공급전원이 접속점(node1)에 공급되어진다. 이때 접속점에 공급되는 공급전원이 캐패시터(C1)에 충전된다.
따라서 클럭 트레이닝 동작과 같이, 기준 클럭신호나 피드백 클럭신호의 주파수 변화에 의해 증가된 위상 주파수 검출기의 출력신호의 펄스 폭도 상기 밴드폭이 조절된 저역통과필터에 의해서 필터링된다. 따라서 상기 동작과정에 따른 입력 클럭신호의 펄스폭이 큰 구간에서도 접속점(node1)에 인가되는 전압이 상기 저항성 소자(P12)와 캐패시터(C1)에 의해 구성되는 RC 충방전회로에 의해 슈미트 트리거(S11)의 한계값까지 도달하지 못하고 다시 방전된다. 따라서 이 경우 저역통과필터의 출력도 로우상태가 된다.
즉, 상기 슈미트 트리거(S11)는, RC 충방전회로를 통해 입력되는 신호가 기설정되고 있는 한계값(또는 기준값)보다 높은 경우에서는 구형파신호 하이신호를 출력하지만, 본 발명에서 슈미트 트리거(S11)의 출력이 인버팅되게 되어 있으므로, 슈미트 트리거(S11)는 로우신호를 출력한다. 따라서 상기 슈미트 트리거(S11)에서 출력된 로우신호는 다시 인버터(IV12)에서 인버팅되어 하이신호를 발생한다.
반대로 RC 충방전회로를 통해 입력되는 신호가 기설정되고 있는 한계값보다 낮은 경우에서는 구형파신호 로우신호를 출력한다. 그러나 본 발명에서 슈미트 트리거(S11)의 출력이 반전되도록 구성되고 있으므로, 슈미트 트리거(S11)는 하이신호를 출력한다. 이때 슈미트 트리거(S11)에서 출력된 하이신호는 다시 인버터(IV12)에서 인버팅되어 로우신호를 발생한다.
따라서 상기 경우에서는 RC 충방전회로를 통해 입력되는 신호가 한계값과 비교해서 낮은 상태이기 때문에 저역통과필터는 로우신호를 출력한다.
즉, 본 발명의 저역통과필터는, 락 디텍팅 회로에서 펄스폭이 짧은 구간에 해당하는 입력 펄스신호를 필터링하는 기능을 수행한다. 따라서 위상동기회로의 언락킹상태에서는 긴 펄스 폭을 갖는 위상 주파수 검출기의 출력신호(UP,DN)가 저역통과필터에 입력되므로, 저역통과필터는 이 신호를 충분히 필터링하지 못하고, 하이신호를 발생시킨다. 이때 발생된 하이신호는 락 디텍팅 회로가 언락킹상태임을 나타낸다.
반대로 위상동기회로의 락킹상태에서는 짧은 펄스 폭을 갖는 위상 주파수 검출기의 출력신호가 저역통과필터에 입력되므로, 저역통과필터는 입력 펄스신호를 충분히 필터링시켜, 로우신호를 발생시킨다. 이때 발생된 로우신호는 락 디텍팅 회로가 락킹상태임을 나타낸다.
또한 위상동기회로의 락킹상태에서도 메모리장치의 특성 상 클럭 트레이닝 동작과 같이 주파수 변화가 크게 발생되는 구간에서, 상기 짧은 펄스폭만을 필터링 가능하도록 구성한 저역통과필터로는 원하는 만큼의 필터링 동작이 수행되기 어렵게 된다. 이 경우 본 발명의 저역통과필터는, 저항값 또는 캐패시터 용량을 증가시키는 밴드폭 조절을 수행하여 주파수 변화가 큰 동작과정에서도 원하는 펄스의 필터링 동작이 이루어지도록 제어한다.
다음, 도 6은 본 발명에 따른 락 디텍팅회로의 상세 구성도를 도시하고 있다.
본 발명의 락 디텍팅회로는, 위상동기회로(PLL)의 락킹상태 또는 언락킹상태에서 업신호(하이상태), 다운신호(로우상태)의 출력신호를 발생하는 위상주파수검출기(PFD : 10)와, 상기 위상주파수검출기(10)에서 발생된 업신호에 따른 펄스신호를 입력하고, 설정된 RC 값 이내의 펄스폭을 갖는 펄스신호를 제거하는 저역통과필터(12)와, 상기 위상주파수검출기(10)에서 발생된 다운신호에 따른 펄스신호를 입력하고, 설정된 RC 값 이내의 펄스폭을 갖는 펄스신호를 제거하는 저역통과필터(14)를 포함한다.
본 발명의 저역통과필터(12,14)는 도 5에 도시하고 있는 바와 같이, 선택적으로 밴드폭을 가변 조절 가능한 것을 특징으로 한다. 특히 PLL 락킹상태에서 클럭 트레이닝, 외부 전원이 불안하여 포함된 지터가 증가된 상태와 같이 주파수 변화가 큰 경우에 저역통과필터의 밴드폭을 정상의 경우와 비교해서 상대적으로 크게 설정한다.
그리고 상기 두 저역통과필터(12,14)의 출력을 낸드 연산하는 낸드연산부(16), 상기 낸드연산부(16)의 출력에 의해서 리셋되는 카운터(18)를 포함한다. 그리고 일정한 토글링(toggling) 이후 인에이블 신호인 하이신호를 출력하는 타이머(20)를 포함하고, 상기 카운터(18)는 상기 타이머(20)의 토글링 횟수를 카운팅하고, 상기 토글링횟수에 따라서 일정시간 후에 인에이블신호를 출력하여 PLL 회로가 락킹되었음을 다음단의 회로에 제공한다.
상기와 같은 구성에 따르면 본 발명에 따른 락 디텍팅회로의 동작은 다음과 같이 이루어진다.
락 디텍팅회로의 동작은 락킹 상태, 언락킹상태, 그리고 락킹상태이나 클럭 트레이닝과 같이 주파수 변화가 큰 경우와 같이 세가지의 경우로 구분될 수 있다.
우선, 일반적인 락킹 상태에서는 일정주기로 락킹신호가 발생되어진다. 즉, 상기 위상주파수검출기(10)에서 출력되는 업신호(/UP) 또는 다운신호(/DN)는 일정한 펄스폭을 갖는 상태가 된다. 따라서 저역통과필터(12,14)는 설정되고 있는 RC 지연값에 의해서 충분하게 필터링을 수행하게 되면서 리셋신호를 발생하지 않는다. 따라서 카운터(18)는 리셋신호의 영향을 받지 않고 정상적으로 타이머(20)의 토글링값을 카운트하고 일정값이 되면 PLL 락킹신호를 발생하게 된다.
다음, 언락킹상태에서는 계속해서 리셋신호가 발생되므로 인하여 락킹신호가 발생될 수가 없다. 즉, 언락킹상태일 때, 위상주파수검출기(10)에서 출력되는 업신호 또는 다운신호의 펄스폭은 매우 불규칙하게 된다. 이 경우 저역통과필터(12,14)에서 설정되고 있는 RC 지연값에 의해서는 필터링이 완벽하게 이루어질 수가 없고, 따라서 저역통과필터(12,14)의 출력을 낸드연산한 낸드연산기(16)는 불규칙적으로 리셋신호를 발생시킨다. 상기 발생된 리셋신호는 카운터(18)를 리셋시킨다. 따라서 카운터(18)는 일정주기로 타이머(20)의 토글링 신호를 발생하지 못하여 PLL 락킹신호의 발생이 차단되어진다.
그리고 락킹상태이나 클럭 트레이닝 동작과 같이 주파수 변화가 크게 발생되는 경우에, 본 발명은 저역통과필터의 RC 지연값을 증가시킨다. 즉, 도 5에 도시 되고 있는 바와 같이 저항성소자 또는 캐패시터의 용량을 가변 제어하여, RC 충방전회로의 값을 증가시킨다. 이때 증가되는 RC 지연값은 입력펄스를 충분히 필터링시킬 수 있는 값으로 조절되어진다. 그리고 상기 일반적인 락킹상태의 경우와 비교해서 상대적으로 큰 RC 충방전회로값으로 설정되어진다.
이와 같이 저역통과필터의 RC 값이 조절된 후, 위상주파수검출기(10)에서 출력되는 업신호 또는 로우신호는 상기 저역통과필터(12,14)에서 충분히 필터링이 이루어져서 카운터(18)는 정상적으로 타이머(20)를 일정주기로 토글링하게 된다.
이상 전술한 본 발명의 바람직한 실시예는, 예시의 목적을 위해 개시된 것으로, 저역통과필터의 밴드폭을 가변 조절하는 경우에 적용한다. 따라서 본 발명은 당업자라면 이하 첨부된 특허청구범위에 개시된 본 발명의 기술적 사상과 그 기술적 범위 내에서 또 다른 다양한 실시예들을 개량, 변경, 대체 또는 부가 등이 가능할 것이다.
일 예로 본 발명의 실시예에서는 밴드폭 조절을 두가지의 경우로 설명하고 있으나, 이에 한정되는 것은 아니다. 상기 밴드폭 조절을 위한 저항성소자 및 캐패시터의 구성을 더 추가하고, 각각의 상황에 따라 적절하게 밴드폭 조절을 행하는 것이 가능할 것이다.
또한, 밴드폭 조절을 위한 저항성소자의 구성을 MOS 트랜지스터에 한정되는 것은 아니다. 저항성소자라면 충분히 적용 가능하다.
도 1은 일반적인 PLL 락킹상태에서 펄스신호의 예시도,
도 2는 일반적인 PLL 언락킹상태에서 펄스신호의 예시도,
도 3은 종래 저역통과필터의 상세 회로도,
도 4는 종래 저역통과필터의 동작상태에 따른 펄스신호의 예시도,
도 5는 본 발명에 따른 저역통과필터의 상세 회로도,
도 6은 본 발명에 따른 락 디텍터 회로의 상세 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 위상 주파수 검출기 12,14 : 저역통과필터
16 : 낸드연산기 18 : 카운터
20 : 타이머 P11~P14 : PNP 트랜지스터
N11~N13 : NPN 트랜지스터 IV11~IV13 : 인버터
C1,C2 : 캐패시터 S11 : 슈미트 트리거

Claims (15)

  1. 입력 펄스에 응답하여 자신의 출력단을 풀업/풀다운 구동하기 위한 구동부;
    밴드폭 확장신호에 응답하여 상기 구동부의 출력단에 선택적으로 접속되는 다수의 캐패시터를 포함하는 충전부; 및
    상기 충전부의 출력전압을 기준값과 비교하고 구형파신호를 출력하기 위한 비교부
    를 구비하는 저역통과필터.
  2. 제1항에 있어서,
    상기 구동부는,
    상기 밴드폭 확장신호에 응답하여 자신의 풀업 구동 경로의 저항값을 조절하기 위한 다수의 저항성소자를 구비하는 저역통과필터.
  3. 제2항에 있어서,
    상기 구동부는,
    접지전원단과 상기 구동부의 출력단 사이에 접속된 풀다운 NMOS 트랜지스터; 및
    상기 다수의 저항성소자와 상기 구동부의 출력단과 사이에 접속된 풀업 PMOS 트랜지스터를 구비하는 저역통과필터.
  4. 제1항에 있어서,
    상기 다수의 캐패시터는 각각 정전용량이 다른 저역통과필터.
  5. 제3항에 있어서,
    상기 다수의 저항성소자는 각각,
    공급전원단과 상기 풀업 PMOS 트랜지스터 사이에 소오스/드레인이 접속되며, 상기 밴드폭 확장신호를 게이트 입력으로 하는 PMOS 트랜지스터인 저역통과필터.
  6. 제5항에 있어서,
    상기 다수의 저항성소자에 대응하는 각각의 PMOS 트랜지스터는 서로 크기가 다른 저역통과필터.
  7. 삭제
  8. 삭제
  9. 위상주파수 비교 결과에 따라 제1 및 제2 펄스신호를 출력하기 위한 위상주파수 검출기;
    밴드폭 확장신호에 응답하여 밴드폭을 조절하고, 조절된 밴드폭에 따라 상기 제1 펄스신호를 필터링하기 위한 제1 저역통과필터;
    상기 밴드폭 확장신호에 응답하여 밴드폭을 조절하고, 조절된 밴드폭에 따라 상기 제2 펄스신호를 필터링하기 위한 제2 저역통과필터;
    일정한 토글링 후 인에이블신호를 출력하기 위한 타이머; 및
    상기 제1 및 제2 저역통과필터의 출력신호를 리셋신호로 하여, 일정시간 후에 상기 타이머를 토글링하여 락킹신호를 발생하기 위한 카운터
    를 구비하는 위상고정루프의 락 디텍터 회로.
  10. 제9항에 있어서,
    상기 제1 및 제2 저역통과필터의 출력신호를 논리조합하여 상기 리셋신호를 생성하기 위한 논리조합부를 더 포함하는 것을 특징으로 하는 위상고정루프의 락 디텍터 회로.
  11. 제9항에 있어서,
    상기 제1 및 제2 저역통과필터는 각각,
    입력된 펄스신호에 응답하여 자신의 출력단을 풀업/풀다운 구동하기 위한 구동부;
    상기 밴드폭 확장신호에 응답하여 상기 구동부의 출력단에 선택적으로 접속되는 다수의 캐패시터를 포함하는 충전부; 및
    상기 충전부의 출력전압을 기준값과 비교하고 구형파신호를 출력하기 위한 비교부를 구비하는 위상고정루프의 락 디텍터 회로.
  12. 제9항에 있어서,
    상기 밴드폭 확장신호는 클럭 트레이닝 동작 구간에서 활성화되는 위상고정루프의 락 디텍터 회로.
  13. 제11항에 있어서,
    상기 구동부는,
    상기 밴드폭 확장신호에 응답하여 자신의 풀업 구동 경로의 저항값을 조절하기 위한 다수의 저항성소자를 구비하는 위상고정루프의 락 디텍터 회로.
  14. 제13항에 있어서,
    상기 구동부는,
    접지전원단과 상기 구동부의 출력단 사이에 접속된 풀다운 NMOS 트랜지스터; 및
    상기 다수의 저항성소자와 상기 구동부의 출력단과 사이에 접속된 풀업 PMOS 트랜지스터를 구비하는 위상고정루프의 락 디텍터 회로.
  15. 제14항에 있어서,
    상기 다수의 저항성소자는 각각,
    공급전원단과 상기 풀업 PMOS 트랜지스터 사이에 소오스/드레인이 접속되며, 상기 밴드폭 확장신호를 게이트 입력으로 하는 PMOS 트랜지스터인 위상고정루프의 락 디텍터 회로.
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