KR100880926B1 - 반도체 메모리 장치의 위상 고정 루프 리셋 신호 발생회로 - Google Patents

반도체 메모리 장치의 위상 고정 루프 리셋 신호 발생회로 Download PDF

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Abstract

개시된 본 발명은 반도체 메모리 장치의 위상 고정 루프 리셋 신호 발생회로로서, 위상 고정 루프 인에이블 신호를 위상 고정 루프회로의 온/오프 여부를 제어하기 위한 인에이블 신호로서 생성하는 인에이블 신호 출력부, 테스트 리셋 신호와 제어 신호에 응답하여 상기 인에이블 신호를 리셋하기 위한 리셋 인에이블부, 및 상기 테스트 리셋 신호를 입력받아 생성 타이밍이 제어된 상기 제어 신호를 출력하는 인에이블 타이밍 제어부를 포함한다.
PLL 테스트 모드, 리셋

Description

반도체 메모리 장치의 위상 고정 루프 리셋 신호 발생회로 {Circuit for Generating Phase Locked Loop Reset Signal of Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치로서, 보다 상세하게는 PLL 회로의 초기 불량 분석을 하기 위한 위상 고정 루프 리셋 신호 발생회로에 관한 것이다.
반도체 메모리 장치의 위상 고정 루프(Phase Locked Loop 이하, PLL)회로는 입력 신호에 대해 위상(Phase)과 주파수가 동기된 신호를 발생하는 폐회로로서, 통신 레이다, 컴퓨터, 주파수 제어기(Frequency Controller), 계측기 등 많은 분야에서 여러 형태로 사용되고 있다.
도 1은 일반적인 위상 고정 루프 회로의 블록도를 나타낸 것이다.
도 1을 참조하면, 상기 위상 고정 루프(PLL)회로는 기준 클럭(Refclk)과 분주 클럭(divclk)의 위상을 비교하여 그 결과를 출력하는 위상 검출기[Phase Detector (10)], 상기 위상 검출기(P/D)에 의해 비교한 두 펄스 신호의 차이에 따라 펌핑 동작을 수행하는 차지 펌프[Charge Pump (20)], 캐패시터(Capacitor)를 이용하여 축적된 전하량 변화를 통해 불량 주파수를 선별하고, 전압 제어 발진기[Voltage Controlled Oscilator (40)]의 조절 단자의 입력 전압을 가변시키는 루 프 필터[Loop Filter (30)], 입력전압에 따라 특정한 주파수를 내보내는 전압 제어 발진기(40), 및 상기 전압 제어 발진기(40)의 출력 신호(Fout)를 입력받아 분주하여 비교하기 용이한 분주 클럭(divclk)을 생성하는 분주기[Divider (50)]를 포함한다.
상기 위상 고정 루프(PLL)회로는 MRS(Mode Register Set)을 통해 인에이블 신호(EN)가 생성되고, 상기 인에이블 신호(EN)가 '하이'레벨로 인에이블될 때, 전원이 온 되어 락킹(Locking)을 위한 정상동작을 수행한다. 여기서, 상기 인에이블 신호(EN)는 상기 위상 고정 루프(PLL)회로의 모든 블록을 인에이블 시키기 위해 인가되는 신호이다.
상기 위상 고정 루프(PLL)회로의 초기 불량 분석을 위해 테스트 모드로서 확인하기 위해서는, 상기 위상 고정 루프(PLL)회로의 전원을 껐다가 다시 켜고 MRS 셋팅을 다시 해야 한다. 그러나, 이러한 과정을 거치게 되면, 상기 위상 고정 루프 회로의 초기 불량을 분석하기 위해 여러 번 확인해야 할 경우, 전원을 계속적으로 온/오프시켜야 하고, 이때마다 MRS 셋팅을 다시 수행해야 하므로, 테스트를 하는데 많은 시간이 걸리는 문제점이 있다.
본 발명은 반도체 메모리 장치의 위상 고정 루프 리셋 신호 발생회로로서, 상기 위상 고정 루프 회로의 온/오프를 테스트 신호로서 제어하여 테스트 시간을 단축하는데 그 목적이 있다.
본 발명에 따른 반도체 메모리 장치의 위상 고정 루프 리셋 신호 발생회로는 위상 고정 루프 인에이블 신호를 위상 고정 루프회로의 온/오프 여부를 제어하기 위한 인에이블 신호로서 생성하는 인에이블 신호 출력부, 테스트 리셋 신호와 제어 신호에 응답하여 상기 인에이블 신호를 리셋하기 위한 리셋 인에이블부, 및 상기 테스트 리셋 신호를 입력받아 생성 타이밍이 제어된 상기 제어 신호를 출력하는 인에이블 타이밍 제어부를 포함한다.
본 발명은 반도체 메모리 장치의 위상 고정 루프 리셋 신호 발생회로로서, 상기 위상 고정 루프 회로의 온/오프를 테스트 신호로서 제어하여 테스트 시간을 줄여 초기 불량 분석을 용이하게 할 수 있는 시간을 줄이는 효과가 있다.
도 2는 본 발명에 따른 반도체 메모리 장치의 위상 고정 루프 리셋 신호 발생회로의 블록도를 나타낸 것이다.
종래의 위상 고정 루프(PLL)회로는 초기 불량 분석 테스트를 수행하기 위해 회로의 전원을 반복적으로 온/오프시켜야 하였다. 이를 수행하기 위해서 MRS 셋팅을 다시 수행해야 하기 때문에 작업시간이 많이 소비되는 문제점이 있었다. 그러나, 본 발명은 전원이 켜진 상태에서 테스트 리셋 신호만을 이용하여 상기 위상 고정 루프(PLL)회로의 온/오프가 제어 가능하도록 구현하였다.
도 2를 참조하면, 상기 위상 고정 루프 리셋 신호 발생회로는 위상 고정 루프 인에이블 신호(EN_PLL)를 위상 고정 루프 회로의 온/오프 여부를 제어하기 위한 인에이블 신호(EN)를 생성하는 인에이블 신호 출력부(100), 테스트 리셋 신호(TM_PLL_RST)와 제어 신호(CTRL)에 응답하여 상기 인에이블 신호(EN)를 리셋하기 위한 리셋 인에이블부(200), 및 상기 반전된 테스트 리셋 신호(TMB_PLL_RST)를 입력받아 생성 타이밍이 제어된 제어신호(CTRL)를 상기 리셋 인에이블부(200)로 출력하는 인에이블 타이밍 제어부(300)를 포함한다.
도 3은 본 발명에 따른 인에이블 신호 출력부와 리셋 인에이블부의 회로도를 나타낸 것이다.
도 3을 참조하면, 인에이블 신호 출력부(100)는 제 1 및 제 2 인버터(IV1,IV2)가 직렬로 연결되며, 위상 고정 루프 인에이블 신호(EN_PLL)를 입력받아 출력 노드(S1)를 경유하여 인에이블 신호(EN)를 출력한다. 리셋 인에이블부(200)는 테스트 리셋 신호(TM_PLL_RST)와 제어 신호(CTRL)를 입력받아 출력노드(S1)의 활성화 여부를 제어하여, 상기 인에이블 신호(EN)의 온/오프 가능하도록 제어한다. 리셋 인에이블부(200)는 테스트 리셋 신호(TM_PLL_RST)와 제어 신호(CTRL)를 입력받아 논리 곱하여 출력 신호를 출력하는 앤드 게이트(AND), 상기 앤드 게이트(AND)의 출력 신호를 게이트가 입력받고, 드레인이 출력노드(S1)와 연결되며, 소오스가 접지전압(VSS)단과 연결된 제 1 NMOS 트랜지스터(N1)를 포함한다. 상기 테스트 리셋 신호(TM_PLL_RST)는 테스트 시에 발생하는 테스트 모드 신호 중 하나로서, 본 발명에서는 위상 고정 루프(PLL) 회로의 리셋을 수행하기 위한 테스트 모드 신호이다.
도 4는 본 발명에 따른 인에이블 타이밍 제어부의 회로도를 나타낸 것이다.
도 4를 참조하면, 인에이블 타이밍 제어부(300)는 반전된 테스트 리셋 신호(TMB_PLL_RST)를 입력받아 타이머 제어 노드(TCON_Node)의 레벨을 결정하는 스위칭부(310), 및 상기 타이머 제어 노드(TCON_Node)의 레벨에 따라 타이머 동작 여부를 결정하고, 그에 상응하는 제어 신호(CTRL)를 출력하는 타이머(320)를 포함한다.
상기 스위칭부(310)는 제 2 NMOS 트랜지스터(N2)로 구성된다. 상기 제 2 NMOS 트랜지스터(N2)는 게이트가 반전된 테스트 리셋 신호(TMB_PLL_RST)를 입력받고, 소오스가 접지전압(VSS)단과 연결되며, 드레인은 타이머 제어 노드(TCON_Node)와 연결된다.
상기 테스트 리셋 신호(TM_PLL_RST)가 '로우'레벨인 경우, 상기 반전된 테스트 리셋 신호(TMB_PLL_RST)를 입력받는 제 2 NMOS 트랜지스터(N2)는 턴온되어 드레인과 접지전압(VSS)단이 접속된다. 따라서, 상기 타이머 제어 노드(TCON_Node)는 접지전압(VSS)레벨인 '로우'레벨이 된다.
상기 테스트 리셋 신호(TM_PLL_RST)가 '하이'레벨인 경우, 상기 제 2 NMOS 트랜지스터(N2)는 턴오프 되어, 상기 타이머 제어 노드(TCON_Node)는 플로 팅(Floating) 상태가 된다.
상기 타이머(320)는 캐패시터(Capacitor)역할을 수행하는 제 1 PMOS 트랜지스터(P1), 시리즈로 연결된 제 2 내지 제 5 PMOS 트랜지스터(P2~P5)를 구비하는 트랜지스터 어레이(321), 및 제 6 PMOS 트랜지스터(P6)를 포함한다. 상기 제 1 PMOS 트랜지스터(P1)는 타이머 제어 노드(TCON_Node)와 연결된 게이트, 및 전원전압(VDD)단과 연결된 드레인과 소오스를 포함한다. 상기 트랜지스터 어레이(321)는 접지전압(VSS)단과 연결된 게이트, 전원전압(VDD)단과 상기 타이머 제어 노드(TCON_Node)단 사이에 드레인과 소오스가 어레이로 연결된 복수의 PMOS 트랜지스터(P2~P5)를 포함한다. 상기 제 6 PMOS 트랜지스터(P6)는 인버터(IV3)의 출력단과 연결된 게이트, 전원전압(VDD)단과 연결된 소오스, 및 상기 제 3 노드(S3)와 연결된 드레인을 포함한다.
상기 트랜지스터 어레이(321)는 상기 위상 고정 루프(PLL)회로가 초기화되는 시간을 임의로 조정함으로써 이루어지고, 캐패시터(Capacitor)역할을 하는 상기 제 1 PMOS 트랜지스터(P1)의 크기를 조절 하여 충/방전시간을 조정함으로써, 이로 인한, 상기 위상 고정 루프(PLL)회로의 온/오프의 제어가 가능하도록 펄스 폭 또한 임의로 조절 될 수 있다.
상기 본 발명에 따른 반도체 메모리 장치의 위상 고정 루프 리셋 신호 발생회로를 보다 구체적으로 설명하기로 한다.
본 발명은 상기 인에이블 신호(EN)가 '하이'레벨이면, 위상 고정 루프(PLL)회로가 온되어 락킹(Locking)을 위한 정상 동작을 수행하게 된다. 반대로, 상기 인 에이블 신호(EN)가 '로우'레벨이면, 상기 위상 고정 루프(PLL)회로가 오프되어 초기화(즉, 리셋)상태가 된다고 가정한다.
노멀 동작 시 위상 고정 루프(PLL) 회로가 락킹(Locking)동작을 위한 동작을 수행하면, 위상 고정 루프 인에이블 신호(EN_PLL)는 '하이'레벨로 인에이블 된다. 상기 '로우'레벨의 테스트 리셋 신호(TM_PLL_RST)를 입력받는 상기 앤드 게이트(AND)의 특성에 따라 상기 앤드 게이트(AND)는 '로우'레벨의 신호를 출력한다. 상기 '로우'레벨의 신호를 입력받는 상기 제 1 NMOS 트랜지스터(N1)는 턴오프된다. 따라서, 상기 출력 노드(S1)는 비활성화 되고, 상기 위상 고정 루프 인에이블 신호(EN_PLL)는 상기 인에이블 신호(EN)로서 출력한다. 즉, 노멀 동작 시, 상기 출력 노드(S1)는 비활성화 되어 상기 위상 고정 루프(PLL)회로의 다른 회로에 전혀 영향을 미치지 않으며, 상기 위상 고정 루프(PLL)회로는 락킹(Locking)을 위한 정상 동작을 계속적으로 수행한다.
노멀 동작 시, 상기 '하이'레벨의 반전된 상기 리셋 신호(TMB_PLL_RST)를 입력받는 제 2 NMOS 트랜지스터(N2)는 턴온된다. 이때, 상기 제 2 NMOS 트랜지스터(N2)의 드레인이 접지전압(VSS)단과 접속되어, 상기 타이머 제어 노드(TCON_Node)는 접지전압(VSS)레벨인 '로우'레벨이 된다. 상기 '로우'레벨의 타이머 제어 노드(TCON_Node)의 신호를 입력받는 상기 제 1 PMOS 트랜지스터(P1)는 턴온된다. 그러므로, 전류는 상기 트랜지스터 어레이(321) 및 상기 타이머 제어 노드(TCON_Node)를 경유하여 접지전압(VSS)단으로 배출되게 된다. 따라서, 상기 타이머 제어 노드(TCON_Node)는 전위 레벨이 낮아져 '로우'레벨이 된다. 따라서, 상기 제어 신호(CTRL)는 상기 제 3 인버터(IV3)에 의해 반전되어 '하이'레벨이 된다. 여기서, 상기 타이머(320)는 상기 스위칭부(310)의 제 2 NMOS 트랜지스터(N2)가 구동 능력이 훨씬 크기 때문에 상기 타이머 제어 노드(TCON_Node)가 타이머 동작을 수행하지 않으므로, 상기 타이머 제어 노드(TCON_Node)는 '로우'레벨이 된다. 따라서, 제어 신호(CTRL)는 '하이'레벨이 된다. 즉, 상기 제어 신호(CTRL)는 상기 위상 고정 루프(PLL)회로가 정상 동작을 수행할 때, 상기 제어 신호(CTRL)가 '하이'레벨의 상태로 고정된 신호이다.
상기 리셋 인에이블부(200)는 상기 '로우'레벨의 테스트 리셋 신호(TM_PLL_RST)와 상기 '하이'레벨의 제어 신호(CTRL)를 입력받아 '로우'레벨의 신호를 출력한다. 상기 '로우'레벨의 신호를 입력받는 제 1 NMOS 트랜지스터(N1)는 턴오프 된다. 따라서, 상기 출력 노드(S1)는 비활성화 되어, 상기 위상 고정 루프(PLL)회로의 다른 회로에 전혀 영향을 미치지 않으며, 상기 위상 고정 루프(PLL)회로는 락킹(Locking)을 위한 정상 동작을 계속적으로 수행한다.
테스트 모드 시, 상기 테스트 리셋 신호(TM_PLL_RST)가 '하이'레벨로 인에이블 되면, 상기 앤드 게이트(AND)는 상기 '하이'레벨의 테스트 리셋 신호(TM_PLL_RST)를 입력받고, 이전 상태를 유지한 상기 '하이'레벨의 제어 신호(CTRL)를 입력받아 논리 곱하여 '하이'레벨의 신호를 출력한다. 상기 '하이'레벨의 앤드 게이트(AND)의 출력 신호는 상기 제 1 NMOS 트랜지스터(N1)를 턴온시킨다. 따라서, 상기 출력 노드(S1)는 활성화 되어 접지전압(VSS)단과 접속된다. 상기 출력 노드(S1)는 접지전압(VSS)레벨로 변환되고, 상기 인에이블 신호(EN)는 '로우'레 벨이 된다. 즉, 정상 동작을 수행하고 있는 상태에서 테스트 모드로 진입하면, 상기 테스트 리셋 신호 (TM_PLL_RST)가 '하이'레벨로 천이되어, 상기 출력 노드(S1)가 활성화 되면. 상기 인에이블 신호(EN)는 '로우'레벨이 된다. 그러므로, 상기 위상 고정 루프(PLL)회로는 전원이 오프 상태가 되어 초기화 된다. 이러한 상태는 소정 시간 동안 계속 유지가 된다.
상기 '로우'레벨의 반전된 테스트 리셋 신호(TMB_PLL_RST)를 입력받는 상기 제 2 NMOS 트랜지스터(N2)가 턴오프 된다. 상기 타이머 제어 노드(TCON_Node)는 플로팅(Floating) 상태가 된다. 이때, 상기 타이머 제어 노드(TCON_Node)는 이전 상태인 상기 '로우'레벨의 상태를 유지한다. 그러나, 상기 타이머 제어 노드(TCON_Node)는 상기 제 1 PMOS 트랜지스터(P1)가 턴온된 상태에서 전원전압(VDD)을 계속적으로 공급받기 때문에 전원전압(VDD)레벨로 서서히 상승하게 된다. 이때, 전원전압(VDD)은 상기 트랜지스터 어레이(321)을 경유하게 되는데, 상기 트랜지스터 어레이(321)의 제 2 내지 제 5 PMOS 트랜지스터(P2~P5)의 사이즈가 상기 타이머 제어 노드(TCON_Node)를 전원전압(VDD)레벨로 상승시키는 타이밍을 제어하게 된다. 상기 타이머 제어 노드(TCON_Node)가 완전히 전원전압(VDD)레벨로 상승하게 되는 시간 동안 상기 위상 고정 루프(PLL)회로는 오프된 상태가 된다.
여기서, 상기 트랜지스터 어레이(321)의 복수의 PMOS 트랜지스터[예를 들어, 4개의 PMOS 트랜지스터 (P2~P5)]들의 개수에 따라, 또는 상기 제 1 PMOS 트랜지스터(P1)의 크기에 따라 상기 타이머 제어 노드(TCON_Node)의 전위 레벨을 전원전압(VDD)레벨로 상승시키는 타이밍을 조정하게 된다. 상기 트랜지스터 어레이(321) 는 복수의 PMOS 트랜지스터(P2~P5)를 예를 들어 설명하였지만, 메탈 옵션(Metal Option), 저항, NMOS 트랜지스터 등과 같은 지연부재라면 모두 본 발명에 포함된다.
상기 타이머 제어 노드(TCON_Node)가 전원전압(VDD)레벨로 충전되면, 상기 인버터(IV3)에 의해 반전되어, 상기 제어 신호(CTRL)는 '로우'레벨이 된다. 이후, 상기 '로우'레벨의 제어 신호(CTRL)는 상기 리셋 인에이블부(200)로 인가된다.
상기 리셋 인에이블부(200)의 상기 앤드 게이트(AND)는 상기 '하이'레벨의 테스트 리셋 신호(TM_PLL_RST)와 상기 '로우'레벨의 제어 신호(CTRL)를 입력받아 '로우'레벨의 신호를 출력한다. 상기 '로우'레벨의 신호는 상기 제 1 NMOS 트랜지스터(N1)를 턴오프시킨다. 따라서, 상기 출력 노드(S1)는 비활성화 된다. 상기 인에이블 신호(EN)는 '하이'레벨의 상태로 변환되고, 상기 위상 고정 루프(PLL)회로는 온되어 락킹(Locking)동작을 위한 정상 동작을 다시 시작하게 된다.
도 5는 본 발명에 따른 반도체 메모리 장치의 위상 고정 루프 리셋 신호 발생회로의 타이밍도를 나타낸 것이다.
도 5를 참조하면, 상기 위상 고정 루프 인에이블 신호(EN_PLL)가 '로우'레벨이고, 상기 테스트 리셋 신호(TM_PLL_RST)가 '로우'레벨이면, 상기 인에이블 신호(EN)는 '로우'레벨의 신호를 출력한다. 노멀 동작 시, 상기 위상 고정 루프 인에이블 신호(EN_PLL)가 '하이'레벨로 천이되어, 상기 위상 고정 루프(PLL)회로가 온된다. 상기 테스트 리셋 신호 (TM_PLL_RST)가 '로우'레벨이면, 상기 위상 고정 루프 인에이블 신호(EN_PLL)를 그대로 출력하므로, 상기 인에이블 신호(EN)는 '하이' 레벨을 출력한다. 상기 위상 고정 루프(PLL)회로는 계속적으로 락킹(Locking)을 위한 정상 동작을 수행한다. 이어서, 상기 위상 고정 루프 인에이블 신호(EN_PLL)가 정상 동작을 하는 상태에서 테스트 모드가 인가되면, 상기 테스트 리셋 신호(TM_PLL_RST)가 '하이'레벨로 천이하고, 상기 인에이블 신호(EN)는 '로우'레벨이 된다. 따라서, 상기 위상 고정 루프(PLL)회로는 오프되어 초기화가 된다. 소정 시간 후, 상기 인에이블 신호(EN)는 '하이'레벨로 천이하여 다시 정상 동작을 수행하도록 한다. 여기서, 소정 시간이라 함은 모스 캡의 특성을 가지는 소자와 저항의 특성을 가지는 소자에 의해 전원전압(VDD)레벨로 충전되는 시간을 말한다.
반도체 메모리 장치의 위상 고정 루프 리셋 신호 발생회로는 위상 고정 루프(PLL)회로를 초기 불량 테스트를 할 경우, 전체 회로의 전원을 온/오프 하지 않고, 전원이 켜진 상태에서 테스트 리셋 신호(TM_PLL_RST)를 인가하여 다시 상기 위상 고정 루프(PLL)회로를 온/오프된 상태로 전환 할 수 있도록 구현하였다. 이로 인해, 상기 위상 고정 루프(PLL)회로의 초기 동작을 확인하기 위해 상기 위상 고정 루프(PLL) 회로를 온/오프하는 시간을 절약함으로써 테스트 시간을 획기적으로 감소시킬 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시할 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부 터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 위상 고정 루프 회로의 블록도,
도 2는 본 발명에 따른 위상 고정 루프 리셋 신호 발생회로의 블록도,
도 3은 본 발명에 따른 리셋 인에이블부의 회로도,
도 4는 본 발명에 따른 인에이블 타이밍 제어부, 및
도 5는 본 발명에 따른 반도체 메모리 장치의 위상 고정 루프 리셋 신호 발생회로의 타이밍도를 나타낸 것이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 인에이블 신호 출력부 200 : 리셋 인에이블부
300 : 인에이블 타이밍 제어부 310 : 스위칭부
320 : 타이머

Claims (12)

  1. 위상 고정 루프 인에이블 신호를 위상 고정 루프회로의 온/오프 여부를 제어하기 위한 인에이블 신호로서 생성하는 인에이블 신호 출력부,
    테스트 리셋 신호와 제어 신호에 응답하여 상기 인에이블 신호를 리셋하기 위한 리셋 인에이블부, 및
    상기 테스트 리셋 신호를 입력받아 생성 타이밍이 제어된 상기 제어 신호를 출력하는 인에이블 타이밍 제어부를 포함하는 반도체 메모리 장치의 위상 고정 루프 리셋 신호 발생회로.
  2. 제 1 항에 있어서,
    상기 리셋 인에이블부는,
    상기 테스트 리셋 신호가 디스에이블 되거나, 상기 제어 신호가 디스에이블 되면, 상기 인에이블 신호를 디스에이블 시키는 것을 특징으로 하는 반도체 메모리 장치의 위상 고정 루프 리셋 신호 발생회로.
  3. 제 1 항에 있어서,
    상기 리셋 인에이블부는,
    상기 테스트 리셋 신호가 인에이블 되고, 상기 제어 신호가 인에이블 되면, 상기 인에이블 신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치의 위상 고정 루프 리셋 신호 발생회로.
  4. 제 1 항에 있어서,
    상기 리셋 인에이블부는,
    상기 테스트 리셋 신호와 상기 제어 신호를 입력받는 앤드 게이트,
    게이트가 상기 앤드 게이트의 출력 신호를 입력받고, 드레인이 상기 인에이블 신호 출력부의 출력 노드와 연결되며, 소오스가 접지전압단과 연결된 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 위상 고정 루프 리셋 신호 발생회로.
  5. 제 1 항에 있어서,
    상기 인에이블 타이밍 제어부는,
    상기 테스트 리셋 신호가 디스에이블 되면, 상기 제어 신호를 인에이블 시키는 것을 특징으로 하는 반도체 메모리 장치의 위상 고정 루프 리셋 신호 발생회로.
  6. 제 1 항에 있어서,
    상기 인에이블 타이밍 제어부는,
    상기 테스트 리셋 신호가 인에이블 되면, 소정 시간 후 상기 제어 신호를 디스에이블 시키는 것을 특징으로 하는 반도체 메모리 장치의 위상 고정 루프 리셋 신호 발생회로.
  7. 제 1 항에 있어서,
    상기 인에이블 타이밍 제어부는,
    상기 테스트 리셋 신호의 반전 신호에 응답하여 타이머 제어 노드의 레벨을 결정하는 스위칭부, 및
    상기 타이머 제어 노드의 레벨에 응답하여 타이머 동작의 수행 여부를 결정하여 그에 상응하는 제어 신호를 출력하는 타이머를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 위상 고정 루프 리셋 신호 발생회로.
  8. 제 7 항에 있어서,
    상기 스위칭부는,
    상기 테스트 리셋 신호가 디스에이블 되면, 상기 타이머 제어 노드를 제 1 레벨로 천이 시키고,
    상기 테스트 리셋 신호가 인에이블 되면, 상기 타이머 제어 노드를 소정 시간 후, 상기 제 1 레벨의 반전 레벨로 천이 시키는 것을 특징으로 하는 반도체 메모리 장치의 위상 고정 루프 리셋 신호 발생회로.
  9. 제 8 항에 있어서,
    상기 스위칭부는,
    게이트가 상기 테스트 리셋 신호의 반전 신호를 입력받고, 드레인이 상기 타 이머 제어노드와 연결되며, 소오스가 접지전압단과 연결된 NMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 위상 고정 루프 리셋 신호 발생회로.
  10. 제 8 항에 있어서,
    상기 타이머는,
    상기 타이머 제어 노드가 상기 제 1 레벨이면, 상기 제어 신호를 인에이블 시키는 것을 특징으로 하는 반도체 메모리 장치의 위상 루프 리셋 신호 발생회로.
  11. 제 8 항에 있어서,
    타이머는,
    상기 타이머 제어 노드가 상기 제 1 레벨의 반전 레벨이면, 상기 소정 시간 후, 상기 제어 신호를 디스에이블 시키는 것을 특징으로 하는 반도체 메모리 장치의 위상 고정 루프 리셋 신호 발생회로.
  12. 제 9 항에 있어서,
    상기 타이머는,
    게이트가 상기 타이머 제어 노드와 연결되고, 드레인과 소오스가 전원전압단과 연결된 제 1 PMOS 트랜지스터,
    각각의 게이트가 접지전압을 입력받고, 상기 전원전압단과 상기 타이머 제어 노드 사이에 복수의 트랜지스터가 직렬로 연결된 트랜지스터 어레이, 및
    게이트가 상기 타이머 제어 노드의 레벨의 반전 레벨을 입력받고, 소오스가 전원전압단과 연결되며, 드레인이 상기 타이머 제어 노드와 연결된 제 2 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 위상 고정 루프 리셋 신호 발생회로.
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* Cited by examiner, † Cited by third party
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KR19990077898A (ko) * 1998-03-19 1999-10-25 오우라 히로시 반도체 시험 장치
US20050005215A1 (en) 2003-05-07 2005-01-06 Stmicroelectronics S.R.I. Built-in self-test circuit for phase locked loops, test method and computer program product therefor
KR100525079B1 (ko) 1999-02-02 2005-11-01 매그나칩 반도체 유한회사 클럭 분주 회로

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