KR20150089770A - Ｄｌｌ을 이용한 ｉｌｐｌｌ 회로 - Google Patents

Ｄｌｌ을 이용한 ｉｌｐｌｌ 회로 Download PDF

Info

Publication number
KR20150089770A
KR20150089770A KR1020140010767A KR20140010767A KR20150089770A KR 20150089770 A KR20150089770 A KR 20150089770A KR 1020140010767 A KR1020140010767 A KR 1020140010767A KR 20140010767 A KR20140010767 A KR 20140010767A KR 20150089770 A KR20150089770 A KR 20150089770A
Authority
KR
South Korea
Prior art keywords
delay
clock
phase
voltage
ilpll
Prior art date
Application number
KR1020140010767A
Other languages
English (en)
Other versions
KR102193681B1 (ko
Inventor
주혜윤
배승준
손영수
송호성
임정돈
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020140010767A priority Critical patent/KR102193681B1/ko
Priority to US14/558,072 priority patent/US9461656B2/en
Publication of KR20150089770A publication Critical patent/KR20150089770A/ko
Application granted granted Critical
Publication of KR102193681B1 publication Critical patent/KR102193681B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/083—Details of the phase-locked loop the reference signal being additionally directly applied to the generator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device

Landscapes

  • Engineering & Computer Science (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)

Abstract

DLL의 출력을 ILPLL의 주입 신호로 사용하는 ILPLL이 개시된다. 본 발명에 따른 ILPLL 회로는, 기준 클럭에 대한 지연 고정 동작을 수행하여 DLL 클럭을 생성하는 DLL과, 상기 기준 클럭에 대한 주입 동기 위상 고정 동작을 수행하여 출력 클럭을 생성하는 ILPLL을 포함하고, 상기 DLL 클럭을 상기 ILPLL의 전압제어발진기의 주입 클럭으로 하여 상기 전압제어발진기에 주입하는 것을 특징으로 한다.

Description

ＤＬＬ을 이용한 ＩＬＰＬＬ 회로{Injection-Locked PLL circuit using DLL}
본 발명은 ILPLL(Injection-Locked PLL) 회로에 관한 것으로, 특히 DLL을 이용한 주입 고정 위상고정루프(Injection-Locked PLL, ILPLL) 회로에 관한 것이다.
DRAM과 같은 소스 동기 시스템(source-synchronous system)에서는 지터 트랙킹(jitter tracking)을 통해 클럭과 데이터 간의 상관(correlation)을 높이고, 전압제어 발진기(VCO)의 위상 노이즈를 줄이기 위해 Injection-Locked PLL(ILPLL)을 사용한다.
그러나, 주입 고정 위상고정루프(ILPLL)는 주입 신호(Injection Signal)의 위상에 따라 락 페일(lock fail)이 되기도 하기 때문에, 프로세스, 전압, 온도 등의 변화에 영향 받지 않고 항상 락(lock)이 되도록 주입 신호의 위상 조절이 필요하다.
예를 들면, ILPLL의 전압제어발진기(VCO)에 주입되는 주입 신호, 예컨대, 주입 클럭과 ILPLL의 전압제어발진기(VCO)의 출력 신호, 예컨대, 출력 클럭 간의 위상차가 시스템에서 필요로 하는 지터 트랙킹 대역(jitter tracking bandwidth)에 의해 정해지는, 주입 락(injection lock)이 가능한 최대 위상차를 넘을 경우, 전압제어발진기의 출력 클럭에는 여러 개의 주파수 톤이 나타나게 되는 문제가 발생한다.
본 발명의 목적은 ILPLL의 전압제어발진기에 주입되는 주입 신호의 위상이 전압제어발진기의 출력 신호의 위상과 정렬(align)되도록 하는 ILPLL을 제공하는 것이다.
본 발명의 다른 목적은, ILPLL의 전압제어발진기에 주입되는 주입 신호의 위상이 전압제어발진기의 출력 신호의 위상과 정렬되도록 하는 ILPLL을 포함하는 반도체 메모리 장치를 제공하는 것이다.
본 발명에 따른 일 양태로서, ILPLL회로는 기준 클럭에 대한 지연 고정 동작을 수행하여 DLL 클럭을 생성하는 DLL과, 상기 기준 클럭에 대한 주입 동기 위상 고정 동작을 수행하여 출력 클럭을 생성하는 ILPLL을 포함할 수 있다. 상기 DLL 클럭은 상기 ILPLL의 전압제어발진기의 주입 클럭으로 하여 상기 전압제어발진기에 주입될 수 있다.
본 발명의 일 실시예에 따르면, 상기 DLL은, 상기 기준 클럭과 상기 DLL 클럭의 위상을 비교하여 위상 검출 신호를 생성하는 위상 검출기와, 상기 위상 검출 신호에 응답하여 지연 제어 전압을 생성하는 차지 펌프 및 루프 필터와, 상기 지연 제어 전압에 응답하여 상기 기준 클럭을 지연시켜 상기 DLL 클럭을 출력하는 전압제어지연라인을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 ILPLL은, 상기 기준 클럭과 상기 출력 클럭의 위상을 비교하여 위상 검출 신호를 생성하는 위상 주파수 검출기와, 상기 위상 주파수 검출기에서 생성된 위상 검출 신호에 응답하여 발진 제어 전압을 생성하는 차지 펌프 및 루프 필터와, 상기 발진 제어 전압 및 상기 주입 클럭에 응답하여 상기 출력 클럭을 출력하는 전압제어발진기를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 전압제어발진기와 상기 위상 주파수 검출기 사이의 배선의 길이는, 상기 전압제어지연라인과 상기 위상 검출기 사이의 배선의 길이와 동일할 수 있다.
본 발명의 일 실시예에 따르면, 상기 기준 클럭을 입력받는 입력단과 상기 위상 주파수 검출기 사이의 배선의 길이는, 상기 기준 클럭을 입력받는 입력단과 상기 위상 검출기 사이의 배선의 길이와 동일할 수 있다.
본 발명의 일 실시예에 따르면, 상기 전압제어발진기와 상기 위상 주파수 검출기 사이에 제2 지연기를 더 포함하고, 상기 전압제어지연라인과 상기 위상 검출기 사이에 제4 지연기를 더 포함하고, 상기 제2 지연기와 상기 제4 지연기의 지연은 동일할 수 있다.
본 발명의 일 실시예에 따르면, 상기 기준 클럭을 입력받는 입력단과 상기 위상 주파수 검출기 사이에 제1 지연기를 더 포함하고, 상기 기준 클럭을 입력받는 입력단과 상기 위상 검출기 사이에 제3 지연기를 더 포함하고, 상기 제1 지연기와 상기 제3 지연기의 지연은 동일할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 지연기는 m 개의 논리 회로 단을 갖는 n 개의 D 플립플롭으로 구성된 분주기이고, 상기 제4 지연기는 직렬로 연결된 m*n 개의 인버터일 수 있다.
본 발명에 따른 다른 양태로서, 반도체 메모리 장치는, 다수의 메모리 셀을 포함하는 메모리 코어와, 외부로부터의 커맨드 신호, 어드레스 신호에 응답하여 특정 메모리 셀에 저장된 데이터를 리드하거나, 특정 메모리 셀에 데이터를 라이트하는 제어 수단와, 반도체 메모리 장치의 동작에 필요한 내부 클럭을 생성하기 위한 내부 클럭 발생 회로를 포함할 수 있다.
상기 내부 클럭 발생 회로는, 기준 클럭에 대한 지연 고정 동작을 수행하여 DLL 클럭을 생성하는 DLL와, 상기 기준 클럭에 대한 주입 동기 위상 고정 동작을 수행하여 출력 클럭을 생성하는 ILPLL을 포함할 수 있다.
상기 DLL 클럭은 상기 ILPLL의 전압제어발진기의 주입 클럭으로 하여 상기 전압제어발진기에 주입될 수 있고, 상기 출력 클럭은 상기 내부 클럭으로 사용될 수 있다.
본 발명의 일 실시예에 따르면, 반도체 메모리 장치는 DRAM 일 수 있다.
본 발명에 따르면, ILPLL의 전압제어발진기에 주입되는 주입 신호의 위상이 전압제어발진기의 출력 신호의 위상과 정렬되도록 함으로써 전압제어발진기의 출력 신호가 안정적인 주파수를 갖도록 할 수 있다.
도 1은 본 발명의 일 실시예에 따른 ILPLL을 나타내는 회로도이다.
도 2는 본 발명의 일 실시예에 따른 ILPLL을 나타내는 회로도이다.
도 3은 본 발명의 일 실시예에 따른 ILPLL의 제2 지연기가 1/4 분주기인 경우의 일 예를 나타내는 회로도이다.
도 4는 도 3의 제2 지연기에 대응되는 제4 지연기의 일 예를 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시예에 따른 ILPLL의 위상 주파수 검출기, 차지 펌프 및 루프 필터의 일 예에 대한 회로도이다.
도 6은 본 발명의 일 실시예에 따른 ILPLL의 전압제어발진기의 일 예에 대한 회로도이다.
도 7은 본 발명의 일 실시예에 따른 ILPLL을 포함하는 반도체 메모리 장치의 구성도이다.
도 8은 도 7의 ILPLL 인에이블 회로의 구성을 나타낸 도면이다.
도 9는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 구성도이다.
도 10은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 일 실시예를 나타내는 도면이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 개시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 ILPLL을 나타내는 회로도이다.
도 1을 참조하면, ILPLL(100)은 기준 클럭(CLKref) 및 출력 클럭(CLKout)을 수신하는 위상 주파수 검출기(102), 차지 펌프(104), 루프 필터(106), 전압제어발진기(108) 및 기준 클럭(CLKref)을 수신하여 주입 클럭(CLKinj)을 출력하는 지연 고정 루프(DLL, 120)를 포함할 수 있다.
위상 주파수 검출기(102)는 기준 클럭(CLKref)과 전압제어발진기(108)에서 출력되는 출력 클럭(CLKout)을 수신하고, 기준 클럭(CLKref)과 출력 클럭(CLKout)의 위상을 비교하여 위상 검출 신호, 즉, 업 검출 신호 또는 다운 검출 신호를 생성하여 출력할 수 있다.
위상 주파수 검출기(102)는 출력 클럭(CLKout)의 위상이 기준 클럭(CLKref)의 위상보다 느린 경우 그 위상차에 해당하는 업 검출 신호를 생성하여 출력할 수 있다.
위상 주파수 검출기(102)는 출력 클럭(CLKout)의 위상이 기준 클럭(CLKref)의 위상보다 빠른 경우 그 위상차에 해당하는 다운 검출 신호를 생성하여 출력할 수 있다.
차지 펌프(104)는 위상 주파수 검출기(102)에서 출력한 업 검출 신호에 응답하여 포지티브 전하 펌핑 동작을 수행하여 루프 필터(106)로 전하를 공급하고, 위상 주파수 검출기(102)에서 출력한 다운 검출 신호에 응답하여 네거티브 전하 펌핑 동작을 수행하여 루프 필터(106)에 충전된 전하를 방전시킬 수 있다.
루프 필터(106)는 상기 차지 펌프(104)에 의해 충전된 전하 또는 방전된 전하에 대응하는 발진 제어 전압(Vcp)을 생성하여 상기 전압제어발진기(108)로 출력할 수 있다.
상기 차지 펌프(104)에 의해 루프 필터(106)에 전하가 충전되면 발진 제어 전압(Vcp)이 상승하고, 상기 차지 펌프(104)에 의해 루프 필터(106)로부터 전하가 방전되면 발진 제어 전압(Vcp)이 하강한다.
상기 차지 펌프(104) 및 상기 루프 필터(106)는 상기 위상 주파수 검출기(102)에서 출력하는 위상 검출 신호에 대응하는 발진 제어 전압을 생성하여 상기 전압제어발진기(108)로 출력한다.
전압제어발진기(108)는 지연고정루프(120)로부터 입력받은 주입 클럭(CLKinj) 및 루프 필터(106)로부터 입력받은 발진 제어 전압(Vcp)에 응답하여 일정한 주파수를 갖는 출력 클럭(CLKout)을 생성하여 출력할 수 있다.
지연고정루프(120)는 기준 클럭(CLKref)을 입력받고, 기준 클럭(CLKref)에 대하여 지연고정 동작을 수행하여 DLL 클럭을 생성하고 생성된 DLL 클럭을 ILPLL의 주입 신호인 주입 클럭(CLKinj)으로 하여 전압제어발진기(108)로 출력할 수 있다. 지연고정루프(120)는 위상검출기(122), 차지 펌프(124), 루프 필터(126), 전압제어지연라인(VCDL, 128)을 포함할 수 있다.
위상검출기(122)는 기준 클럭(CLKref)과 전압제어지연라인(128)에서 출력되는 주입 클럭(CLKinj)을 수신하고, 기준 클럭(CLKref)과 주입 클럭(CLKinj)의 위상을 비교하여 위상 검출 신호, 즉, 업 검출 신호 또는 다운 검출 신호를 생성하여 출력할 수 있다.
위상검출기(122)는 주입 클럭(CLKinj)의 위상이 기준 클럭(CLKref)의 위상보다 느린 경우 그 위상차에 해당하는 업 검출 신호를 생성하여 출력할 수 있다.
위상검출기(122)는 주입 클럭(CLKinj)의 위상이 기준 클럭(CLKref)의 위상보다 빠른 경우 그 위상차에 해당하는 다운 검출 신호를 생성하여 출력할 수 있다.
차지 펌프(124)는 위상검출기(122)에서 출력한 업 검출 신호에 응답하여 포지티브 전하 펌핑 동작을 수행하여 루프 필터(126)로 전하를 공급하고, 위상검출기(122)에서 출력한 다운 검출 신호에 응답하여 네거티브 전하 펌핑 동작을 수행하여 루프 필터(126)에 충전된 전하를 방전시킬 수 있다.
루프 필터(126)는 상기 차지 펌프(124)에 의해 충전된 전하 또는 방전된 전하에 대응하는 지연 제어 전압(Vcd)을 생성하여 상기 전압제어지연라인(128)으로 출력할 수 있다.
상기 차지 펌프(124)에 의해 루프 필터(126)에 전하가 충전되면 지연 제어 전압(Vcd)이 상승하고, 상기 차지 펌프(124)에 의해 루프 필터(126)로부터 전하가 방전되면 지연 제어 전압(Vcd)이 하강한다.
상기 차지 펌프(124) 및 상기 루프 필터(126)는 상기 위상검출기(122)에서 출력하는 위상 검출 신호에 대응하는 지연 제어 전압을 생성하여 상기 전압제어지연라인(128)으로 출력한다.
전압제어지연라인(128)은 기준 클럭(CLKref)을 입력받고, 루프 필터(126)로부터 입력받은 지연 제어 전압(Vcd)에 응답하여 기준 클럭(CLKref)의 위상을 지연시킨 주입 클럭(CLKinj)을 생성하여 출력할 수 있다.
실시예에 따라서는, 기준 클럭(CLKref)이 입력되는 입력단과 위상주파수 검출기(102) 간의 배선의 폭, 길이는 기준 클럭(CLKref)이 입력되는 입력단과 위상 검출기(122) 간의 배선의 폭, 길이와 동일하게 형성할 수 있다.
실시예에 따라서는, 전압제어발진기(108)와 위상주파수 검출기(102) 간의 배선의 폭, 길이는 전압제어지연라인(128)과 위상 검출기(122) 간의 배선의 폭, 길이와 동일하게 형성할 수 있다.
도 2는 본 발명의 일 실시예에 따른 ILPLL을 나타내는 회로도이다.
도 2를 참조하면, ILPLL(200)은 기준 클럭(CLKref)을 제1 지연(d1)만큼 지연하는 제1 지연기(201), 제1 지연된 기준 클럭(CLKref_d1) 및 제2 지연된 출력 클럭(CLKout_d2)을 수신하는 위상 주파수 검출기(202), 차지 펌프(204), 루프 필터(206), 전압제어발진기(208), 제2 지연기(209), 기준 클럭(CLKref)을 수신하고 주입 클럭(CLKinj)을 출력하는 지연 고정 루프(DLL, 220)를 포함할 수 있다.
제1 지연기(201)는 입력받은 기준 클럭(CLKref)을 제1 지연(d1)만큼 지연한 제1 지연된 기준 클럭(CLKref_d1)을 출력할 수 있다. 제1 지연기(201)는 지연 버퍼일 수 있다.
위상 주파수 검출기(202)는 제1 지연된 기준 클럭(CLKref_d1)과 제2 지연된 출력 클럭(CLKout_d2)을 수신하고, 제1 지연된 기준 클럭(CLKref_d1)과 제2 지연된 출력 클럭(CLKout_d2)의 위상을 비교하여 위상 검출 신호, 즉, 업 검출 신호 또는 다운 검출 신호를 생성하여 출력할 수 있다.
위상 주파수 검출기(202)는 제2 지연된 출력 클럭(CLKout_d2)의 위상이 제1 지연된 기준 클럭(CLKref_d1)의 위상보다 느린 경우 그 위상차에 해당하는 업 검출 신호를 생성하여 출력할 수 있다.
위상 주파수 검출기(202)는 제2 지연된 출력 클럭(CLKout_d2)의 위상이 제1 지연된 기준 클럭(CLKref_d1)의 위상보다 빠른 경우 그 위상차에 해당하는 다운 검출 신호를 생성하여 출력할 수 있다.
차지 펌프(204)는 위상 주파수 검출기(202)에서 출력한 업 검출 신호에 응답하여 포지티브 전하 펌핑 동작을 수행하여 루프 필터(206)로 전하를 공급하고, 위상 주파수 검출기(202)에서 출력한 다운 검출 신호에 응답하여 네거티브 전하 펌핑 동작을 수행하여 루프 필터(206)에 충전된 전하를 방전시킬 수 있다.
루프 필터(206)는 상기 차지 펌프(204)에 의해 충전된 전하 또는 방전된 전하에 대응하는 발진 제어 전압(Vcp)을 생성하여 상기 전압제어발진기(208)로 출력할 수 있다.
상기 차지 펌프(204)에 의해 루프 필터(206)에 전하가 충전되면 발진 제어 전압(Vcp)이 상승하고, 상기 차지 펌프(204)에 의해 루프 필터(206)로부터 전하가 방전되면 발진 제어 전압(Vcp)이 하강한다.
상기 차지 펌프(204) 및 상기 루프 필터(206)는 상기 위상 주파수 검출기(202)에서 출력하는 위상차 신호에 대응하는 발진 제어 전압을 생성하여 상기 전압제어발진기(208)로 출력한다.
전압제어발진기(208)는 지연고정루프(220)로부터 입력받은 주입 클럭(CLKinj) 및 루프 필터(206)로부터 입력받은 발진 제어 전압(Vcp)에 응답하여 일정한 주파수를 갖는 출력 클럭(CLKout)을 생성하여 출력할 수 있다.
제2 지연기(209)는 입력받은 출력 클럭(CLKout)을 제2 지연(d2)만큼 지연한 제2 지연된 출력 클럭(CLKout_d2)을 출력할 수 있다. 제2 지연기(209)는 지연 버퍼 또는 분주기(divider)일 수 있다.
지연고정루프(220)는 기준 클럭(CLKref)을 입력받고, 기준 클럭(CLKref)에 대하여 지연고정 동작을 수행하여 DLL 클럭을 생성하고 생성된 DLL 클럭을 ILPLL의 주입 신호인 주입 클럭(CLKinj)으로 하여 전압제어발진기(208)로 출력할 수 있다.
지연고정루프(220)는 제3 지연기(221), 위상검출기(222), 차지 펌프(224), 루프 필터(226), 전압제어지연라인(VCDL, 228), 제4 지연기(229)를 포함할 수 있다.
제3 지연기(221)는 입력받은 기준 클럭(CLKref)을 제3 지연(d3)만큼 지연한 제3 지연된 기준 클럭(CLKref_d3)을 출력할 수 있다. 제3 지연기(221)는 제1 지연기(201)의 지연값과 동일한 지연값을 갖는 지연 버퍼일 수 있다.
예를 들면, 제1 지연기(201)가 m 개의 버퍼가 직렬로 연결된 구성이라면, 제3 지연기(221)는 제1 지연기와 동일하게 m 개의 버퍼가 직렬로 연결된 구성일 수 있다.
위상검출기(222)는 제3 지연된 기준 클럭(CLKref_d3)과 제4 지연된 주입 클럭(CLKinj_d4)을 수신하고, 제3 지연된 기준 클럭(CLKref_d3)과 제4 지연된 주입 클럭(CLKinj_d4)의 위상을 비교하여 위상 검출 신호, 즉, 업 검출 신호 또는 다운 검출 신호를 생성하여 출력할 수 있다.
위상검출기(222)는 제4 지연된 주입 클럭(CLKinj_d4)의 위상이 제3 지연된 기준 클럭(CLKref_d3)의 위상보다 느린 경우 그 위상차에 해당하는 업 검출 신호를 생성하여 출력할 수 있다.
위상검출기(222)는 제4 지연된 주입 클럭(CLKinj_d4)의 위상이 제3 지연된 기준 클럭(CLKref_d3)의 위상보다 빠른 경우 그 위상차에 해당하는 다운 검출 신호를 생성하여 출력할 수 있다.
차지 펌프(224)는 위상검출기(222)에서 출력한 업 검출 신호에 응답하여 포지티브 전하 펌핑 동작을 수행하여 루프 필터(226)로 전하를 공급하고, 위상검출기(222)에서 출력한 다운 검출 신호에 응답하여 네거티브 전하 펌핑 동작을 수행하여 루프 필터(226)에 충전된 전하를 방전시킬 수 있다.
루프 필터(226)는 상기 차지 펌프(224)에 의해 충전된 전하 또는 방전된 전하에 대응하는 지연 제어 전압(Vcd)을 생성하여 상기 전압제어지연라인(228)으로 출력할 수 있다.
상기 차지 펌프(224)에 의해 루프 필터(226)에 전하가 충전되면 지연 제어 전압(Vcd)이 상승하고, 상기 차지 펌프(224)에 의해 루프 필터(226)로부터 전하가 방전되면 지연 제어 전압(Vcd)이 하강한다.
상기 차지 펌프(224) 및 상기 루프 필터(226)는 상기 위상검출기(222)에서 출력하는 위상차 신호에 대응하는 지연 제어 전압을 생성하여 상기 전압제어지연라인(228)으로 출력한다.
전압제어지연라인(228)은 기준 클럭(CLKref)을 입력받고, 루프 필터(226)로부터 입력받은 지연 제어 전압(Vcd)에 응답하여 기준 클럭(CLKref)의 위상을 지연시킨 주입 클럭(CLKinj)을 생성하여 출력할 수 있다.
제4 지연기(229)는 입력받은 주입 클럭(CLKinj)을 제4 지연(d4)만큼 지연한 제4 지연된 주입 클럭(CLKinj_d4)을 출력할 수 있다. 제4 지연기(229)는 제2 지연기(209)의 지연값과 동일한 지연값을 갖는 지연 버퍼일 수 있다.
예를 들면, 제2 지연기(209)가 m개의 플립플롭이 직렬로로 구성된 분주기라면, 제4 지연기(229)는 m 개의 버퍼가 직렬로 구성된 지연기일 수 있다.
실시예에 따라서는, 도 2에서, 제1 지연기(201)와 제3 지연기(221)은 생략되어 사용될 수도 있다.
도 3은 본 발명의 일 실시예에 따른 ILPLL의 제2 지연기가 1/4 분주기인 경우의 일 예를 나타내는 회로도이다.
도 3을 참조하면, 제2 지연기(209)는 두 개의 D플립플롭이 직렬로 연결될 수 있다.
제1 플립플롭(209-1)의 Q 출력단에서는 출력 클럭(CLKout)의 주파수의 1/2의 주파수를 갖고, 출력 클럭(CLKout)보다 소정 지연값만큼 지연된 클럭이 출력될 수 있다.
제2 플립플롭(209-2)의 Q 출력단에서는 출력 클럭(CLKout)의 주파수의 1/4의 주파수를 갖고, 출력 클럭(CLKout)보다 제2 지연(d2)만큼 지연된 클럭인 제2 지연된 출력 클럭(CLKout_d2)이 출력될 수 있다.
제1 플립플롭(209-1)과 제2 플립플롭(209-2)은 동일한 논리 게이트 구조를 갖는 플립플롭으로 구성되어, 제2 지연은 제1 또는 제2 플립플롭에 의한 지연값의 두 배가 되도록 하는 것이 바람직하다.
도 4는 도 3의 제2 지연기에 대응되는 제4 지연기의 일 예를 설명하기 위한 도면이다.
도 4의 (a)는 도 3의 제2 지연기(209)를 구성하는 제1 플립플롭과 제2 플립플롭 각각의 논리 회로도이다. 제1 플립플롭 및 제2 플립플롭 각각은 클럭의 지연을 유발하는 2단의 논리 회로로 이루어질 수 있다. 즉, 펄스 스티어링 회로와 NAND 래치로 구성되는 2단의 논리 회로로 이루어질 수 있다.
도 4의 (b)는 도 3의 제2 지연기에 대응되는 제4 지연기의 회로도이다.
도 4의 (b)를 참조하면, 제4 지연기(229)는 제1 지연 버퍼(229-1)와 제2 지연 버퍼(229-2)로 구성될 수 있다. 제1 지연 버퍼(229-1)는 제1 플립플롭(209-1)에 대응되고, 제2 지연 버퍼(229-2)는 제2 플립플롭(209-2)에 대응될 수 있다.
제1 지연 버퍼(229-1)는 두 개의 인버터(229-1a, 229-1b)로 구성되고, 인버터(229-1a)는 제1 플립플롭(209-1)의 펄스 스티어링 회로에 대응되고, 인버터(229-1b)는 제1 플립플롭(209-1)의 NAND 래치에 대응될 수 있다.
제2 지연 버퍼(229-2)는 두 개의 인버터(229-2a, 229-2b)로 구성되고, 인버터(229-2a)는 제2 플립플롭(209-2)의 펄스 스티어링 회로에 대응되고, 인버터(229-2b)는 제2 플립플롭(209-2)의 NAND 래치에 대응될 수 있다.
각각의 인버터는 대응되는 논리 회로단과 동일한 지연값을 가질 수 있다.
각각의 인버터는 동일한 지연값을 가질 수 있다.
본 발명의 실시예에서는, 제2 지연기가 m 단의 논리 회로를 갖는 플립플롭이 n 개가 직렬로 연결된 구성인 경우에, 제4 지연기는 m*n 개의 인버터가 직렬로 연결된 구성을 갖게 함으로써, 제4 지연기가 제2 지연기의 지연값과 동일한 지연값을 갖도록 할 수 있다.
도 5는 본 발명의 일 실시예에 따른 ILPLL의 위상 주파수 검출기, 차지 펌프 및 루프 필터의 일 예에 대한 회로도이다.
도 5를 참조하면, 위상 주파수 검출기(510)는 제1 D 플립-플롭(512a), 제2 D 플립-플롭(512b), 앤드(AND) 게이트(514) 및 지연부(516)를 포함할 수 있다.
기준 클럭(CLKref) 또는 제1 지연된 기준 클럭(CLKref_d1)은 제1 D 플립-플롭(512a)의 클럭 입력단(CK)에 입력되고, 출력 클럭(CLKout) 또는 제2 지연된 출력 클럭(CLKout_d2)은 제2 D 플립-플롭(512b)의 클럭 입력단(CK)에 입력될 수 있다.
상기 D 플립-플롭들의 데이터 입력단(D)은 전원(VDD)에 연결되어 있으며, 로직 하이를 수신할 수 있다.
상기 D 플립-플롭들의 데이터 출력단(Q)은 각각 업 검출 신호(D_UP) 및 다운 검출 신호(D_DOWN)를 출력할 수 있다. 업 검출 신호(D-UP)는 궤환 단자(V)로 입력되는 클럭에 비하여 위상이 앞선 레퍼런스 단자(R)로 입력되는 클럭을 지시할 수 있다. 다운 검출 신호는 그 반대이다.
상기 앤드 게이트(514)는 업 검출 신호 및 다운 검출 신호를 수신하여 두 신호에 대해 논리 곱을 수행할 수 있다.
상기 지연부(516)는 상기 앤드 게이트(514)의 출력을 미리 정해진 시간 td 만큼 지연시키고, 상기 D 플립-플롭 들의 리셋(Re) 입력단에 리셋 신호를 제공할 수 있다.
차지 펌프(520)는, 차지 펌프 전류원들(522a, 522b) 및 스위치들(524, 526)이 전원(VDD)과 회로 접지 사이에 직렬로 연결되는 구성을 가질 수 있다.
차지 펌프 전류원(522a, 522b)은 차지 펌프 전류 ICP를 공급할 수 있다.
스위치(524)는 업 검출 신호를 수신하고, 업 검출 신호의 로직 하이에 의해 턴온되어 전류원(522a)을 상기 차지 펌프(520)의 출력 노드(N)에 연결할 수 있다.
스위치(526)는, 다운 검출 신호를 수신하고, 다운 검출 신호의 로직 하이에 의해 턴온되어 전류원(522b)을 상기 차지 펌프(520)의 출력 노드(N)에 연결할 수 있다.
지연부(516)에 의한 td 지연은 차지 펌프의 데드 존(dead zone)을 처리하기 위해 사용될 수 있다. 차지 펌프 전류원들은 켜고 꺼지는데 있어서 일정한 양의 시간을 필요로 한다. 이러한 과도 시간은 데드 존으로 지칭되는데, 이는 과도 시간 중에 업 검출 신호 및 다운 검출 신호의 위상 정보가 손실되기 때문이다. td지연은 이러한 데드 존을 처리할 수 있다.
루프 필터(530)는 출력 노드(N)와 회로 접지 사이에 직렬로 연결되는 제1 커패시터(C1) 및 저항(R1)과, 출력 노드(N) 및 회로 접지 사이에 연결되는 제2 커패시터(C2)를 포함할 수 있다.
상기 제1 커패시터(C1)는 차지 펌프에서 출력되는 전하를 충/방전하여 출력 노드(N)에 발진 제어 전압을 생성할 수 있다. 발진 제어 전압은 전압제어발진기(VCO)로 제공될 수 있다. 상기 저항(R1)은 상기 제1 커패시터(C1)를 통과하여 흐르는 전류의 급격한 변화를 억제할 수 있다.
상기 제2 커패시터(C2)는 ILPLL이 록(lock) 되었을 때 흐르는 임펄스 전류를 흡수하고, 그 커패시턴스는 제1 커패시터의 커패시턴스보다 매우 작을 수 있다.
도 6은 본 발명의 일 실시예에 따른 ILPLL의 전압제어발진기의 일 예에 대한 회로도이다.
도 6을 참조하면, 전압제어발진기(610)는 차동 링 오실레이터(612), OP 앰프(616), 주입 스위치(618)를 포함할 수 있다.
차동 링 오실레이터(612)는 구동 제어 회로(614)와 종속 연결된 차동 지연 셀들(D1-D4)을 포함할 수 있다.
구동 제어 회로(614)는 발진 제어 전압(Vcp)에 따라 차동 지연 셀들(D1-D4)에 전력을 인가하여 줌으로써, 종속 연결된 차동 지연 셀들(D1-D4)에 의해 발생되는 발진은 조절될 수 있다.
OP 앰프(616)는 차동 지연 셀(D4)의 차동 출력을 입력받아 출력 클럭(CLKout)을 출력할 수 있다.
주입 스위치(618)는 차동 지연 셀(D4)의 출력 사이에 연결될 수 있고, 주입 클럭(CLKinj)에 따라 턴온되어 주입 고정 테크닉을 수행할 수 있다.
실시예에 따라서는 차동 링 오실레이터(612)는 다른 오실레이터로 대체될 수 있다.
도 7은 본 발명의 일 실시예에 따른 ILPLL을 포함하는 반도체 메모리 장치의 구성도이다.
도 7을 참조하면, 반도체 메모리 장치(700)는 클럭 버퍼(710), ILPLL 인에이블 회로(720), ILPLL 회로(730), 커맨드 버퍼 및 디코더(740), 모드 레지스터(750), 어드레스 버퍼(760), 로우 어드레스 디코더(770), 칼럼 어드레스 디코더(780), 데이터 버퍼(790), 메모리 코어(792)를 포함할 수 있다. 반도체 메모리 장치(700)는 DRAM일 수 있다.
클럭 버퍼(710)는 외부 클럭(ECLK)을 입력받고, 버퍼된 외부 클럭(ECLK1)을 출력할 수 있다.
ILPLL 인에이블 회로(720)는 버퍼된 외부 클럭(ECLK1)을 입력받고, 파워다운신호(PWDN)에 응답하여 기준 클럭(CLKref)을 ILPLL 회로(730)로 출력할 수 있다.
ILPLL 회로(730)는 반도체 메모리 장치(700)를 구동하기 위한 출력 클럭(CLKout)을 발생할 수 있다. 출력 클럭(CLKout)은 반도체 메모리 장치를 구동하기 위한 내부 클럭으로 사용될 수 있도록 반도체 메모리 장치의 각 블록으로 인가될 수 있고, 기준 클럭(CLKref)에 동기될 수 있다. ILPLL 회로(730)는 도 1 또는 도 2에 도시된 ILPLL을 포함할 수 있다.
커맨드 버퍼 및 디코더(740)는 외부로부터 커맨드를 입력받고, 입력받은 커맨드를 디코드하여 파워 다운 신호(PWDN), MRS(Mode Register Set) 신호(MRS), 액티브 신호(ACTIVE), 리드 신호(READ), 라이트 신호(WRITE), 리플레시 신호(REFRESH)를 출력할 수 있다.
모드 레지스터(750)는 MRS 신호(MRS) 및 버퍼된 어드레스 신호에 응답하여 DRAM의 동작 모드를 조절하기 위한 신호인 버스트 길이 신호(BL), 버스트 타입 신호(BT), CAS 레이턴시 신호(CL) 등을 출력할 수 있다.
어드레스 버퍼(760)는 외부로부터 어드레스 신호(A0~A12)를 입력받고, 버퍼된 어드레스 신호를 모드 레지스터(750), 로우 어드레스 디코더(770), 칼럼 어드레스 디코더(780)로 출력할 수 있다.
로우 어드레스 디코더(770)는 버퍼된 어드레스 신호를 디코딩한 후, 디코딩된 로우 어드레스 신호를 출력할 수 있다.
칼럼 어드레스 디코더(780)는 버퍼된 어드레스 신호를 디코딩한 후, 디코딩된 칼럼 어드레스 신호를 출력할 수 있다.
데이터 버퍼(790)는 외부로부터 입력받은 데이터 또는 메모리 코어(792)로부터 입력받은 데이터를 버퍼링한 후, 버퍼된 데이터를 메모리 코어(792) 또는 외부로 각각 출력할 수 있다.
메모리 코어(792)는 다수의 메모리 셀을 포함하고, 데이터 버퍼(790)로부터 입력받은 데이터를 메모리 셀에 라이트하거나, 메모리 셀에 저장된 데이터를 리드하여 데이터 버퍼(790)로 출력할 수 있다.
도 8은 도 7의 ILPLL 인에이블 회로의 구성을 나타낸 도면이다.
도 8을 참조하면, ILPLL 인에이블 회로(720)는 파워다운신호(PWDN)을 입력받아 반전하여 출력하는 인버터(722)와, 클럭 버퍼(710)로부터 입력받은 버퍼된 외부 클럭(ECLK1) 및 반전된 파워다운신호를 논리곱한 결과인 기준 클럭(CLKref)을 ILPLL 회로(730)로 출력하는 앤드 게이트(724)를 포함할 수 있다.
파워다운신호(PWDN)가 로직 하이(H)일 경우에는 ILPLL 회로(730)의 출력 클럭(CLKout)의 출력은 오프(Off)되고, 파워다운신호(PWDN)가 로직 로우(L)일 경우에는 ILPLL 회로(730)의 출력 클럭(CLKout)의 출력은 온(on) 될 수 있다.
도 9는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 구성도이다.
도 9를 참조하면, 메모리 시스템(900)은 메모리 컨트롤러(910) 및 반도체 메모리 장치(920)를 포함할 수 있다.
메모리 컨트롤러(910)는 외부 클럭(ECLK), 어드레스 신호(ADD) 및 커맨드(CMD)를 발생시키고 버스들을 통해서 반도체 메모리 장치(920)에 제공할 수 있다. 데이터(DQ)는 버스를 통해서 메모리 컨트롤러(910)에서 반도체 메모리 장치(920)로 전송되거나, 버스를 통해서 반도체 메모리 장치(920)에서 메모리 컨트롤러(910)로 전송될 수 있다.
반도체 메모리 장치(920)는 도 7에 도시된 반도체 메모리 장치(700)를 포함할 수 있고, 더불어 도 1 또는 도 2에 도시된 ILPLL을 포함할 수 있다.
도 10은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 일 실시예를 나타내는 도면이다.
도 10을 참조하면, 컴퓨터 시스템(1000)은 반도체 메모리 장치(1020), 반도체 메모리 장치(1020)을 제어하는 메모리 컨트롤러(1010), 무선 송수신기(1030), 안테나(1040), 중앙처리장치(1050), 입력 장치(1060) 및 디스플레이(1070)를 포함할 수 있다.
무선 송수신기(1030)는 안테나(1040)를 통하여 무선 신호를 송수신할 수 있다. 예컨대, 무선 송수신기(1030)는 안테나(1040)를 통하여 수신된 무선 신호를 중앙처리장치(1050)에서 처리될 수 있는 신호로 변경할 수 있다.
중앙처리장치(1050)는 무선 송수신기(1030)로부터 출력된 신호를 처리하고 처리된 신호를 디스플레이(1070)로 전송할 수 있다. 또한, 무선 송수신기 (1030)는 중앙처리장치(1050)으로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(1040)를 통하여 외부 장치로 송신할 수 있다.
입력 장치(1060)는 중앙처리장치(1050)의 동작을 제어하기 위한 제어 신호 또는 중앙처리장치(1050)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드 (touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
메모리 컨트롤러(1010)는 중앙처리장치로부터 전송받은 데이터를 반도체 메모리 장치(1020)에 전송하거나 반도체 메모리 장치(1020)로부터 전송받은 데이터를 중앙처리장치로 전송할 수 있다.
반도체 메모리 장치(1020)는 메모리 컨트롤러(1010)로부터 전송받은 데이터를 메모리 셀에 저장하고, 메모리 셀로부터 리드된 데이터를 메모리 컨트롤러(1010)로 전송할 수 있다. 반도체 메모리 장치(1020)는 도 7에 도시된 반도체 메모리 장치(700)를 포함할 수 있고, 더불어 도 1 또는 도 2에 도시된 ILPLL을 포함할 수 있다.
본 발명은 ILPLL(Injection-Locked PLL) 장치에 이용될 수 있다. 특히, 외부 클럭과 동기화된 내부 클럭을 생성하기 위한 ILPLL(Injection-Locked PLL) 회로를 포함하는 반도체 메모리 장치에 유용하게 이용될 수 있다.
100, 200 : 주입 고정 위상 고정 루프(ILPLL)
102, 202 : 위상 주파수 검출기
104, 204 : 차지 펌프
106, 206 : 루프 필터
108, 208 : 전압 제어 발진기
120. 220 : 지연 고정 루프(DLL)
122, 222 : 위상 검출기
124, 224 : 차지 펌프
126, 226 : 루프 필터
128, 228 : 전압 제어 지연 라인
201 : 제1 지연기
209 : 제2 지연기
221 : 제3 지연기
229 : 제4 지연기

Claims (10)

  1. 기준 클럭에 대한 지연 고정 동작을 수행하여 DLL 클럭을 생성하는 DLL;
    상기 기준 클럭에 대한 주입 동기 위상 고정 동작을 수행하여 출력 클럭을 생성하는 ILPLL을 포함하고,
    상기 DLL 클럭을 상기 ILPLL의 전압제어발진기의 주입 클럭으로 하여 상기 전압제어발진기에 주입하는 ILPLL 회로로서,
    상기 DLL은,
    상기 기준 클럭을 입력받는 입력단과 위상 검출기 사이에 연결된 제3 지연기와, 전압제어지연라인과 상기 위상 검출기 사이에 연결된 제4 지연기를 포함하고,
    상기 ILPLL은,
    상기 기준 클럭을 입력받는 입력단과 위상 주파수 검출기 사이에 연결된 제1 지연기와, 전압제어발진기와 상기 위상 주파수 검출기 사이에 연결된 제2 지연기를 포함하고,
    상기 제1 지연기와 상기 제3 지연기는 서로 같고,
    상기 제2 지연기와 상기 제4 지연기는 서로 같은 것을 특징으로 하는 ILPLL 회로.
  2. 제 1 항에 있어서,
    상기 DLL은,
    상기 기준 클럭과 상기 DLL 클럭의 위상을 비교하여 위상 검출 신호를 생성하는 위상 검출기;
    상기 위상 검출 신호에 응답하여 지연 제어 전압을 생성하는 차지 펌프 및 루프 필터; 및
    상기 지연 제어 전압에 응답하여 상기 기준 클럭을 지연시켜 상기 DLL 클럭을 출력하는 전압제어지연라인을 포함하는 ILPLL 회로.
  3. 제 2 항에 있어서,
    상기 ILPLL은,
    상기 기준 클럭과 상기 출력 클럭의 위상을 비교하여 위상 검출 신호를 생성하는 위상 주파수 검출기;
    상기 위상 주파수 검출기에서 생성된 위상 검출 신호에 응답하여 발진 제어 전압을 생성하는 차지 펌프 및 루프 필터; 및
    상기 발진 제어 전압 및 상기 주입 클럭에 응답하여 상기 출력 클럭을 출력하는 전압제어발진기를 포함하는 ILPLL 회로.
  4. 제 3 항에 있어서,
    상기 전압제어발진기와 상기 위상 주파수 검출기 사이의 배선의 길이는, 상기 전압제어지연라인과 상기 위상 검출기 사이의 배선의 길이와 동일한 ILPLL 회로.
  5. 제 4 항에 있어서,
    상기 기준 클럭을 입력받는 입력단과 상기 위상 주파수 검출기 사이의 배선의 길이는, 상기 기준 클럭을 입력받는 입력단과 상기 위상 검출기 사이의 배선의 길이와 동일한 ILPLL 회로.
  6. 제 1 항에 있어서,
    상기 제2 지연기는 m 개의 논리 회로 단을 갖는 n 개의 D 플립플롭으로 구성된 분주기이고,
    상기 제4 지연기는 직렬로 연결된 m*n 개의 인버터인 ILPLL 회로.
  7. 다수의 메모리 셀을 포함하는 메모리 코어;
    외부로부터의 커맨드 신호, 어드레스 신호에 응답하여 특정 메모리 셀에 저장된 데이터를 리드하거나, 특정 메모리 셀에 데이터를 라이트하는 제어 수단; 및
    반도체 메모리 장치의 동작에 필요한 내부 클럭을 생성하기 위한 내부 클럭 발생 회로를 포함하고,
    상기 내부 클럭 발생 회로는,
    기준 클럭에 대한 지연 고정 동작을 수행하여 DLL 클럭을 생성하는 DLL; 및
    상기 기준 클럭에 대한 주입 동기 위상 고정 동작을 수행하여 출력 클럭을 생성하는 ILPLL을 포함하고,
    상기 DLL 클럭을 상기 ILPLL의 전압제어발진기의 주입 클럭으로 하여 상기 전압제어발진기에 주입하고,
    상기 출력 클럭을 상기 내부 클럭으로 사용하는 반도체 메모리 장치로서,
    상기 DLL은,
    상기 기준 클럭을 입력받는 입력단과 위상 검출기 사이에 연결된 제3 지연기와, 전압제어지연라인과 상기 위상 검출기 사이에 연결된 제4 지연기를 포함하고,
    상기 ILPLL은,
    상기 기준 클럭을 입력받는 입력단과 위상 주파수 검출기 사이에 연결된 제1 지연기와, 전압제어발진기와 상기 위상 주파수 검출기 사이에 연결된 제2 지연기를 포함하고,
    상기 제1 지연기와 상기 제3 지연기는 서로 같고,
    상기 제2 지연기와 상기 제4 지연기는 서로 같은 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 DLL은,
    상기 기준 클럭과 상기 DLL 클럭의 위상을 비교하여 위상 검출 신호를 생성하는 위상 검출기;
    상기 위상 검출 신호에 응답하여 지연 제어 전압을 생성하는 차지 펌프 및 루프 필터; 및
    상기 지연 제어 전압에 응답하여 상기 기준 클럭을 지연시켜 상기 DLL 클럭을 출력하는 전압제어지연라인을 포함하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 ILPLL은,
    상기 기준 클럭과 상기 출력 클럭의 위상을 비교하여 위상 검출 신호를 생성하는 위상 주파수 검출기;
    상기 위상 주파수 검출기에서 생성된 위상 검출 신호에 응답하여 발진 제어 전압을 생성하는 차지 펌프 및 루프 필터; 및
    상기 발진 제어 전압 및 상기 주입 클럭에 응답하여 상기 출력 클럭을 출력하는 전압제어발진기를 포함하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 전압제어발진기와 상기 위상 주파수 검출기 사이의 배선의 길이는, 상기 전압제어지연라인과 상기 위상 검출기 사이의 배선의 길이와 동일한 반도체 메모리 장치.
KR1020140010767A 2014-01-28 2014-01-28 Ｄｌｌ을 이용한 ｉｌｐｌｌ 회로 KR102193681B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140010767A KR102193681B1 (ko) 2014-01-28 2014-01-28 Ｄｌｌ을 이용한 ｉｌｐｌｌ 회로
US14/558,072 US9461656B2 (en) 2014-01-28 2014-12-02 Injection-locked phase locked loop circuits using delay locked loops

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140010767A KR102193681B1 (ko) 2014-01-28 2014-01-28 Ｄｌｌ을 이용한 ｉｌｐｌｌ 회로

Publications (2)

Publication Number Publication Date
KR20150089770A true KR20150089770A (ko) 2015-08-05
KR102193681B1 KR102193681B1 (ko) 2020-12-21

Family

ID=53679630

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140010767A KR102193681B1 (ko) 2014-01-28 2014-01-28 Ｄｌｌ을 이용한 ｉｌｐｌｌ 회로

Country Status (2)

Country Link
US (1) US9461656B2 (ko)
KR (1) KR102193681B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180090456A (ko) * 2017-02-03 2018-08-13 에스케이하이닉스 주식회사 인젝션 고정 위상 고정 루프
KR102418077B1 (ko) 2021-01-05 2022-07-06 중앙대학교 산학협력단 서브샘플링 기반 ftl과 dll을 적용한 주입-고정 위상고정루프

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102001691B1 (ko) * 2014-03-13 2019-07-18 에스케이하이닉스 주식회사 지연 고정 루프
US9264052B1 (en) * 2015-01-20 2016-02-16 International Business Machines Corporation Implementing dynamic phase error correction method and circuit for phase locked loop (PLL)
WO2016118183A1 (en) * 2015-01-24 2016-07-28 Schober Susan Marya Passive phased injection locked circuit
US9634677B2 (en) * 2015-07-23 2017-04-25 Mediatek Inc. Clock generator and integrated circuit using the same and injection-locked phase-locked loop control method
KR102201101B1 (ko) 2015-07-29 2021-01-11 서킷 시드, 엘엘씨 상보적 전류 전계효과 트랜지스터 소자 및 증폭기
US9954516B1 (en) 2015-08-19 2018-04-24 Integrated Device Technology, Inc. Timing device having multi-purpose pin with proactive function
US9590637B1 (en) 2015-08-28 2017-03-07 Integrated Device Technology, Inc. High-speed programmable frequency divider with 50% output duty cycle
CN110729997B (zh) * 2015-09-16 2023-10-20 华为技术有限公司 锁相环电路、数据恢复电路及锁相环电路的控制方法
US9847869B1 (en) 2015-10-23 2017-12-19 Integrated Device Technology, Inc. Frequency synthesizer with microcode control
US9654116B1 (en) * 2015-10-27 2017-05-16 Mediatek Inc. Clock generator using resistive components to generate sub-gate delays and/or using common-mode voltage based frequency-locked loop circuit for frequency offset reduction
US9614508B1 (en) 2015-12-03 2017-04-04 Integrated Device Technology, Inc. System and method for deskewing output clock signals
WO2017105554A1 (en) 2015-12-14 2017-06-22 Circuit Seed, Llc Super-saturation current field effect transistor and trans-impedance mos device
US10075284B1 (en) 2016-01-21 2018-09-11 Integrated Device Technology, Inc. Pulse width modulation (PWM) to align clocks across multiple separated cards within a communication system
US9852039B1 (en) 2016-02-03 2017-12-26 Integrated Device Technology, Inc Phase locked loop (PLL) timing device evaluation system and method for evaluating PLL timing devices
US9859901B1 (en) * 2016-03-08 2018-01-02 Integrated Device Technology, Inc. Buffer with programmable input/output phase relationship
US9553602B1 (en) 2016-03-21 2017-01-24 Integrated Device Technology, Inc. Methods and systems for analog-to-digital conversion (ADC) using an ultra small capacitor array with full range and sub-range modes
US9692394B1 (en) 2016-03-25 2017-06-27 Integrated Device Technology, Inc. Programmable low power high-speed current steering logic (LPHCSL) driver and method of use
US9698787B1 (en) 2016-03-28 2017-07-04 Integrated Device Technology, Inc. Integrated low voltage differential signaling (LVDS) and high-speed current steering logic (HCSL) circuit and method of use
US9581973B1 (en) 2016-03-29 2017-02-28 Integrated Device Technology, Inc. Dual mode clock using a common resonator and associated method of use
US9954541B1 (en) 2016-03-29 2018-04-24 Integrated Device Technology, Inc. Bulk acoustic wave resonator based fractional frequency synthesizer and method of use
US9654121B1 (en) 2016-06-01 2017-05-16 Integrated Device Technology, Inc. Calibration method and apparatus for phase locked loop circuit
US9602115B1 (en) * 2016-06-06 2017-03-21 Motorola Solutions, Inc. Method and apparatus for multi-rate clock generation
US10459855B2 (en) * 2016-07-01 2019-10-29 Intel Corporation Load reduced nonvolatile memory interface
KR20180063396A (ko) * 2016-12-01 2018-06-12 에스케이하이닉스 주식회사 지연 고정 루프(dll)를 구비하는 반도체 장치 및 반도체 시스템
US10580477B2 (en) * 2018-04-05 2020-03-03 Nanya Technology Corporation Control circuit and control method for controlling delay lock loop in dynamic random access memory
US11545987B1 (en) 2018-12-12 2023-01-03 Marvell Asia Pte, Ltd. Traversing a variable delay line in a deterministic number of clock cycles
US11402413B1 (en) 2018-12-12 2022-08-02 Marvell Asia Pte, Ltd. Droop detection and mitigation
US11545981B1 (en) 2018-12-31 2023-01-03 Marvell Asia Pte, Ltd. DLL-based clocking architecture with programmable delay at phase detector inputs
US10784871B1 (en) * 2018-12-31 2020-09-22 Marvell Asia Pte, Ltd. Clocking architecture for DVFS with low-frequency DLL locking
US10742391B1 (en) * 2019-03-20 2020-08-11 Texas Instruments Incorporated Signal conditioning in a serial data link
CN110086463B (zh) * 2019-05-17 2024-06-07 湖北锐光科技有限公司 延迟电路和包括该延迟电路的半导体装置
KR20210042748A (ko) * 2019-10-10 2021-04-20 삼성전자주식회사 Pll 회로 및 이를 포함하는 클록 발생기
US10840919B1 (en) * 2020-01-24 2020-11-17 Texas Instruments Incorporated Frequency domain-based clock recovery
US11927612B1 (en) 2022-04-07 2024-03-12 Marvell Asia Pte Ltd Digital droop detector

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040046596A1 (en) * 2002-09-10 2004-03-11 Nec Corporation Clock recovery circuit and electronic device using a clock recovery circuit
KR20050041730A (ko) * 2003-10-31 2005-05-04 삼성전자주식회사 지연동기루프 회로
US20090167441A1 (en) * 2007-12-26 2009-07-02 Hynix Semiconductor Inc. Injection locking clock generator and clock synchronization circuit using the same
US20100259305A1 (en) * 2009-04-08 2010-10-14 National Taiwan University Injection locked phase lock loops
US20120062293A1 (en) * 2010-09-10 2012-03-15 Mediatek Inc. Injection-locked phase-locked loop with a self-aligned injection window

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4366233B2 (ja) 2003-05-30 2009-11-18 キヤノン株式会社 Ｄｌｌ回路及び同回路を用いたビデオカメラ
US6859109B1 (en) 2003-05-27 2005-02-22 Pericom Semiconductor Corp. Double-data rate phase-locked-loop with phase aligners to reduce clock skew
FR2882871A1 (fr) 2005-03-01 2006-09-08 Atmel Corp Oscillateur commande en tension a multiphase realignee et boucle a phase asservie associee
JP4668750B2 (ja) * 2005-09-16 2011-04-13 富士通株式会社 データ再生回路
KR100929825B1 (ko) 2008-04-01 2009-12-07 주식회사 하이닉스반도체 클럭 동기화 회로와 그의 구동 방법
US20120161827A1 (en) * 2010-12-28 2012-06-28 Stmicroelectronics (Canada) Inc. Central lc pll with injection locked ring pll or dell per lane
US8841948B1 (en) * 2013-03-14 2014-09-23 Xilinx, Inc. Injection-controlled-locked phase-locked loop

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040046596A1 (en) * 2002-09-10 2004-03-11 Nec Corporation Clock recovery circuit and electronic device using a clock recovery circuit
KR20050041730A (ko) * 2003-10-31 2005-05-04 삼성전자주식회사 지연동기루프 회로
US20090167441A1 (en) * 2007-12-26 2009-07-02 Hynix Semiconductor Inc. Injection locking clock generator and clock synchronization circuit using the same
US20100259305A1 (en) * 2009-04-08 2010-10-14 National Taiwan University Injection locked phase lock loops
US20120062293A1 (en) * 2010-09-10 2012-03-15 Mediatek Inc. Injection-locked phase-locked loop with a self-aligned injection window

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180090456A (ko) * 2017-02-03 2018-08-13 에스케이하이닉스 주식회사 인젝션 고정 위상 고정 루프
KR102418077B1 (ko) 2021-01-05 2022-07-06 중앙대학교 산학협력단 서브샘플링 기반 ftl과 dll을 적용한 주입-고정 위상고정루프

Also Published As

Publication number Publication date
US20150213873A1 (en) 2015-07-30
US9461656B2 (en) 2016-10-04
KR102193681B1 (ko) 2020-12-21

Similar Documents

Publication Publication Date Title
KR102193681B1 (ko) Ｄｌｌ을 이용한 ｉｌｐｌｌ 회로
US7420870B2 (en) Phase locked loop circuit and method of locking a phase
US6445231B1 (en) Digital dual-loop DLL design using coarse and fine loops
US7449930B2 (en) Delay locked loop circuit
US6803826B2 (en) Delay-locked loop circuit and method using a ring oscillator and counter-based delay
US7199634B2 (en) Duty cycle correction circuits suitable for use in delay-locked loops and methods of correcting duty cycles of periodic signals
US6930524B2 (en) Dual-phase delay-locked loop circuit and method
US6989700B2 (en) Delay locked loop in semiconductor memory device and its clock locking method
KR100811263B1 (ko) 듀티사이클 보정회로 및 이를 이용한 지연고정루프 회로
US6424193B1 (en) Circuit for synchronizing frequencies of clock signals
US8513993B2 (en) DLL circuit and semiconductor device having the DLL circuit
US20070090867A1 (en) Clock generation circuit and method of generating clock signals
KR20040070077A (ko) 동기화회로 및 동기화방법
US7098712B2 (en) Register controlled delay locked loop with reduced delay locking time
CN111147075B (zh) 相位检测电路及包括其的时钟发生电路和半导体装置
EP2939238B1 (en) Clock generation and delay architecture
JPH10285016A (ja) 位相比較回路、ｄｌｌ回路および半導体集積回路
US20080007311A1 (en) Phase locked loop, phase locked loop method and semiconductor device having phase locked loop
US20080150597A1 (en) Apparatus and methods for controlling delay using a delay unit and a phase locked loop
KR100672033B1 (ko) 두 개의 입력 기준 클럭을 가지는 지연동기루프회로, 이를포함하는 클럭 신호 발생 회로 및 클럭 신호 발생 방법
JPH11317076A (ja) 入力回路および該入力回路を有する半導体集積回路
KR980011459A (ko) 싱크로너스 디램의 내부클락 발생방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant