KR20040070077A - 동기화회로 및 동기화방법 - Google Patents

동기화회로 및 동기화방법 Download PDF

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KR20040070077A
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미쯔모토킨야
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

본 발명은 동기화회로 및 동기화방법에 관한 것으로, 간단한 구성에 의해 응답성과 안정성을 양립시켜, 고주파수까지 안정된 동기화신호를 얻는 것이 가능한 동기화회로와 동기화방법을 제공한다.
기준펄스와 동기화 시켜야 할 제 1 펄스에 더하여 상기 제 1 펄스에 대해 위상이 진행된 제 2 펄스 및 늦은 제 3 펄스를 제 1 가변지연회로로 형성하고, 상기 기준펄스와 상기 제 1 펄스를 제 1 위상비교회로로 비교하고, 상기 기준펄스와 상기 제 2 펄스 및 제 3 펄스를 제 2 위상비교회로로 비교하고, 제어전압발생회로에 의해, 상기 제 2 위상비교회로의 비교출력을 제 1 위상비교회로의 비교출력에 대해 우선시켜서 제어전압을 형성하여 위상이 일치한 후에는 상기 제 1 위상비교회로의 비교출력에 의해 상기 제어전압을 형성하여 상기 제 1 가변지연회로의 지연시간을 제어하는 기술을 제공한다.

Description

동기화회로 및 동기화방법{SYNCHRONIZATION CIRCUIT AND SYNCHRONIZATION METHOD}
이 발명은 동기화호로와 동기화방법에 관하여, 예를 들면 반도체집적회로장치에 설치되는 DLL(또는 PLL)회로에 적용되는 위상동기화기술에 이용하여 유효한 기술에 관한 것이다.
대범한 조정, 미세한 조정을 연속으로 절환하는 PLL회로의 예로서, 일본국 특개평 08-307254호 공보(특허문헌 1)가 있다. 또, 타이밍분할, 합성회로를 구비한 체배(遞倍)회로의 예로서, 일본국 특개평 11-004145호 공보(특허문헌 2)가 있다.
상기 특허문헌 1에 기재된 기술에서는 대범한 조정, 미세한 조정을 위상비교펄스의 적분에 의해 행하고 있으므로, 위상이 크게 비켜놓았을 경우의 추종성이 나쁜 것이 문제이다. 상기 특허문헌 2에 기재된 기술은 입력파형의 체배를 행하는 것이 목적이고, 또한 그 신호를 PLL회로의 입력으로 하고 있을 뿐이다. 반도체집적회로장치에서는 동작주파수는 점점 더 높아지는 경향이 있다. 따라서, 이러한 반도체집적회로장치에 탑재되는 DLL회로나 PLL회로를 이용한 동기화회로에 있어서도, 높은 동작주파수에 있어서, 응답성이 높고, 또한 지터가 적은 안정한 동기화신호를 얻는 것이 소망된다. 그렇지만, 상기 특허문헌 1에 대표되는 것과 같이 응답성(추종성)과 안정성은 상반하는 관계에 있다. 또, 주파수가 높아지면, 전달되는 파형이 무너져버려, 올바른 위상비교가 할 수 없게 된다고 하는 문제도 발생한다.
이 발명의 목적은 간단한 구성에 의해 응답성과 안정성을 양립시킨 동기화회로 및 동기화방법을 제공하는 데에 있다. 이 발명의 다른 목적은 고주파수까지 안정한 동기화신호를 얻는 것이 가능한 동기화회로와 동기화방법을 제공하는 데에 있다. 이 발명의 상기 및 그 외의 목적과 신규의 특징은 본 명세서의 서술 및 첨부도면으로부터 밝혀질 것이다.
본원에 있어서 개시되는 발명중 대표적인 것의 개요를 간단하게 설명하면, 하기와 같다. 기준펄스와 동기화 시켜야 할 제 1 펄스에 더하여 상기 제 1 펄스에 대해 위상이 일정시간만 진행된 제 2 펄스 및 늦은 제 3 펄스를 제 1 가변지연회로로 형성하고, 상기 기준펄스와 상기 제 1 펄스를 제 1 위상비교회로로 비교하고,상기 기준펄스와 상기 제 2 펄스 및 제 3 펄스를 제 2 위상비교회로로 비교하고, 상기 제 1 위상비교회로의 비교출력과 제 2 위상비교회로의 비교출력을 받는 제어전압발생회로에 의해, 상기 제 2 위상비교회로의 비교출력을 제 1 위상비교회로의 비교출력에 대해 우선시켜서 제어전압을 형성하고, 제 2 위상비교회로에 의해 상기 기준펄스와 상기 제 2 펄스 또는 제 3 펄스와의 위상이 일치한 후에는 상기 제 1 위상비교회로의 비교출력에 의해 상기 제어전압을 형성하여 상기 제 1 가변지연회로의 지연시간을 제어한다.
본원에 있어서 개시되는 발명중 다른 대표적인 것의 개요를 간단하게 설명하면, 하기와 같다. 기준펄스를 분주회로에서 분주하고, 이 분주펄스와 동기화 시켜야 할 제 1 펄스를 제 1 가변지연회로로 형성하고, 상기 분주펄스와 상기 제 1 펄스를 제 1 위상비교회로에서 비교하고, 상기 기준펄스를 상기 분주회로와 동일한 분주비로 분주하고, 또한 분주비에 대응한 다상클럭을 분주분배회로로 형성하고, 상기 제 1 가변지연회로와 동일한 구성으로 하고, 상기 분주분배회로에서 형성된 제 2 가변지연회로에 의해 다상클럭을 각각 지연되고, 상기 제 1 위상비교회로의 비교출력을 받는 제어전압 발생회로에 의해 상기 제 1 가변지연회로 및 제 2 가변지연회로의 제어전압을 형성하고, 상기 제 2 가변지연회로에 의한 복수의 지연출력을 파형정형회로에 전달해서 상기 기준펄스에 대응한 펄스를 생성한다.
도 1은 이 발명에 관한 DLL회로의 하나의 실시예를 나타내는 블록도이다.
도 2는 이 발명에 이용되는 가변지연회로의 하나의 실시예를 나타내는 회로도이다.
도 3은 이 발명에 관한 DLL회로에 있어서의 대범한 조정/미세한 조정의 동기화동작의 설명도이다.
도 4는 이 발명에 관하 DLL회로에 있어서의 대범한 조정/미세한 조정의 동기화동작의 설명도이다.
도 5는 이 발명에 관한 DLL회로를 설명하기 위한 동작특성도이다.
도 6은 이 발명에 관한 DLL회로의 제어계회로의 하나의 실시예를 나태내는 회로도이다.
도 7은 도 1의 차지펌프 & 필터의 하나의 실시예를 나타내는 회로도이다.
도 8은 도 7의 가변지연제어 전압발생회로의 전압변환특성도이다.
도 9는 이 발명에 관한 DLL회로의 동작을 설명하기 위한 파형도이다.
도 10은 이 발명에 관한 가변지연회로의 요구동작범위의 설명도이다.
도 11은 이 발명에 관한 도 10의 펄스소멸대책예의 설명도이다.
도 12는 도 1의 분주ㆍ분배기와 가변지연회로(2) 및 파형합성기의 하나의 실시예를 나타내는 블록도이다.
도 13은 도 12의 분주ㆍ분배기와 가변지연회로(2) 및 파형합성기의 하나의 실시예를 나타내는 회로도이다.
도 14는 도 13의 회로의 동작을 설명하기 위한 동작파형도이다.
도 15는 이 발명에 관한 DLL회로의 다른 하나의 실시예를 나타내는 블록도이다.
도 16은 이 발명이 적용되는 DDR SDRAM의 하나의 실시예를 나타내는 전체블록도이다.
도 17은 이 발명에 관한 동기화회로를 이용한 PLL회로의 하나의 실시예를 나타내는 블록도이다.
도 1에는 이 발명에 관한 DLL(딜레이ㆍ록드ㆍ루프)회로의 하나의 실시예의 블록도가 도시되고 있다. 이 실시예의 DLL회로는 외부클럭입력과 동기화 된 외부클럭출력을 형성하는 것이고, DLL부와 외부클럭입력을 지연시키는 지연부에 의해 구성된다. 이 실시예에서는 또한 고주파수까지 정밀도가 높은 위상제어동작 및 지연동작을 실현하기 위한 궁리가 편입되고 있다.
이 실시예에서는 DLL부에 있어서는 대범한 조정범위와 미세한 조정범위를 명확하게 나누어 위상제어가 행해도록 된다. 구체적으로는 DLL부의 가변지연회로(1)에 있어서 표준지연신호(DL)에 대해, 가변지연단의 1단전의 지연신호(DL-1)와 1단후의 지연신호(DL+1)가 형성된다. 즉, 가변지연회로(1)는 단위가변지연단이 복수단에 의해 구성되고, 입력펄스에 대해 1 내지 복수주기 늦은 표준지연신호(DL)가 형성하고, 이 단위가변지연단의 하나 전의 지연신호가 DL-1이고, 1개 뒤의 지연신호가 DL+1이다.
이 실시예의 DLL회로에서는 뒤에 상세하게 설명하지만, 또한 고주파수까지 정밀도가 높은 위상제어동작 및 지연동작을 실현하기 위해 분주기에 의해 주파수를 낮게 하고, 레플리커회로를 통해 가변지연회로(1)에 입력된다. 이 가변지연회로(1)의 상기 표준지연신호(DL) 및 상기 지연신호(DL-1, DL+1)와 분주기의 분주출력(레플리커회로의 입력신호)과 위상비교기에 의해 비교된다.
상기 위상비교기는 표준지연신호(DL)에 대응한 위상비교결과(UP/DN)와, 지연신호(DL-1, DL1)에 대응한 위상비교결과(UP0/DN0)를 형성한다. 차지펌프 & 필터는 상기 위상비교결과를 받아 지연량제어신호를 형성해서 상기 가변지연회로(1)의 지연시간을 제어한다. 이것에 의해, 분주기의 출력과 그것을 지연시킨 표준지연신호(DL)의 위상을 일치시킨다. 즉, 표준지연신호(DL)에 대해 1 내지 복수주기 늦어서 입력된 입력펄스와의 위상을 일치시키도록 하는 것이다.
상기 입력버퍼를 통해 입력된 펄스는 분주ㆍ분배기에 의해 분주되고, 또한 분주비에 대응한 복수신호에 분배되고, 상기 가변지연회로(1)와 동일한 구성의 가변지연회로(2)에 의해 지연된다. 이 가변지연회로(2)는 상기 가변지연회로(1)의 표준지연신호(DL)를 형성하는 단위가변지연단에 의해 구성된다. 상기 가변지연회로(2)에서 지연된 복수의 지연신호는 파형합성기에 의해 합성되어 원래의 입력버퍼를 통해 입력된 입력펄스와 동일한 주파수의 펄스에 변환되어, 출력버퍼를 통해 외부클럭출력으로서 출력된다.
상기 DLL회로의 레플리커회로는 상기 출력버퍼, 입력버퍼, 분주ㆍ분배기 및 파형합성기로부터 이루어지는 파형분할/합성회로 등과 동일한 회로에 의해 구성되어, 이러한 회로에서의 신호지연이 모니터 된다. 이와 같은 신호지연을 포함하여 상기 가변지연회로(1)에서는 상기와 같은 표준지연신호(DL)에 대해 1 내지 복수주기 늦어서 입력된 입력펄스와의 위상을 일치시키는 것과 같은 지연량 제어신호를 형성함으로, 가변지연회로(2)에서도 상기 가변지연회로(1)와 동일한 지연량을 가지도록 된다. 이 결과, 외부클럭출력은 외부클럭입력에 동기한 펄스로서 출력시킬 수가 있다.
반도체집적회로장치에 있어서, 외부클럭입력을 받아들이고 그것을 전력증폭해서 외부클럭출력을 형성하면, 입력버퍼부 및 출력버퍼부에서의 신호지연이 생기기 때문에, 상기와 같은 전력증폭해서 출력하면 반드시 늦은 외부클럭출력을 형성하게 된다. 이 실시예의 DLL회로를 이용함으로써, 상기 입력버퍼 및 출력버퍼에서의 신호지연을 보상해서 외부클럭입력에 동기화된 외부클럭출력을 형성할 수가 있다.
이 실시예의 DLL회로에 있어서는 가변지연회로(1)에 있어서 상기 DL와 DL-1 및 DL+1를 형성하고, 위상비교기에 있어서 입력펄스와 DL의 위상차가 단위가변지연단의 1단분의 딜레이량을 넘으면 대범한 조정회로가 동작하고, 1단분의 딜레이량 이내의 차이라면 미세한 조정으로 조절하도록, 대범한 조정범위와 미세한 조정범위를 명확하게 나누어 위상제어가 행해진다. 이것에 의해, 이와 같은 대범한 조정범위와 미세한 조정범위의 각각에 대응해서 루프게인을 최적으로 설정함으로써, 고속응답성과 고안정성을 양립시켜 위상제어동작을 실현할 수가 있다.
상기 가변지연회로(2)는 가변지연회로(1)와 동일한 회로가 이용되지만, 그 경우에서는 주파수가 높아지는 가변지연회로(1, 2)에 주는 제어전압이 불균형이 되어 신호가 전달할 수 없게 된다고 하는 문제가 발생한다. 가변지연회로(1)의 파형소멸의 회피에 대해서는 제어회로전체에 분주한 신호를 주는 것으로 동작주기를 떨어지게 하는 것이 가능하지만, 가변지연회로(2)는 입력신호주기 그대로 늦게 하지 않으면 안 되기 때문에, 파형소멸이 발생하기 쉽다. 이 실시예에서는 가변지연회로 2부의 동작주기를 낮게 한 다상의 신호를 작성하고, 그것을 가변지연회로(2)를 통해 파형 혹은 소멸을 방지한다. 그리고, 파형합성기에 의해 복수의 신호로부터 원래의 주기의 신호에 복원시키는 것으로 해결한다.
도 2에는 이 발명에 이용되는 가변지연회로의 하나의 실시예의 회로도가 도시되어 있다. 이 실시예의 가변지연회로는 P채널MOSFET(Q1)의 게이트전압(VPG), N채널MOSFET(Q3)의 게이트전압(VNG)에서 각각의 전류를 제어하고, 입력신호(IN)를 받아 출력신호(OUT)를 형성하는 P채널MOSFET(Q2)와 N채널MOSFET(Q4)으로부터 이루어지는 CMOS인버터로 구성한 가변지연회로의 복수개를 종렬접속해서, 지연신호(DL-1)는 2n-1단, 지연신호(DL)는 2n단 및 지연신호(DL+1)는 2n+1단의 지연단의 노드가 출력되는 회로가 되어 있다. 도중에 있는 게이트는 측조용가변지연회로의 출력신호를 리세트 하기 위한 것이다.
상기 MOSFET(Q1와 Q3)에는 정전압을 받아 정전류를 흐르도록 한 P채널MOSFET 및 N채널MOSFET를 병렬형태로 설치하고, 상기 제어전압(VPG나 VNG)이 절대치적으로 작게 되었을 때의 신호전달을 가능하게 하도록 하는 것이 바람직하다. 즉, 이와 같은 정전류MOSFET를 설치함으로써, 상기 제어전압(VPG나 VNG)이 절대치적으로 작게 되어 MOSFET(Q1나 Q3)가 오프상태가 되었을 때에도, 상기 정전류에 의해 CMOS인버퍼를 동작시켜, 단위지연회로에서의 최대지연시간을 상기 정전류에 의해 설정함으로써 안정한 지연동작을 확보할 수가 있다.
도 3에는 이 발명에 관한 DLL회로에 있어서의 대범한 조정/미세한 조정의 동기화동작의 설명도가 도시되어 있다. 동도에 있어서는 입력클럭주기《가변지연회로 지연시간의 경우가 도시되어 있다. 즉, 가변지연회로의 지연시간이 지나치게 크기 때문에, 가변지연회로(1)의 2N-1단째의 지연신호(DL-1)와 입력펄스가 일치하도록 대범한 조정 동기화동작이 실시된다. 이 동기화동작은 DLL루프게인이 높게 설정되어 있고, 급속하게 2N-1단째의 지연신호(DL-1)가 입력클럭주기에 일치된다.
상기 대범한 조정에서의 동기화동작이 완료하면 미세한 조정 동기화동작에이행한다. 이 미세한 조정 동기화동작은 DLL루프게인이 작게 설정되고 있고, 느린 속도로 2N단째의 표준지연신호(DN)가 입력클럭주기로 동기화 된다. 상기와 같이 미세한 조정 동기화동작은 느린 속도지만, 그 위상제어량 그 자체가 가변지연회로(1)의 1단분의 지연시간에 해당하는 짧은 시간이므로 동기화에 요하는 시간은 짧게 된다. 즉, 대범한 조정과 미세한 조정으로부터 이루어지는 전체의 동기화에 요하는 시간은 상기 대범한 조정동작에서의 단시간에서의 동기화 완료에 의해 극히 빨리 할 수 있는 것과 동시에, 미세한 조정 동기화동작에 의해 최종적으로 목표로 하는 입력클럭과의 동기화를 도모하기 위해 높은 정밀도로 안정한, 즉 지터의 적은 동기화동작을 실현할 수가 있다.
도 4에는 이 발명에 관한 DLL회로에 있어서의 대범한 조정/미세한 조정의 동기화동작의 설명도가 도시되고 있다. 동도에 있어서는 입력클럭주기》가변지연회로 지연시간의 경우가 도시되고 있다. 즉, 가변지연회로의 지연시간이 지나치게 작기 때문에, 가변지연회로(1)의 2N+1단째의 지연신호(DN+1)와 입력펄스가 일치하도록 대범한 조정 동기화동작이 실시된다. 이 동기화동작은 DLL루프게인이 높게 설정되어 있어, 급격히 2N+1단째의 지연신호(DN+1)가 입력클럭주기에 일치된다.
상기 대범한 조정에서의 동기화동작이 완료하면 미세한 조정 동기화동작이 이행한다. 이 미세한 조정 동기화동작은 DLL루프게인이 작게 설정되어 있고, 느린 속도로 2N단째의 표준지연신호(DL)가 입력클럭주기에 동기화 된다. 상기와 동일하게 미세한 조정 동기화동작은 느린 속도지만, 그 위상제어량 그 자체가 가변지연회로(1)의 1단분의 지연시간에 해당하는 짧은 시간이기 때문에 동기화에 요하는 시간은 짧게 되고, 또한 지터가 적은 안정한 동기동작이 가능하게 된다.
도 5에는 이 발명에 관한 DLL회로를 설명하기 위한 동작특성도가 도시되고 있다. 동도에 있어서는 가로축에 시간을 나타내고, 세로축에는 위상(주파수)을 나타내고 있다. 이 발명에 관한 DLL회로는 특성(a)에 도시하는 것과 같이 대범한 조정범위에서는 DLL루프게인을 높게 하여 급속하게 위상(주파수)을 변화시킨다. 그리고, 미세한 조정영역에 들어가면 DLL루프를 작게 하여 느린 속도에 위상(주파수)을 변화시켜 목표인 입력클럭에 짧은 시간으로 동기화 시킨다.
이것에 대하여, DLL루프게인을 일정하게 한 경우에는 특성(b)에 도시하는 것과 같이 DLL루프게인을 높게 설정하고, 위상의 상승시간을 급하게 하면 최초 오버스윙하여, 진동하는 것과 같은 궤적을 그려 수속함으로, 동기화 할 때까지 시간이 t2와 같이 늦어버린다. 도시하지 않지만, 입력펄스와의 미묘한 위상차이에도 과잉에 반응해서 지터(위상의 흔들림)가 생겨버린다고 하는 문제도 갖는다. 또, 특성(d)에 도시하는 것과 같이 DLL루프게인을 작게 설정해서, 지터의 적은 안정한 동기화클럭을 형성하려고 하면, 동기화 할 때까지의 시간이 t1와 같이 더 늦어버린다. 특성(c)은 상기 오버스윙이 없는 최적조건에 설정한 경우의 예이다.이와 같이 최적으로 설정해도, 동기화 할 때까지의 시간이 t3과 같이 역시 늦어버린다. 그렇다고는 하지만, 소자특성의 흩어짐 등을 고려하면, 상기 최적 조건에서의 동기화동작은 실제로는 어렵고, 결국은 상기 시간(t3)보다도 긴 시간을 소비하게 된다.
본 발명에서는 대범한 조정에서는 오버스윙에 배려를 행하는 필요가 없으므로, 반대로 말한다면, DLL루프게인을 크게 하여 상승을 급하게 해도 일치하기 전에DLL루프게인이 작게 자동적으로 절환하는 것으로 미세한 조정에 들어가기 때문에, 오버스윙 하지 않고 천천히 위상이 일치한다(동기화)방향으로 동작하는 것으로 고속으로 수속하게 된다. 이것에 의해, 고감도(고응답성)와 고안정성을 양립시켜 DLL회로를 실현할 수가 있다.
도 6에는 이 발명에 관한 DLL회로의 제어계회로의 하나의 실시예의 회로도가 도시되고 있다. VCD는 가변지연회로(1)이고, 상기와 같이 입력펄스와 동기화시켜야 할 표준지연신호(DL)와, 1단 전의 지연신호(DL-1), 1단 후의 지연신호(DL+1)를 형성한다. 이 실시예의 제어계회로는 DLL제어회로, 대범한 조정용 위상비교기, 미세한 조정용 위상비교기, 대범한 조정/미세한 조정 절환신호 발생회로 및 DLL LOCK신호 발생회로로부터 구성된다.
이 실시예의 DLL회로는 입력펄스와 가변지연회로(VCD)의 지연펄스를 항상 위상비교기에서 비교하는 것이 아니라, DLL제어회로에서 형성된 제어신호에 의해 입력펄스의 4주기에 1회의 비율로 위상비교동작을 행하도록 된다. 즉, DLL제어회로에 있어서, 래치회로(REG)에 의해 1/4분주한 펄스를 형성하고, 그것과 입력펄스(CK)를 조합함으로써, 입력펄스(CK)의 4주기에 1회의 비율로 리세트펄스(RESET1, FFRES1, RESFF5)를 형성하고, 위상비교동작을 유효로 하는 이네이블신호(ENABLEB)를 형성한다.
대범한 조정용 위상비교기는 상기 DLL제어회로에서 생성된 리세트펄스(FFRES1)에서 리세트 된 한쪽의 플립플롭회로(RSFF)를 지연신호(DL-1)로 세트 함으로써, 지연량이 지나치게 클을 때의 펄스(CDUPT)를 형성하고, 그것과 입력펄스(CK2X)(입력펄스(CK0)의 1/4분주펄수)와 비교해서 업신호(UP0)를 형성한다. 반대로, 상기 리세트펄스(FFRES1)로 리세트시킨 다른쪽의 플립플롭회로(RSFF)를 지연신호(DL+1)로 세트함으로써, 지연량이 지나치게 작을 때의 펄스(CDDNT)를 형성하고, 그것과 입력펄스(입력펄스(CK0)의 1/4분주펄스)와 비교해서 다운신호(DN0)를 형성한다.
상기의 구성에 의해, 대범한 조정용 위상비교기에서는 입력펄스(CK0)(CK2X)에 대해 지연신호(DL-1)의 위상이 늦어 있을 때에 업신호(UP0)를 형성하고, 입력펄스(CKO)(CK2X)에 대해 지연신호(DL+1)의 위상이 진행되어 있을 때에 다운신호(DN0)를 형성한다. 그리고, 상기 이외일 때, 즉 표준지연신호(DL)와 입력펄스와의 위상차가 DL-1와 DL+1의 범위라면 상기 신호(UP0, DN0)를 형성하지 않는다.
상기 업신호(UP0 또는 DN0)가 형성되면, 대범한 조정/미세한 조정 절환신호 발생회로의 플립플롭회로(RSFF)를 세트한다. 이 플립플롭회로(RSFF)를 래치회로(REG)에 받아들이고, 게이트회로를 통해 이네이블신호(ENBLE)를 생성한다. 이 신호(ENBLE)에 의해 미세한 조정용 위상비교기의 동작을 유효로 한다.
미세한 조정용 위상비교기는 상기 DLL회로제어에서 생성된 리세트펄스(FFRES1)에서 리세트시킨 플립플롭회로(RSFF)를 지연신호(DL)로 세트함으로써, 비교용펄스(DL0E와 DLOF)를 형성하고, 그것과 입력펄스(CK2X)(입력펄스(CK0)의 1/4분주펄스)와 비교해서 업신호(UP)와 다운신호(DN)를 형성한다. 이 업신호(UP)와 다운신호(DN)를 형성하는데 상기 이네이블신호(ENBLE)가 이용된다.
상기 미세한 조정 위상비교기에 있어서, 업신호(UP)와 다운(DN)이 형성되지 않는 상태는 입력펄스(CX2)와 지연신호(DL)와의 위상이 일치한 록상태이다. DLL LOCK신호발생회로는 어느 신호(UP와 DN)도 발생되지 않는 것을 플립플롭회로(RSFF)에 의해 검출하고, 상기 대범한 조정/미세한 조정 절환신호 발생회로로부터의 동기신호와의 논리를 채택함으로써, 록검출신호(LOCK)를 생성한다. 특히 제한되지 않지만, 이 록검출신호(LOCK)는 DLL회로가 록상태인 것을 다른 회로에 통지하는 신호가 된다. DLL회로로서는 상기 DLL LOCK검출신호 발생회로는 필수인 것이 아니라, DLL회로를 이용하는 회로의 요구에 따라 적당히 설치된다.
이 실시예에서는 상기와 같은 대범한 조정용 위상비교기, 미세한 조정용 위상비교기 및 그것의 절환을 행하는 대범한 조정/미세한 조정 절환신호 발생신호와, 그것과 동작을 제어하는 DLL제어회로의 조합에 의해, 상기와 같은 단시간에서의 위상동기화와 동기화 했을 때의 안정성을 실현한다. 상기와 같은 동기화상태에 있어서, 어떤 사정에서 입력펄스의 주기가 상기 표준지연신호(DL)와 입력펄스와의 위상차가 DL-1와 DL+1의 범위를 벗어나 크게 변화하면, 대범한 조정용 위상비교기는 다시 업신호(UP0) 또는 다운신호(DN0)를 형성한다. 이것에 의해, 대범한 조정/미세한 조정 절환신호 발생회로는 미세한 조정용 위상비교기의 출력신호를 제한하고, 상기 대범한 조정용 위상비교기의 출력신호(UP0 또는 DNO)를 우선시킴으로, 극히 짧은 시간에서 다시 표준지연신호(DL)와 입력펄스와의 위상차가 DL-1와 DL+1의 범위가 되는 것과 같은 위상제어동작이 행해지고, 그 후는 미세한 조정용 위상비교기에서의 동기화동작이 실시된다.
도 7에는 도 1의 차지펌프 & 필터의 하나의 실시예의 회로도가 도시되고 있다. 이 실시예의 차지펌프 & 필터는 차지펌프회로에 더하여 가변지연제어전압 발생회로가 부가된다. 상기 업신호(UP)는 구동용의 인버터회로를 통해 P채널MOSFET(Q5)의 게이트에 공급되고, 저항(R)을 통해 평활용의 커퍼시터(C1)의 보지의 보지전압을 높게 하는 것과 같은 전류를 흘린다. 상기 다운신호(DN)는 구동용의 인버터히로를 통해 N채널MOSFET(Q7)의 게이트에 공급되어, 저항(R)을 통해 상기 커패시터(C1)의 보지전압을 낮게 하는 것과 같은 전류를 흘린다.
상기 업신호(UP0)는 구동용의 인버터회로를 통해 P채널MOSFET(Q6)의 게이트에 공급되어, 저항(RO)을 통해 평활용의 커패시터(C1)의 보지전압을 높게 하는 것과 같은 전류를 흘린다. 상기 다운신호(DNO)는 구동용의 인버터회로를 통해 N채널MOSFET(Q8)의 게이트에 공급되어, 저항(RO)을 통해 상기 커패시터(C1)의 보지전압을 낮게 하는 것과 같은 전류를 흘린다.
상기 MOSFET(Q5 ~ Q8)의 컨덕턴스를 Q6〈 Q5, Q7〈 Q8로 하고, 저항의 저항치를 R 〉RO 와 같이 설정함으로써, 대범한 조정용의 신호(UP0 또는 DN0)에서의 커패시터(C1)의 보지전압을 변화시키는 전류를 크게 하고, 즉 DLL의 루프게인을 크게 하여 대범한 조정동작에서의 위상변화량을 급속하게 한다. 반대로 말하면, MOSFET(Q5, Q7)에 흐르는 전류를 작게 하고, 저항(R)의 저항치가 크게 되는 것에 의해, 미세한 조정용의 신호(UP 또는 DN)에서의 커패시터(C1)의 보지전압을 변화시키는 전류를 작게 하고, 즉 DLL의 루프게인을 작게 하여 미세한 조정동작에서의 위상변화량을 느린 속도로 한다.
상기 커패시터(C1)의 보지전압(VP)은 가변지연제어전압 발생회로에 의해 도 8에 도시하는 것과 같은 제어전압(VNG와 VPG)에 변환된다. 즉, 상기 전압(VP)은 P채널MOSFET(Q9 와 Q10)의 게이트에 공급해서 전류신호에 변환된다. MOSFET(Q9)의 전류는 커패시터(C3)를 방전시키는데 이용되고, 상기 전압(VP)을 게이트에 받는 MOSFET(Q12)와 그것에 접속된 저항은 상기 커패시터(C3)의 충전전류경로를 구성하고, 상기 MOSFET(Q9)의 방전전류와의 합성이 행해지고, 전압(VP)을 반전시킨 것과 같은 제어전압(VPG)을 형성한다. 이 제어전압(VPG)은 상기 도 2의 P채널MOSFET(Q1) 등의 게이트에 공급된다.
상기 MOSFET(Q10)에서 형성된 전류는 N채널MOSFET(Q13 과 Q14)로부터 이루어지는 전류미러회로에 공급되고, 이러한 미러출력전류는 커패시터(C4)의 방전전류로서 이용된다. 상기 전압(VPG)을 게이트에 받는 MOSFET(Q11)와 그것에 접속된 저항은 상기 커패시터(C4)의 충전전류경로를 구성하고, 상기 MOSFET(Q14)와의 방전전류와의 합성이 행해지고, 전압(VP)과 동일하게 변화하는 제어전압(VNG)을 형성한다. 이 제어전압(VNG)은 상기 도 2의 N채널MOSFET(Q3) 등의 게이트에 공급된다. 상기와 같이 위상비교출력을 평활하는 커패시터(C1)에서 형성된 전압(VP)을 상기와 같은 보상의 제어전압(VPG와 VNG)에 변환함으로써, 가변지연회로를 구성하는 CMOS인버터회로의 동작전류 제어범위를 넓게 할 수 있고, 결과로서 CMOS인버터회로에서의 가변지연범위를 넓게 할 수가 있다. 이 경우, 제어신호(VPG와 VNG)을 유효이용하기 위해, 도 2의 가변지연단에 있어서, MOSFET(Q1 과 Q3)에는 각각 병렬형태에 최대지연시간에 대응된 정전류를 흘리는 P채널MOSFET와 N채널MOSFET를 설치하는 것이 바람직하다.
도 9에는 이 발명에 관한 DLL회로의 동작을 설명하기 위한 파형도가 도시되고 있다. 도 9(a)는 대범한 조정에서의 주파수 상승(UP)의 파형도이고, (b)는 대범한 조정에서의 주파수 하강(DN)의 파형도이고, (c)는 미세한 조정에서의 주파수 상승(UP)의 파형도이고, (d)는 미세한 조정에서의 주파수 하강(DN)의 파형도이다.
도9(a); UP대범한 조정동작은 입력펄스(CKX)의 1/2분주펄스(CK2X)의 상승으로부터, 지연신호(DL-1)의 상승(도 6의 CDUPT)과의 위상차가 신호(DISABLE)의 하이레벨의 기간에 (=이네이블신호(ENABLEB의 로우레벨기간)에 업신호(UP0)로서 출력된다. 이 신호(UP0)에 의해 상기 커패시터(C1)의 전위(VP)를 상승시켜, 도 8의 특성에 따라 N채널MOSFET(Q3)의 게이트제어전압(VNG)이 상승해서 전류를 증가시켜, P채널MOSFET(Q1)의 게이트제어전압(VPG)이 저하해서 전류를 증가시킨다. 이것에 의해, 단위가변지연단에서의 지연시간이 짧아지고, 도 3에 도시한 것과 같이 급속히 지연신호(DL-1)와 입력펄스(CK2X)와의 위상맞춤이 행해진다.
도9(c); UP미세한 조정동작은 상기 (a)의 대범한 조정완료 후에 절환되어 실행되고, 입력펄스(CK2X)와 지연신호(DL0E)와의 위상차에 대응한 업신호(UP)가 형성되고, 상기와 동일하게 상기 커패시터(C1)의 전위(VP)를 상승시켜, 도 8의 특성에 따라 단위가변지연회로의 지연시간을 짧게 한다. 이 때, 상기 업신호(UP)에 의한 커패시터(C1)의 전압(VP)의 변화율이 작고, 다시 할하자면, DLL푸프게인이 작게 되어 있으므로 가변지연회로(1)에서의 지연시간의 변화폭도 작게 되고 있다.
도9(b); DOWN대범한 조정동작은 지연신호(DL+1)의 상승(도 6의 CDDNT)에서입력펄스(CKX)의 1/2분주펄스(CK2X)의 상승까지의 위상차가 신호(DISABLE)의 하이레벨의 기간에 (=이네이블신호(ENABLEB)의 로우레벨기간)에 다운신호(DN0)로서 출력된다. 이 신호(DN0)에 의해 상기 커패시터(C1)의 전위(VP)를 저하시켜, 상기와 동일하게 도 8의 특성에 따라 N채널MOSFET(Q3)의 게이트전압(VNG)이 저하해서 전류를 감소시키고, P채널MOSFET(Q1)의 게이트전압(VPG)이 상승해서 전류를 감소시킨다. 이것에 의해, 단위가변지연단에서의 지연시간이 길어지고, 도 4에 도시하는 것과 같이 급속하게 지연신호(DL+1)와 입력펄스(CK2X)와의 위상맞춤이 행행진다.
도9(d); DOWN미세한 조정동작은 상기(b)의 대범한 조정 완료후에 절환되어 실행되고, 입력펄스(CK2X)와 지연신호(DL0F)와의 위상차에 대응한 다운신호(DN)가 형성되고, 상기와 동일하게 상기 커패시터(C1)의 전위(VP)를 저하시켜, 도 8의 특성에 따라 단위가변지연회로의 지연시간을 길게 한다. 이 때, 상기 다운신호(DN)에 의한 커패시터(C1)의 전압(VP)의 변화율이 작고, 다시 말하자면, DLL루프게인이 작게 되어 있으므로 가변지연회로(1)에서의 지연시간의 변화폭도 작게 되고 있다.
도 10에는 가변지연회로의 요구동작범위의 설명도가 도시되고 있다. 도 10(a)에 있어서는 가변지연회로만으로 동작목표주기를 제어하는 것으로, 예를 들면 동작목표주기 = 2ns ~ 10ns 일 때, 상기 도 2에 도시한 단위가변지연단을 10단으로 구성된다. 이것에 대하여, 도 10(b)에서는 가변지연회로 + 내부회로이고, 내부회로로서는 통상회로나 레플리커회로이다. 이 예에 있어서, 상기와 동일하게 동작목표주기 = 2ns ~ 10ns 를 실현하기에는 상기 통상회로나 레플리커회로에서의 고정적인 지연시간(1ns)이 포함됨으로, 가변지연회로로서는 5단의 단위가변지연회로로 하고,이러한 5단의 회로에서 1n ~ 9n 와 같은 지연시간을 형성하는 것이 필요하게 된다.
상기 도 10(a)에 있어서는 가변지연회로의 1단당의 동작범위는 0.2ns ~ 1.0ns가 되고, 최지(最遲)/최속(最速)비 = 5가 되는 것에 대하여, 도 10(b)의 예에서는 가변지연회로의 1단당의 동작범위는 0.2ns ~ 1.8ns가 되고, 최지/최속비= 9가 된다. 이것은 동일한 소자로 회로를 구성한 경우에는 도 10(a)에 있어서는 최지시의 가변지연회로의 내부파형은 동작전압(VDD-VSS)의 범위에서 풀진폭하는 신호가 될 수가 있다.
그렇지만, 도 10(b)에 있어서는 최지시의 가변지연회로의 내부파형은 동작전압(VDD-VSS)의 범위에서 풀진폭이 할 수 없게 된다. 즉, 지연시간을 벌기 위해 CMOS인버터회로의 동작전류가 좁히고 그 상승(또는 하강)이 늦어지고, 동도와 같이 상승이 늦을 때에는 전원전압(VDD)에 도달하기 전에 입력신호가 하이레벨로 변화해서 출력신호를 하강시켜버린다.
상기와 같이 MOSFET(Q1, Q3)에 의해 CMOS인버터회로의 동작전류를 제어해서 지연시간을 변화시키는 구성에서는 P채널MOSFET와 N채널MOSFET와의 전류를 동등하게 설정하는 것이 어렵고, 어느 하나의 전류가 크게 되는 것과 같은 오프세트를 가진다. 이 결과, 상기와 같은 풀진폭 할 수 없는 신호를 순차적으로 전달해 나가는 과정에서 전달펄스가 소멸해버린다고 하는 문제가 생긴다. 이것은 도 10(a)과 같이 가변지연회로만으로 소망의 지연시간을 얻는 경우에서도, 입력펄스의 주파수가 높아지는 것에 의해, 도 10(b)의 경우와 동일하게 풀진폭 할 수 없는 신호를 순차적으로 전달해 나가는 과정에서 전달펄스가 소멸해버린다고 하는 문제가 생긴다.
도 11에는 도 10의 펄스소멸대책 예가 도시되고 있다. 도 11(a)에서는 입력펄스를 f/2 분주해서 2배의 주기로 동작시키는 것이고, (b)에서는 f/4 분주래서 4배의 주기로 동작시키는 것이다. 이와 같은 1/2 분주에 의해 동작목표주기 2ns ~ 10ns를 4ns ~ 20ns와 같이 확대시켜, 1/4 분주에 의해 동작목표주기 2ns ~ 10ns를 8ns ~ 40ns와 같이 확대시킨다.
따라서, 레플리커회로의 고정지연시간은 1ns이라고 하면, 1/2 분주의 경우에는 가변지연회로의 단위가변지연단의 단수를 16단과 같이 증가시켜, 1/4 분주의 경우에는 가변지연회로의 단위가변지연단의 단수를 32단과 같이 증가시킬 수가 있다. 이 결과, 1/2 분주의 경우에는 가변지연회로의 1단당의 동작범위가 0.2ns ~ 1.27ns와 같이 최지/최속비 = 6.33 이 되고, 1/4 분주의 경우에는 가변지연회로의 1단당의 동작범위가 0.2ns ~ 1.11ns와 같이 최지/최속비 = 5.55 가 되고, 상기 도10(a)와 같이 최지시의 가변지연회로의 내부파형은 동작전압(VDD-VSS)의 범위에서 풀진폭하는 신호가 될 수가 있다.
도 1의 실시예회로에 있어서, 가변지연회로(1)는 위상동기화제어를 행하는 것이기 때문에, 상기와 같이 분주기를 설치하여 전달되는 펄스의 주기를 길게 함으로써, 상기 가변지연회로(1)에 있어서 펄스가 소멸해버리는 것을 방지할 수가 있다. 이것에 대해, 가변지연회로(2)는 입력신호주기 그대로 늦추지 않으면 안 되기 때문에, 상기 이유에 의해 파형소멸이 발생하기 쉽다. 도 1의 실시예에서는 가변지연회로(2)의 동작주기를 낮춘 다상의 신호를 작성하고, 그것을 가변지연회로(2)를 전달시키도록 해서 파형의 변형 혹은 소멸을 방지한다. 그리고, 파형합성회로에 의해 복수의 신호로부터 원래 주기의 신호에 복원시키는 것으로 상기 펄스의 소멸이나 변형의 문제를 해결한다.
도 12에는 상기 도 1의 분주ㆍ분배기와 가변지연회로(2) 및 파형합성기의 하나의 실시예의 블록도가 도시되고 있다. 이 실시예에서는 입력펄스를 파형분주분배회로에 의해 1/4 분주하고, 입력펄스의 반주기씩 위상이 다른 4개의 펄스에 분배하고, 그것을 4개의 가변지연회로에 전달한다. 그리고, 파형합성회로에서는 4개의 지연신호를 합성해서, 입력펄스와 동일한 주기의 출력신호를 재생하는 것이다.
도 13에는 상기 도 12의 분주ㆍ분배기와 가변지연회로(2) 및 파형합성기의 하나의 실시예의 회로도가 도시되고 있다. 입력펄스(CK)는 도 14에 도시한 동작파형도에 도시하는 것과 같이 입력버퍼(IB)에 의해 정상출력(CT)과 반전출력(CB)이 형성되고, 그것을 레지스터(1/2분주기)(REG1, RFG2)에 의해 분주하고, CTX2T(그 반전신호(CXT2B) 미도시) 및 CBX2T(그 반전신호(CBX2B) 미도시)가 형성된다.
상기 신호(CTX2T, CCXT2B 및 CBX2T, CBX2B)를 레지스터(1/2분주기)(REG3 ~ REG6)의 클럭으로 하여, 각각 출력신호를 다른 레지스터에 귀환시켜 1/2분주동작을 행해지게 함으로써, 주기가 4개로 입력펄스(CK)의 반주기씩 어긋난 4개의 펄스(CTX4T, CBX4T, CTX4B, CBX4B)를 형성하고, 도 1의 가변지연회로(1)(VCD1)와 동일한 지연단의 가변지연회로(VCD2)에 전달한다. 이들의 지연신호는 배타적논리합회로(XOR1, XOR2 및 XOR3)로부터 이루어지는 파형합성회로에 의해 원래의 펄스에 대응한 출력신호(CTX1TR)가 재생된다. 이 구성에 의해, 상기 가변지연회로(VCD2)에서의 펄스소멸이나 변형이 방지할 수 있고, 고주파수까지의 정확한 위상동기한 출력신호(CTX1TR)를 형성할 수가 있다.
도 15에는 이 발명에 관한 DLL회로의 다른 하나의 실시예의 블록도가 도시되고 있다. 이 실시예에서는 미세한 조정의 위상비교기를 다른 장소에서 행하는 예이다. 미세한 조정의 위상비교기에서 비교하는 신호는 입력버퍼의 출력 신호와 외부클럭출력용의 입력부에 다른 출력버퍼와 입력버퍼(레플리커회로)를 설치하고, 그 출력신호를 비교한다. 이와 같이 하는 것으로 동일한 입력버퍼의 출구, 즉 실제로 출력하는 지연신호와 비교하게 되어, 직접적인 위상동기화를 행하도록 할 수가 있다.
상기의 실시예에서는 상기 도 1의 가변지연회로(2)에서 채용한 기술에 의해 긴 주기에 대응가능하게 되어 동작범위가 넓어진다. 또, 대범한 조정/미세한 조정의 동작범위를 나누어 있기 때문에, 크게 어긋난 경우의 오버스윙을 억제하여 급속히 일치시킬 수가 있다. 대범한 조정/미세한 조정의 동작범위를 나누어 있기 때문에, 미세한 조정의 스텝을 작게 설정할 수 있는 것으로 지터를 작게 할 수가 있다. 그리고, 록상태로부터 어떠한 원인으로 입력펄스와의 위상이 크게 어긋난 경우, 대범한 조정회로가 자동적으로 동작하여 급속히 일치시킬 수가 있다. 즉, 대범한 조정/미세한 조정의 동작범위를 나누어 있기 때문에, 미세한 조정의 범위(±1단의 가변지연구성단위분)를 넘으면 대범한 조정회로가 동작하여 주기가 작가지면(±1단의 가변지연구성단위분 이하에) 미세한 조정에서 일치시키는 것이 가능하게 되는 것이다.
도 16에는 이 발명이 적용되는 DDR SDRAM(Double Date Rate SynchronousDynamic Random Access Memory)의 하나의 실시예의 전체블록도가 도시되어 있다. 이 실시예의 DDR SDRAM는 특별히 제한되지 않지만, 4개의 메모리뱅크에 대응해서 4개의 메모리어레이(200A ~ 200D)가 설치된다. 4개의 메모리뱅크(0 ~ 3)에 각각 대응된 메모리어레이(200A ~ 200D)는 매트릭스배치된 다이내믹형 메모리셀을 구비하고, 도에 따르면 동일열에 배치된 메모리셀의 선택단자는 열마다 워드선(미도시)에 결합되어, 동일행에 배치된 메모리셀의 데이터입출력단자는 행마다 상보데이터선(미도시)에 결합된다.
상기 메모리어레이(200A)의 도시하지 않는 워드선은 행(로우)디코더(Row DEC)(201A)에 의한 로우어드레스신호의 디코드결과에 따라 1개가 선택레벨에 구동된다. 메모리어레이(200A)의 도시하지 않는 상보데이터선은 센스앰프(Sense AMP)(202A) 및 컬럼선택회로(Column DEC)(203A)의 I/0선에 결합된다. 센스앰프(202A)는 메모리셀로부터의 데이터독출에 의해 각각의 상보데이터선에 나타나는 미소전위차를 검출해서 증폭하는 증폭회로이다. 그것에 있어서의 컬럼선택회로(203A)는 상기 상보데이터선을 각별하게 선택해서 상보I/0선에 도통시키기 위한 스위치회로를 포함한다. 컬럼스위치회로는 컬럼디코더(203A)에 의한 컬럼어드레스신호의 디코드결과에 따라 선택동작된다.
메모리어레이(200B 내지 200D)도 동일하게, 로우디코더(201B ~ D), 센스앰프(203B ~ D) 및 컬럼선택회로(203B ~ D)가 설치된다. 상기 상보I/O선은 각 메모리뱅크에 대해 공통화되고, 라이트버퍼를 가진 데이터입력회로(Din Buffer)(210)의 출력단자 및 메인앰프를 포함하는 데이터출력회로(DoutBuffer)(211)의 입력단자에 접속된다. 단자(DQ)는 특별히 제한되지 않지만, 16비트로부터 이루어지는 데이터(D0-D15)를 입력 또는 출력하는 데이터입출력단자가 된다. DQS버퍼(DQS Buffer)(215)는 상기 단자(DQ)로부터 출력하는 데이터의 데이터스트로브신호를 형성한다.
어드레스입력단자로부터 공급되는 어드레스신호(A0 ~ A14)는 어드레스버퍼(Address Buffer)(204)에서 일단 보지되고, 시계열적으로 입력되는 상기 어드레스신호중, 로우계 어드레스신호는 로우어드레스버퍼(Row Address Buffer)(205)에 보지되고, 컬럼계 어드레스신호는 컬럼어드레스버퍼(Column Address Buffer)(206)에 보지된다. 리플래시 카운터(Refresh Counter)(208)는 오토매틱 리플래시(Automatic Refresh) 및 셀프 리플래시(Self Refresh)시의 행어드레스를 발생한다.
모드레지스터(Mode Register)(213)는 각종동작모드정보를 보지한다. 상기 로우디코더(Row Decoder)(201A 내지 D)는 뱅크셀렉트(Bank Select)회로(212)에서 지정된 뱅크에 대응한 것만이 동작하고, 워드선의 선택동작을 행해지게 한다. 컨트롤회로(Control Logic)(209)는 특별히 제한되지 않지만, 클럭신호(CLK, /CLK)(기호 /는 이것이 붙은 신호가 로우이네이블의 신호인 것을 의미한다), 클럭이네이블신호(CKE), 칩셀렉트신호(/CS), 컬럼어드레스 스트로브신호(/CAS), 로우어드레스 스트로브신호(/RAS), 및 라이트 이네이블신호(/WE) 등의 외부제어신호와, /DM 및 DQS와 모드레지스터(213)를 통한 어드레스신호가 공급되고, 그들의 신호의 레벨의 변화나 타이밍 등에 기초하여 DDR SDRAM의 동작모드, 테스트모드 및상기 회로블록의 동작을 제어하기 위한 내부타이밍신호를 형성하는 것으로, 각각에 신호에 대등한 입력버퍼를 구비한다.
클럭신호(CLK 와 /CLK)는 클럭버퍼를 통해 DLL회로(214)에 입력되고, 내부클럭이 발생된다. 상기 내부클럭은 특별히 제한되지 않지만, 데이터출력회로(211)와 DQS버퍼(215)의 입력신호로서 이용된다. 또, 상기 클럭버퍼를 통한 클럭신호는 데이터입력회로(210)나, 열어드레스카운터(207)에 공급되는 클럭단자에 공급된다.
다른 외부입력신호는 당해 내부클럭신호의 상승에지에 동기해서 유의가 된다. 칩셀렉트신호(/CS)는 그 로우레벨에 의해 커멘드입력사이클의 시작을 지시한다. 칩세렉트신호(/CS)가 하이레벨 때(칩 비선택상태)나, 그 외의 입력은 의미를 갖지 않는다. 다만, 후술하는 메모리뱅크의 선택상태나 버스트동작 등의 내부동작은 칩 비선택상태에의 변화에 의해 영향되지 않는다. /RAS, /CAS. /WE의 각 신호는 통상의 DRAM에 있어서의 대응신호와는 기능이 상이하고, 후술하는 커멘드사이클을 정의할 때에 유의한 신호가 된다.
클럭이네이블신호(CKE)는 다음의 클럭신호의 유효성을 지시하는 신호이고, 당해 신호(CKE)가 하이레벨이라면 다음의 클럭신호(CLK)의 상승에지가 유효가 되고, 로우레벨 때에는 무효가 된다. 또한, 리드모드에 있어서, 데이터출력회로(211)에 대한 아우트풋 이네이블의 제어를 행하는 외부제어신호(/OE)를 설치한 경우에는 이러한 신호(/OE)도 컨트롤회로(209)에 공급되고, 그 신호가 예를 들면, 하이레벨일 때에는 데이터출력회로(211)는 고출력 임피던스상태가 된다.
DDR SDRAM의 독출동작은 다음과 같다. 칩 셀렉트(/CS, /RAS, /CAS), 라이트이네이블(/WE)의 각 신호는 CLK신호에 동기해서 입력된다. /RAS=0 과 동시에 행어드레스와 뱅크선택신호가 입력되어, 각각 로우 어드레스 버퍼(205)와 뱅크셀렉트회로(212)에서 보지된다. 뱅크셀렉트회로(212)에서 지정된 뱅크의 로우디코더(210)가 로우어드레스신호를 디코드해서 메모리셀 어레이(200)로부터 행전체의 데이터가 미소신호로서 출력된다. 출력된 미소신호는 센스앰프(202)에 의해 증폭, 보지된다. 지정된 뱅크는 액티브(Active)가 된다.
행어드레스입력으로부터 3CLK 후, CAS=0 과 동시에 열어드레스와 뱅크선택신호가 입력되고, 각각이 컬럼어드레스버퍼(206)와 뱅크셀렉트회로(212)에서 보지된다. 지정된 뱅크가 액티브라면, 보지된 열어드레스가 컬럼어드레스 카운터(207)로부터 출력되고, 컬럼디코더(203)가 열을 선택한다. 선택된 데이터가 센스앰프(202)로부터 출력된다. 이 때 출력되는 데이터는 2조분이다(×4비트구성에서는 8비트, ×16비트구성에서는 32비트).
센스앰프(202)로부터 출력된 데이터는 데이터출력회로(211)로부터 칩 외에 출력된다. 출력타이밍은 DLL(214)로부터 출력되는 QCLK의 상승, 하강의 양에지에 동기한다. 이 때, 상기와 같이 2조분의 데이터는 병렬 →직렬 변환되고, 1조분 ×2의 데이터가 된다. 데이터출력과 동시에 DQS버퍼(215)로부터 데이터스트로브신호(DQS)가 출력된다. 모드레지스터(213)에 보존되어 있는 버스트길이가 4 이상일 경우, 컬럼어드레스 카운터(207)는 자동적으로 어드레스를 인크리먼트 되어, 다음의 열데이터를 독출하도록 된다.
상기 DLL(214)의 역할은 데이터출력회로(211)와, DQS버퍼(215)의동작클럭(QCLK)을 생성한다. 상기 데이터출력회로(211)와 DQS버퍼(215)는 DLL(214)에서 생성된 내부클럭신호(QCLK)가 입력되거나서, 실제로 데이터신호나 데이터스트로브신호가 출력될 때까지 시간이 걸린다. 그 때문에, 레플리커회로를 이용해서 내부클럭신호(QCLK)의 위상을 외부CLK보다도 진행하는 것에 의해, 데이터신호나 데이터스트로브신호의 위상을 외부클럭(CLK)에 일치시킨다. 따라서, 이 경우, 외부클럭신호와 위상이 일치시키게 되는 것이 상기 데이터신호나 데이터스트로브신호이다.
이 실시예에서는 상기와 같이 동작주파수범위가 넓고, 동기화시간이 짧고, 게다가 고주파수까지 안정된 동기화신호를 얻을 수 있는 DLL회로를 이용하고 있으므로, 높은 응답성으로 고속까지 동작가능한 DDR SDRAM를 얻을 수 있다.
도 17에는 이 발명에 관한 동기화회로를 이용한 PLL회로의 하나의 실시예의 블록도가 도시되고 있다. 가변지연회로의 지연단수를 홀수로 하고, 그 출력신호를 입력으로 귀환시킴으로써 링오실레이터를 구성하고, 이것을 전압제어형 발진회로(VCO)로 해서 이용한다. 이 VCO의 출력신호를 분주회로에서 분주하고, 분주출력(CK)과, 그것에 △t만 위상이 다른 신호(CK-△t 와 CK+△t)를 형성하고, 상기 도 6 등에서 설명한 위상비교기에 공급하고, 외부로부터 공급된 클럭신호(CLK)와의 위상비교를 행하고, 대범한 조정용 신호(UPO/DNO)와, 미세한 조정용 신호(UP/DN)를 형성하고, 차지펌프 & 필터에 공급하고, 지연량제어신호를 형성해서 상기 VCO를 구성하는 가변지연단을 제어한다.
예를 들면, 상기 CK-△t, CK 및 CK+△t 는, 상기 분주출력(CK')을 △t만 지연시키는 2개의 지연회로를 통해 지연시켜, CK'를 CK-△t 로 하고, CK'+△t 를 CK로 하고, CK'+2△t 를 CK+△t 로 하여 이용하면 좋다. 혹은 분주기에서의 분주의 과정에서 형성된 펄스를 이용해도 좋다. 즉, 도 13에서 도시한 것과 같은 분주ㆍ분배기를 이용하고, 도 14에 도시한 것과 같은 입력펄스의 반주기씩 위상이 어긋난 3개의 신호를 이용할 수도 있다.
이 구성에 의하여, VCO에 있어서는 외부클럭(CLK)에 동기하고, 또한 상기 분주기에서 분주비에 대응하여 체배된 내부클럭신호(ICLK)를 형성할 수가 있다. VCO에 있어서, 상기 외부클럭(CLK)과 동일한 주파수의 내부펄스를 형성한다면, 상기 분주기를 생략할 수가 있다. 이 때에는 상기 신호(CK-△t 와 CK+△t)는 상기 신호(CK)를 형성하는 단위지연단의 하나 전과 하나 뒤의 신호를 이용할 수가 있다.
상기 도 1과 동일하게 가변지연회로(1)를 이용해서 외부클럭과 동기화 시키는 제어신호를 형성하고, 그것을 VCO를 구성하는 가변지연회로의 제어신호로서 이용하도록 해서, 단위지연단의 지연시간을 동등하게 설정하고, VCO의 가변지연단수를 상기 가변지연회로(1)의 반에 하면 외부클럭의 2배의 주파수의 내부클럭을 형성할 수가 있고, 1/4에 하면 외부클럭의 4배의 주파수의 내부클럭신호를 형성할 수가 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시예에 기초하여 구체적으로 설명했지만, 본원 발명은 상기 실시예에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 각가지 변경가능하다고 하는 것은 말할 것도 없다. 예를 들면, 위상비교기나 표준지연신호(DL)에 대해 대범한 조정범위와 미세한 조정범위를 규정하는 지연신호(DL-1, DL+1)를 형성하는 회로 및 그것과 위상비교를 행하는 회로는 각가지의 실시예를 채택할 수가 있다. 상기 DLL회로는 상기와 같은 DDR SDRAM 외, 싱크로너스SRAM나 외부로부터 공급된 클럭과 동기화 된 신호를 형성하는 각종 반도체집적회로장치에 동일하게 적용할 수가 있다. 이와 같은 발명은 동기화회로와 동기화방법으로서 넓게 이용할 수가 있다.
본 발명에 있어서 개시되는 발명중 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면, 하기와 같다. 기준펄스와 동기화 시켜야 할 제 1 펄스에 더하여 상기 제 1 펄스에 대해 위상이 일정시간만 진행된 제 2 펄스 및 늦은 제 3 펄스를 제 1 가변지연회로로 형성하고, 상기 기준펄스와 상기 제 1 펄스를 제 1 위상비교회로로 비교하고, 상기 기준펄스와 상기 제 2 펄스 및 제 3 펄스를 제 2 위상비교회로로 비교하고, 상기 제 1 위상비교회로의 비교출력과 제 2 위상비교회로의 비교출력을 받는 제어전압 발생회로에 의해, 상기 제 2 위상비교회로의 비교출력을 제 1 위상비교회로의 비교출력에 대해 우선시켜서 제어전압을 형성하고, 제 2 위상비교회로에 의해 상기 기준펄스와 상기 제 2 펄스 또는 제 3 펄스와의 위상이 일치한 후에는 상기 제 1 위상비교회로의 비교출력에 의해 상기 제어전압을 형성하여 상기 제 1 가변지연회로의 지연시간을 제어함으로써, 간단한 구성으로 응답성과 안정성을 양립시킬 수가 있다.
기준펄스를 분주회로로 분주하고, 이 분주펄스와 동기화시켜야 할 제 1 펄스를 제 1 가변지연회로로 형성하고, 상기 분주펄스와 상기 제 1 펄스를 제 1 위상비교회로로 비교하고, 상기 기준펄스를 상기 분주회로와 동일한 분주비로 분주하고,또한 분주비에 대응한 다상클럭을 분주분배회로로 형성하고, 상기 제 1 가변지연회로와 동일한 구성이 되고, 상기 분주분배회로로 형성된 제 2 가변지연회로에 의해 다상클럭을 각각 지연시키고, 상기 제 1 위상비교회로의 비교출력을 받는 제어전압 발생회로에 의해 상기 제 1 가변지연회로 및 제 2 가변지연회로의 제어전압을 형성하고, 상기 제 2 가변지연회로에 의한 복수의 지연출력을 파형정형회로에 전달하고 상기 기준펄스에 대응한 펄스를 생성함으로써, 고주파수까지 높은 정밀도에서의 동기회 한 신호를 얻을 수가 있다.

Claims (9)

  1. 기준펄스와,
    상기 기준펄스와 동기화시켜야 할 제 1 펄스 및 상기 제 1 펄스에 대해 위상이 일정시간만 진행한 제 2 펄스 및 늦은 제 3 펄스를 형성하는 제 1 가변지연회로와,
    상기 기준펄스와 상기 제 1 펄스를 비교하는 제 1 위상비교회로와,
    상기 기준펄스와 상기 제 2 펄스 및 제 3 펄스를 비교하는 제 2 위상비교회로와,
    상기 제 1 위상비교회로의 비교출력과 제 2 위상비교회로의 비교출력을 받아 상기 제 1 가변지연회로의 제어전압을 형성하는 제어전압 발생회로를 구비하고,
    상기 제어전압 발생회로에 의해 상기 제 2 위상비교회로의 비교출력을 제 1 위상비교회로의 비교출력에 대해 우선시켜 제어전압을 형성하고, 제 2 위상비교회로에 의해 상기 기준펄스와 상기 제 2 펄스 또는 제 3 펄스와의 위상이 일치한 후에는 상기 제 1 위상비교회로의 비교출력에 의해 상기 제어전압을 형성하는 것을 특징으로 하는 동기화회로.
  2. 청구항 1에 있어서,
    상기 가변지연회로는 단위가변지연회로의 복수개로부터 이루어지고,
    상기 제 2 펄스는 상기 제 1 펄스를 형성하는 단위지연회로의 입력펄스이고,
    상기 제 3 펄스는 상기 제 1 펄스를 받는 단위지연회로의 출력펄스인 것을 특징으로 하는 동기화회로.
  3. 청구항 2에 있어서,
    상기 동기화회로는 반도체집적회로장치에 탑재되고,
    상기 동기화회로는 제 1 가변지연회로의 상기 제 1 펄스를 형성하는 단위지연회로의 복수로부터 구성되고, 상기 제어전압에 의해 지연시간이 제어되는 제 2 가변지연회로를 더 구비하고,
    상기 기준펄스는 반도체집적회로장치의 외부단자로부터 입력되어 상기 제 1 및 제 2 가변지연회로에 입력되고,
    상기 제 2 가변지연회로로부터 상기 기준펄스에 동기화 한 펄스를 출력해서 이루어지는 것을 특징으로 하는 동기화회로.
  4. 청구항 3에 있어서,
    상기 기준펄스는 입력버퍼를 통해 상기 제 1, 제 2 가변지연회로에 입력되고,
    상기 제 2 가변지연회로에 의해 형성된 출력펄스는 출력버퍼를 통해 외부단자로부터 출력되고,
    상기 입력버퍼와 상기 제 1 가변지연회로와의 사이에는 상기 입력버퍼 및 출력버퍼와 등가의 지연시간을 가진 레플리커회로가 설치되는 것을 특징으로 하는 동기화회로.
  5. 청구항 4에 있어서,
    상기 기준펄스를 분주하는 분주회로와,
    상기 기준펄스를 상기 분주회로와 동일한 분주비로 분주하고, 또한 분주비에 대응한 다상클럭에 분배하는 분주분배회로와,
    상기 분주분배회로의 다상클럭을 각각 지연시키는 복수로부터 이루어지는 제 2 가변지연회로와,
    상기 제 2 가변지연회로의 지연출력을 받고, 상기 기준펄스에 대응한 펄스를 생성하는 파형합성회로를 더 구비해서 이루어지는 것을 특징으로 하는 동기화회로.
  6. 기준펄스와,
    상기 기준펄스를 분주하는 분주회로와,
    상기 분주회로의 분주펄스와 동기화 시켜야 할 제 1 펄스를 형성하는 제 1 가변지연회로와,
    상기 분주펄스와 상기 제 1 펄스를 비교하는 제 1 위상비교회로와,
    상기 기준펄스를 분주하고, 또한 분주비에 대응한 다상클럭을 형성하는 분주ㆍ분배회로와,
    상기 제 1 가변지연회로와 동일한 구성이 되고, 상기 분주분배회로로 형성된 다상클럭을 각각 지연시키는 복수로부터 이루어지는 제 2 가변지연회로와,
    상기 제 2 가변지연회로의 복수로부터 이루어지는 지연출력을 받고, 상기 기준펄스에 대응한 펄스를 생성하는 파형합성회로와,
    상기 제 1 위상비교회로의 비교출력을 받아 상기 제 1 가변지연회로 및 제 2 가변지연회로의 제어전압을 형성하는 제어전압발생회로를 구비해서 이루어지는 것을 특징으로 하는 동기화회로.
  7. 청구항 6에 있어서,
    상기 동기화회로는 반도체집적회로장치에 탑재되고,
    상기 기준펄스는 반도체집적회로장치의 외부단자로부터 입력되어 상기 제 1 및 제 2 가변지연회로에 입력되는 것을 특징으로 하는 동기화회로.
  8. 제 1 가변지연회로에 의해 기준펄스와 동기화 시켜야 할 제 1 펄스 및 상기 제 1 펄스에 대해 위상이 일정시간만 진행한 제 2 펄스 및 늦은 제 3 펄스를 형성하고,
    제 1 위상비교회로에 의해 상기 기준펄스와 상기 제 1 펄스를 비교하고,
    제 2 위상비교회로에 의해 상기 기준펄스와 상기 제 2 펄스 및 제 3 펄스를 비교하고,
    제어전압 발생회로에 의해 상기 제 2 위상비교회로의 비교출력을 제 1 위상비교회로의 비교출력에 대해 우선시켜 제어전압을 형성하고, 상기 기준펄스와 상기 제 2 펄스 또는 제 3 펄스와의 위상을 일치시키고, 이러한 위상의 일치 후에, 상기제 1 위상비교회로의 비교출력에 의해 상기 제어전압을 형성해서 상기 기준펄스와 상기 제 1 펄스와의 위상을 일치시키도록 해서 이루어지는 것을 특징으로 하는 동기화방법.
  9. 분주회로에 의해 기준펄스를 분주하고,
    제 1 가변지연회로에 의해 상기 분주회로의 분주펄스와 동기화 시켜야 할 제 1 펄스를 형성하고,
    제 1 위상비교회로에 의해 상기 분주펄스와 상기 제 1 펄스를 비교하고,
    분주분배회로에 의해 상기 기준펄스를 분주하고, 또한 분주비에 대응한 다상클럭을 형성하고,
    상기 제 1 가변지연회로와 동일한 구성으로 된 제 2 가변지연회로의 복수개에 의해,
    상기 분주분배회로에서 형성된 다상클럭을 각각 지연시키고,
    파형합성호로에 의해 상기 제 2 가변지연회로의 복수로부터 이루어지는 지연출력으로부터 상기 기준펄스에 대응한 펄스를 생성하고,
    제어전압발생회로에 의해 상기 제 1 위상비교회로의 비교출력에 대응해서 상기 제 1 가변지연회로 및 제 2 가변지연회로의 제어전압을 형성해서 이루어지는 것을 특징으로 하는 동기화방법.
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