KR100886354B1 - 다중 위상 클럭신호를 사용하는 통신 시스템 및 통신 방법 - Google Patents

다중 위상 클럭신호를 사용하는 통신 시스템 및 통신 방법 Download PDF

Info

Publication number
KR100886354B1
KR100886354B1 KR1020070048254A KR20070048254A KR100886354B1 KR 100886354 B1 KR100886354 B1 KR 100886354B1 KR 1020070048254 A KR1020070048254 A KR 1020070048254A KR 20070048254 A KR20070048254 A KR 20070048254A KR 100886354 B1 KR100886354 B1 KR 100886354B1
Authority
KR
South Korea
Prior art keywords
clock
data
clock signal
signal
phase
Prior art date
Application number
KR1020070048254A
Other languages
English (en)
Other versions
KR20080102007A (ko
Inventor
장영찬
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070048254A priority Critical patent/KR100886354B1/ko
Priority to US12/121,017 priority patent/US8023608B2/en
Publication of KR20080102007A publication Critical patent/KR20080102007A/ko
Application granted granted Critical
Publication of KR100886354B1 publication Critical patent/KR100886354B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop

Abstract

다중 위상 클럭신호를 사용하는 통신 시스템 및 통신 방법이 개시된다. 통신 시스템은 송신 장치 및 수신 장치를 포함한다. 송신 장치는 수신 장치로부터 비트 락 검출신호를 수신하고 비트 락 검출신호에 응답하여 코스 튜닝을 수행하여 적응적으로 위상이 변화되는 제 1 클럭신호를 발생시키고 제 1 클럭신호 및 제 1 데이터를 출력한다. 수신 장치는 비트 락 검출신호 및 제 1 클럭신호에 기초하여 파인 튜닝을 수행하고 복수의 위상 클럭을 가지는 내부 클럭신호를 발생시키고 내부 클럭신호에 응답하여 제 1 데이터를 샘플링하고 제 2 데이터를 발생시킨다. 따라서, 통신 장치는 지터 노이즈가 적고 수신 장치에 포함된 클럭 발생기의 사이즈가 작다.
multi-phase clock, 다중 위상 클럭, 통신 시스템, 송신 장치, 수신 장치

Description

다중 위상 클럭신호를 사용하는 통신 시스템 및 통신 방법{SYSTEM AND METHOD OF COMMUNICATION USING MULTI-PHASE CLOCK SIGNAL}
도 1은 종래의 통신 시스템에서 다중 위상 클럭신호를 데이터와 동기시키는 과정을 나타내는 타이밍도이다.
도 2는 본 발명의 제 1 실시예에 따른 통신 시스템을 나타내는 블록도이다.
도 3은 도 2의 통신 시스템에 포함되어 있는 송신 장치의 하나의 실시예를 나타내는 블록도이다.
도 4는 도 3의 송신 장치에 있는 다중 위상 클럭신호와 데이터를 함께 나타낸 타이밍도이다.
도 5는 도 3의 송신 장치에 포함되어 있는 출력회로의 하나의 실시예를 나타내는 회로도이다.
도 6은 도 3의 송신 장치에 포함되어 있는 클럭 위상 제어회로의 하나의 실시예를 나타내는 회로도이다.
도 7은 도 2의 통신 시스템에 포함되어 있는 수신 장치의 하나의 실시예를 나타내는 블록도이다.
도 8은 도 2의 통신 시스템에서 다중 위상 클럭신호를 데이터와 동기시키는 하나의 과정을 나타내는 타이밍도이다.
도 9는 도 2의 통신 시스템에 포함된 송신 장치에서 발생되는 코스 튜닝 과정을 나타내는 표이다.
도 10은 도 2의 통신 시스템에서 4-위상 클럭신호를 데이터와 동기시키는 다른 하나의 과정을 나타내는 타이밍도이다.
도 11 및 도 12는 각각 종래의 통신 시스템과 본 발명의 실시예에 따른 통신 시스템의 지터 노이즈를 나타내는 그래프이다.
도 13은 본 발명의 제 2 실시예에 따른 통신 시스템을 나타내는 블록도이다.
도 14는 도 13의 통신 시스템에 포함되어 있는 송신 장치의 하나의 실시예를 나타내는 블록도이다.
도 15는 도 13의 통신 시스템에 포함되어 있는 수신 장치의 하나의 실시예를 나타내는 블록도이다.
* 도면의 주요부분에 대한 부호의 설명 *
1000, 2000 : 통신 시스템
1100, 2100 : 송신 장치
1200, 2200 : 수신 장치
1230, 2230 : 입력 회로
1110, 1220, 2110, 2220 : 다중 위상 클럭 발생기
1120, 2120 : 출력 회로
1126, 1127, 2260 : 멀티플렉서
1133 : 쉬프트 레지스터
1130, 2130 : 클럭 위상 제어회로
1140, 1250, 2140, 2250 : 논리 회로
1240, 2150 : 비트 락 검출 회로
본 발명은 통신 시스템에 관한 것으로, 특히 다중 위상 클럭신호를 사용하는 통신 시스템에 관한 것이다.
통신 시스템은 송신 장치와 수신 장치로 구성된다. 데이터의 전송 속도를 향상시키기 위해 송신 장치는 일정한 주기를 가지는 클럭신호로 데이터를 샘플링하여 전송한다. 수신 장치는 송신 장치로부터 데이터뿐만 아니라 클럭신호도 수신한다.
정보기술이 발전함에 따라 반도체 메모리 장치는 집적도와 동작 속도가 증가하고 있다. SDR DRAM(Single Data Rate Dynamic Random Access Memory)은 하나의 클럭 사이클 동안 1 비트의 데이터를 출력하고, DDR DRAM(Double Data Rate DRAM)은 하나의 클럭 사이클 동안 2 비트의 데이터를 출력한다. QDR DRAM(Quad Data Rate DRAM)은 하나의 클럭 사이클 동안 4 비트의 데이터를 출력하고, ODR DRAM(Octuple Data Rate DRAM)은 하나의 클럭 사이클 동안 8 비트의 데이터를 출력한다. QDR DRAM과 ODR DRAM은 다중 위상(multi-phase) 클럭신호를 사용하여 데이터를 샘플링한다.
다중 위상 클럭신호를 사용하는 메모리 시스템에서는 클럭신호와 데이터의 스큐를 제어하기가 쉽지 않다. 예를 들어, 종래의 차동 클럭신호를 이용하는 QDR DRAM에서 데이터와 샘플링 클럭신호 사이의 경로차에 기인하여 데이터와 클럭신호 사이에 스큐가 발생했을 때 수신 장치에서만 위상 락을 수행하면 최대 6 UI(unit interval)의 지터 노이즈가 발생할 수 있다. 종래의 기술을 ODR DRAM에 적용하면, 데이터와 클럭신호 사이에 스큐가 발생했을 때 수신 장치에서만 위상 락을 수행하면 최대 12 UI의 지터 노이즈가 발생할 수 있다. 또한, 다중 위상 클럭신호를 사용하는 메모리 시스템에서 데이터와 클럭신호를 위상 락시키기 위해 수신 장치의 클럭 발생기에서만 위상 락을 수행하면 위상 보간(phase interpolation)을 통해 지연해야 하는 클럭신호의 지연 시간이 너무 길다. 따라서, 수신 장치의 클럭 발생기의 회로 사이즈가 커지고 노이즈가 증가될 수 있다.
도 1은 종래의 통신 시스템에서 다중 위상 클럭신호를 데이터와 동기시키는 과정을 나타내는 타이밍도이다.
도 1을 참조하면, 송신 장치에서 데이터(DATA) 및 클럭신호(CLOCK)를 서로 동기시켜 전송한다. 샘플링 클럭신호(CK_SP)는 클럭신호(CLOCK)가 수신 장치의 클럭 발생기의 지연라인에 의해 제 1 지연시간(tDL)만큼 지연된 클럭신호이다. 위상 보간된(interpolated) 샘플링 클럭신호(CK_SP_PI)는 샘플링 클럭신호(CK_SP)가 위상 보간을 통해 제 2 지연시간(tPI)만큼 지연된 클럭신호이다. 도 1에서, P0은 다중 위상 클럭신호 중 위상 0°인 클럭신호의 상승 에지를 나타내고, P90은 다중 위상 클럭신호 중 위상 90°인 클럭신호의 상승 에지를 나타내고, P180은 다중 위상 클럭신호 중 위상 180°인 클럭신호의 상승 에지를 나타내고, P270은 다중 위상 클 럭신호 중 위상 270°인 클럭신호의 상승 에지를 나타낸다. 도 1에서 별표(*)는 데이터 또는 클럭신호에 포함된 노이즈를 나타낸다. 송신 장치에서 출력된 데이터(DATA)에 포함된 노이즈와 클럭신호(CLOCK)에 포함된 노이즈는 동일한 시간에 발생한다. 그러나, 수신 장치에서 발생된 샘플링 클럭신호(CK_SP)에 포함된 노이즈는 데이터(DATA)에 포함된 노이즈보다 제 1 지연시간(tDL)만큼 뒤에 발생한다. 위상 보간된 샘플링 클럭신호(CK_SP_PI)에 포함된 노이즈는 데이터(DATA)에 포함된 노이즈보다 제 3 지연시간(tDL + tPI)만큼 뒤에 발생한다. 위상 보간된 샘플링 클럭신호(CK_SP_PI)의 P0의 상승 에지는 데이터(DATA)의 비트(D1)와 시간적으로 일치한다.
그런데, 도 1에 도시된 방법으로 데이터와 다중 위상 클럭신호를 동기화시키면, 지터 노이즈(jitter noise)가 크고 클럭 발생기에서 지연시켜야 할 지연량이 크다. 따라서, 위상 보간에 필요한 레지스터(register) 등 회로가 복잡해지고, 반도체 집적회로로 구현시 칩 면적을 많이 차지한다.
따라서, 다중 위상 클럭 신호를 사용하는 메모리 시스템에서, 샘플링 클럭신호와 데이터를 동기시키기 위해 수신 장치에서 지연시켜야 하는 지연시간이 짧은 통신 시스템이 필요하다.
본 발명의 목적은 수신 장치에서 사용되는 클럭신호의 코스 튜닝(coarse tuning) 과정은 송신 장치에서 수행하고 파인 튜닝(fine tuning) 과정은 수신 장치에서 수행하는 통신 시스템을 제공하는 것이다.
본 발명의 다른 목적은 수신 장치에서 사용되는 클럭신호의 코스 튜닝 과정은 송신 장치에서 수행하고 파인 튜닝 과정은 수신 장치에서 수행하는 통신 방법에 관한 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 통신 시스템은 송신 장치 및 수신 장치를 포함한다.
송신 장치는 수신 장치로부터 비트 락 검출신호를 수신하고 상기 비트 락 검출신호에 응답하여 코스 튜닝을 수행하여 적응적으로 위상이 변화되는 제 1 클럭신호를 발생시키고 상기 제 1 클럭신호 및 제 1 데이터를 출력한다. 수신 장치는 상기 비트 락 검출신호 및 상기 제 1 클럭신호에 기초하여 파인 튜닝을 수행하고 복수의 위상 클럭을 가지는 내부 클럭신호를 발생시키고 상기 내부 클럭신호에 응답하여 상기 제 1 데이터를 샘플링하고 제 2 데이터를 발생시킨다.
본 발명의 다른 하나의 실시형태에 따른 통신 시스템은 송신 장치 및 수신 장치를 포함한다.
송신 장치는 복수의 비트를 가지는 제 1 데이터와 복수의 위상 클럭을 가지는 제 1 클럭신호를 발생시키고, 상기 제 1 클럭신호에 응답하여 상기 제 1 데이터를 출력하고, 비트 락 정보를 가지는 제 1 제어신호에 응답하여 위상이 변화되는 제 2 클럭신호를 발생시키고 상기 제 1 클럭신호에 응답하여 상기 제 2 클럭신호를 출력한다. 수신 장치는 상기 비트 락 정보를 가지는 제 2 제어신호 및 상기 제 2 클럭신호에 기초하여 파인 튜닝을 수행하고 다중 위상을 가지는 내부 클럭신호를 발생시키고, 상기 내부 클럭신호에 응답하여 상기 제 1 데이터를 샘플링하여 복수의 비트를 가지는 제 2 데이터를 발생시킨다.
본 발명의 하나의 실시예에 의하면, 상기 송신 장치는 상기 제 1 데이터의 비트 락이 이루어질 때까지 코스 튜닝을 수행하고 상기 제 2 클럭신호를 발생시킬 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 수신장치는 상기 위상 상기 제 1 데이터의 비트 락(bit lock)이 이루어진 후 위상 보간을 통해 상기 파인 튜닝을 수행할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 제어신호 및 상기 제 2 제어신호는 비트 락 검출신호일 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 송신 장치는 다중 위상 클럭 발생기, 클럭 위상 제어회로 및 출력 회로를 포함할 수 있다.
다중 위상 클럭 발생기는 외부 클럭신호에 기초하여 다중 위상을 가지는 상기 제 1 클럭신호를 발생시킨다. 클럭 위상 제어회로는 상기 비트 락 검출신호 및 클럭 업데이트 신호에 응답하여 복수의 비트를 가지는 클럭 위상 제어신호를 발생시킨다. 출력 회로는 상기 제 1 클럭신호에 응답하여 상기 제 1 데이터를 출력하고, 상기 클럭 위상 제어신호 및 상기 제 1 클럭신호에 응답하여 상기 제 2 클럭신호를 발생시킨다.
본 발명의 하나의 실시예에 의하면, 상기 출력 회로는 제 1 멀티플렉서 및 제 2 멀티플렉서를 포함할 수 있다.
제 1 멀티플렉서는 상기 제 1 클럭신호에 응답하여 상기 제 1 데이터의 각 비트를 선택적으로 출력한다. 제 2 멀티플렉서는 상기 제 1 클럭신호에 응답하여 상기 클럭 위상 제어신호를 선택적으로 출력하여 상기 제 2 클럭신호를 발생시킨다.
본 발명의 하나의 실시예에 의하면, 상기 클럭 위상 제어회로는 제 1 논리 회로 및 쉬프트 레지스터를 포함할 수 있다.
제 1 논리 회로는 상기 비트 락 검출신호와 상기 클럭 업데이트 신호에 응답하여 상기 비트 락 검출신호가 디스에이블 상태일 때 펄스 형태의 쉬프트 인에이블 신호를 발생시킨다. 쉬프트 레지스터는 상기 쉬프트 인에이블 신호에 응답하여 쉬프팅 동작을 하고 상기 클럭 위상 제어신호의 비트들을 출력한다.
본 발명의 하나의 실시예에 의하면, 상기 수신 장치는 다중 위상 클럭 발생기, 입력 회로 및 비트 락 검출 회로를 포함할 수 있다.
다중 위상 클럭 발생기는 상기 비트 락 검출신호 및 상기 제 2 클럭신호에 기초하여 상기 위상 보간을 수행하고 다중 위상을 가지는 상기 내부 클럭신호를 발생시킨다. 입력 회로는 상기 내부 클럭신호의 각 비트에 응답하여 상기 제 1 데이터를 샘플링하여 상기 제 2 데이터를 발생시킨다. 비트 락 검출 회로는 상기 제 2 데이터에 응답하여 상기 제 1 데이터가 비트 락이 되었는지를 검출하고 상기 비트 락 검출신호를 발생시킨다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 제어신호는 상기 제 2 데이터이고이고, 상기 제 2 제어신호는 비트 락 검출신호일 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 송신 장치는 상기 제 2 데이터에 응답하여 상기 비트 락 검출신호를 발생시킬 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 송신 장치는 다중 위상 클럭 발생기, 비트 락 검출 회로, 클럭 위상 제어회로 및 출력 회로를 포함할 수 있다.
다중 위상 클럭 발생기는 외부 클럭신호에 기초하여 다중 위상을 가지는 상기 제 1 클럭신호를 발생시킨다. 비트 락 검출 회로는 상기 제 2 데이터에 응답하여 상기 제 1 데이터가 비트 락이 되었는지를 검출하고 상기 비트 락 검출신호를 발생시킨다. 클럭 위상 제어회로는 상기 비트 락 검출신호 및 클럭 업데이트 신호에 응답하여 복수의 비트를 가지는 클럭 위상 제어신호를 발생시킨다. 출력 회로는 상기 제 1 클럭신호에 응답하여 상기 제 1 데이터를 출력하고, 상기 클럭 위상 제어신호 및 상기 제 1 클럭신호에 응답하여 상기 제 2 클럭신호를 발생시킨다.
본 발명의 하나의 실시예에 의하면, 상기 수신 장치는 다중 위상 클럭 발생기 및 입력 회로를 포함할 수 있다.
다중 위상 클럭 발생기는 상기 비트 락 검출신호 및 상기 제 2 클럭신호에 기초하여 상기 위상 보간을 수행하고 복수의 위상 클럭을 가지는 상기 내부 클럭신호를 발생시킨다. 입력 회로는 상기 내부 클럭신호의 각 위상 클럭에 응답하여 상기 제 1 데이터를 샘플링하여 상기 제 2 데이터를 발생시킨다.
본 발명의 하나의 실시예에 의하면, 상기 수신 장치는 선택 제어신호에 응답하여 상기 제 2 데이터의 각 비트를 선택적으로 출력하는 멀티플렉서를 더 포함할 수 있다.
본 발명의 하나의 실시형태에 따른 통신 방법은 송신 장치에서 복수의 비트를 가지는 제 1 데이터와 복수의 비트를 가지는 제 1 클럭신호를 발생시키는 단계, 송신 장치에서 비트 락 정보를 가지는 제 1 제어신호에 응답하여 위상이 변화되는 클럭 위상 제어신호를 발생시키는 단계, 송신 장치에서 상기 제 1 클럭신호에 응답하여 상기 제 1 데이터를 출력하는 단계, 송신 장치에서 상기 제 1 클럭신호에 응답하여 상기 클럭 위상 제어신호를 선택적으로 출력하여 제 2 클럭신호를 발생시키는 단계, 수신 장치에서 상기 비트 락 정보를 가지는 제 2 제어신호 및 상기 제 2 클럭신호에 기초하여 파인 튜닝을 수행하여 다중 위상을 가지는 내부 클럭신호를 발생시키는 단계, 수신장치에서 상기 내부 클럭신호에 응답하여 상기 제 1 데이터를 샘플링하여 복수의 비트를 가지는 제 2 데이터를 발생시키는 단계를 포함한다.
따라서, 본 발명의 실시예에 따른 통신 시스템은 지터 노이즈가 적고 위상 인터폴레이터 회로에서 지연시켜야 할 지연시간이 종래의 시스템에 비해 짧게 설계할 수 있고, 반도체로 구현시 수신 장치의 칩 사이즈를 작게 할 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
본 발명에서, 코스 튜닝(coarse tuning)은 클럭신호의 위상을 메모리 시스템으로 입력되는 데이터의 위상과 락킹(locking)하는 하나의 모드로서, 거침 튜닝을 의미하며 순차적으로 메모리 시스템으로 입력되는 데이터와 클럭신호를 데이터의 1-비트 단위로 위상을 일치시키는 튜닝과정이다. 파인 튜닝(fine tuning)은 클럭신호를 락킹하는 하나의 모드로서, 세밀한 튜닝을 의미하며 데이터 1-비트 이내에서 정밀하게 위상을 일치시키는 일치시키는 튜닝 과정이다. 일반적으로, 파인 튜닝은 코스 튜닝 과정에 의한 코스 락(coarse lock)이 이루어진 후 위상 보간(phase interpolation)을 사용하여 수행된다. 또한, 코스 튜닝에 의해 클럭신호를 락킹하는 과정을 코스 락이라 하고, 파인 튜닝에 의해 클럭신호를 락킹하는 과정을 파인 락이라 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 2는 본 발명의 제 1 실시예에 따른 통신 시스템(1000)을 나타내는 블록도이다.
도 2를 참조하면, 통신 시스템(1000)은 송신 장치(1100) 및 수신 장치(1200)를 포함한다. 도 2의 통신 시스템(1000)은 송신 장치(1100)에서 클럭신호의 코스 튜닝을 수행하고, 수신 장치(1200)에서 클럭신호의 파인 튜닝을 수행한다.
송신 장치(1100)는 복수의 비트를 가지는 제 1 데이터(DATA)와 복수의 비트를 가지는 제 1 클럭신호를 발생시키고, 상기 제 1 클럭신호에 응답하여 상기 제 1 데이터(DATA)를 출력하고, 비트 락 검출신호(BLD)에 응답하여 위상이 변화되는 제 2 클럭신호(CLOCK)를 발생시키고 상기 제 1 클럭신호에 응답하여 제 2 클럭신호(DATA)를 출력한다.
수신 장치(1200)는 상기 비트 락 검출신호(BLD) 및 제 2 클럭신호(CLOCK)에 기초하여 파인 튜닝을 수행하고 다중 위상을 가지는 내부 클럭신호를 발생시킨다. 또한, 수신 장치(1200)는 내부 클럭신호에 응답하여 제 1 데이터(DATA)를 샘플링하여 복수의 비트를 가지는 기입 데이터(write data)를 발생시킨다.
도 2에 도시된 통신 시스템(1000)은 수신 장치(1200)에서 사용되는 클럭신호(CLOCK)와 데이터(DATA)를 동기시키기 위해 클럭신호의 코스 튜닝은 송신 장치에서 수행하고 클럭신호의 파인 튜닝은 수신 장치에서 수행한다. 따라서, 통신 시스템(1000)에 포함된 수신 장치(1200)는 지터 노이즈가 적고 위상 인터폴레이터(phase interpolator) 회로에서 지연시켜야 할 지연시간이 종래의 시스템에 비해 짧게 설계할 수 있다. 따라서, 수신 장치(1200)에 포함된 클럭 발생기의 회로 사이즈를 작게 설계할 수 있고, 반도체로 구현시 칩 사이즈를 작게 할 수 있다. 송신 장치(1100) 및 수신 장치(1200)는 각각 하나의 반도체 집적회로로 구성될 수 있다.
도 3은 도 2의 통신 시스템에 포함되어 있는 송신 장치의 하나의 실시예를 나타내는 블록도이다.
도 3을 참조하면, 송신 장치(1100)는 4-위상 클럭 발생기(1110), 클럭 위상 제어회로(1130), 논리 회로(1140) 및 출력 회로(1120)를 포함한다.
4 위상 클럭 발생기(1110)는 외부 클럭신호(CLK)에 기초하여 4 개의 위상 클 럭을 가지는 제 1 클럭신호(CLK[1:4])를 발생시킨다. 클럭 위상 제어 회로(1130)는 비트 락 검출신호(BLD) 및 클럭 업데이트 신호(CLK_UPDATE)에 응답하여 4 개의 비트를 가지는 클럭 위상 제어신호(C[1:4])를 발생시킨다. 논리 회로(1140)는 4 개의 비트(D1, D2, D3, D4)로 구성된 제 1 데이터(DATA)를 발생시킨다. 출력 회로(1120)는 제 1 클럭신호(CLK[1:4])에 응답하여 제 1 데이터(DATA)를 출력하고, 클럭 위상 제어신호(C[1:4]) 및 제 1 클럭신호(CLK[1:4])에 응답하여 제 2 클럭신호(CLOCK)를 출력한다.
도 4는 도 3의 송신 장치에 있는 4-위상 클럭신호와 데이터를 함께 나타낸 타이밍도이다.
도 4에서, CLK_1은 외부 클럭신호(CLK)와 동일한 위상을 가지는 위상 클럭이고, CLK_2는 외부 클럭신호(CLK)보다 위상이 90도 지연된 위상 클럭이고, CLK_3은 외부 클럭신호(CLK)보다 위상이 180도 지연된 신호이고, CLK_4는 외부 클럭신호(CLK)보다 위상이 270도 지연된 위상 클럭이다. 도 4를 참조하면, CLK_1의 상승 에지(rising edge)에 응답하여 데이터(DATA)의 제 1 비트(D1)가 출력되고, CLK_2의 상승 에지에 응답하여 데이터(DATA)의 제 2 비트(D2)가 출력되고, CLK_3의 상승 에지에 응답하여 데이터(DATA)의 제 3 비트(D3)가 출력되고, CLK_4의 상승 에지에 응답하여 데이터(DATA)의 제 4 비트(D4)가 출력된다.
도 5는 도 3의 송신 장치에 포함되어 있는 출력회로의 하나의 실시예를 나타내는 회로도이다.
도 5를 참조하면, 출력 회로(1120)는 제 1 멀티플렉서(1126) 및 제 2 멀티플 렉서(1127)를 포함한다.
제 1 멀티플렉서(1126)는 제 1 클럭신호(CLK[1:4])에 응답하여 제 1 데이터(DATA)의 각 비트(D1, D2, D3, D4)를 선택적으로 출력한다. 제 2 멀티플렉서(1127)는 제 1 클럭신호(CLK[1:4])에 응답하여 클럭 위상 제어신호(C[1:4])의 각 비트(C1, C2, C3, C4)를 선택적으로 출력하여 제 2 클럭신호(CLOCK)를 발생시킨다. 클럭 위상 제어신호(C[1:4])는 디지털 코드로 이루어진다.
또한, 출력 회로(1120)는 제 1 멀티플렉서(1126)의 출력신호를 버퍼링하여 제 1 데이터(DATA)를 출력하는 제 1 버퍼(1128) 및 제 2 멀티플렉서(1127)의 출력신호를 버퍼링하여 제 2 클럭신호(CLOCK)를 출력하는 제 2 버퍼(1129)를 포함한다.
도 6은 도 3의 송신 장치(1100)에 포함되어 있는 클럭 위상 제어회로(1130)의 하나의 실시예를 나타내는 회로도이다.
도 6을 참조하면, 클럭 위상 제어회로(1130)는 인버터(1131), AND 게이트(1132) 및 쉬프트 레지스터(1133)를 포함한다.
인버터(1131)는 비트 락 검출신호(BLD)를 반전시킨다. AND 게이트(1132)는 인버터(1131)의 출력신호와 클럭 업데이트 신호(CLK_UPDATE)에 대해 논리곱 연산을 수행하고 펄스 형태의 쉬프트 인에이블 신호(SHIFT_EN)를 발생시킨다. 쉬프트 레지스터(1133)는 쉬프트 인에이블 신호(SHIFT_EN)에 응답하여 쉬프팅 동작을 하고 클럭 위상 제어신호(C[1:4])의 비트들(C1, C2, C3, C4)을 출력한다. 쉬프트 레지스터(1133)는 캐스케이드 연결된 플립플롭들(FF1, FF2, FF3, FF4)을 포함한다. 제 1 플립플롭(FF1)의 출력단자에서 클럭 위상 제어신호(C[1:4])의 제 1 비트(C1)가 출력되고, 제 2 플립플롭(FF2)의 출력단자에서 클럭 위상 제어신호(C[1:4])의 제 2 비트(C2)가 출력되고, 제 3 플립플롭(FF3)의 출력단자에서 클럭 위상 제어신호(C[1:4])의 제 3 비트(C3)가 출력되고, 제 4 플립플롭(FF4)의 출력단자에서 클럭 위상 제어신호(C[1:4])의 제 4 비트(C4)가 출력된다. 클럭 위상 제어회로(1130)의 동작 초기에, 제 1 플립플롭(FF1) 및 제 2 플립플롭(FF2)은 세트되고, 제 3 플립플롭(FF3) 및 제 4 플립플롭(FF4)은 리셋된다. 즉, 클럭 위상 제어회로(1130)의 동작 초기에, 클럭 위상 제어신호(C[1:4])는 1100가 된다.
이하, 도 6에 도시된 클럭 위상 제어회로(1130)의 동작을 설명한다.
비트 락 검출신호(BLD)가 로직 "로우" 상태일 때, 즉 제 2 클럭신호(CLOCK)가 비트 락이 이루어지지 않았을 때, 펄스 형태를 가지는 쉬프트 인에이블 신호(SHIFT_EN)가 발생된다. 쉬프트 레지스터(1133)는 쉬프트 인에이블 신호(SHIFT_EN)에 응답하여 쉬프팅되는 4 비트(C1, C2, C3, C4)의 클럭 위상 제어신호를 출력한다.
비트 락 검출신호(BLD)가 로직 "하이" 상태일 때, 즉 제 2 클럭신호(CLOCK)가 비트 락이 이루어졌을 때, 쉬프트 인에이블 신호(SHIFT_EN)는 디스에이블 된다. 이 때, 쉬프트 레지스터(1133)는 쉬프팅 동작을 하지 않는다.
도 7은 도 2의 통신 시스템(1000)에 포함되어 있는 수신 장치(1200)의 하나의 실시예를 나타내는 블록도이다.
도 7을 참조하면, 수신 장치(1200)는 제 1 버퍼(1239), 다중 위상 클럭 발생기(1220), 입력 회로(1230), 비트 락 검출 회로(1240) 및 로직 회로(1250)를 포함 한다. 다중 위상 클럭 발생기(1220)는 지연라인(delay line)(미도시) 및 위상 인터폴레이터(phase interpolator)(미도시)를 포함할 수 있다.
수신 장치(1200)는 데이터 입력단자(1201)를 통해 제 1 데이터(DATA)를 수신하고, 클럭 입력단자(1202)를 통해 제 2 클럭신호(CLOCK)를 수신한다. 제 1 버퍼(1239)는 제 2 클럭신호(CLOCK)를 버퍼링한다. 다중 위상 클럭 발생기(1220)는 비트 락 검출신호(BLD) 및 제 1 버퍼(1239)의 출력신호(BCLOCK)에 기초하여 위상 보간을 수행하고 4 개의 위상 클럭을 가지는 내부 클럭신호(ICLK1, ICLK2, ICLK3, ICLK4)를 발생시킨다.
입력 회로(1230)는 내부 클럭신호의 각 위상 클럭(ICLK1, ICLK2, ICLK3, ICLK4)에 응답하여 제 1 데이터(DATA)를 샘플링하여 기입 데이터(D1_WR, D2_WR, D3_WR, D4_WR)를 발생시킨다. 비트 락 검출 회로(1240)는 기입 데이터(D1_WR, D2_WR, D3_WR, D4_WR)에 응답하여 제 1 데이터(DATA)가 비트 락이 되었는지를 검출하고 비트 락 검출신호(BLD)를 발생시킨다. 비트 락 검출 회로(1240)는 기입 데이터(D1_WR, D2_WR, D3_WR, D4_WR)의 어느 한 비트를 사용하여 비트 락 검출신호(BLD)를 발생시킬 수도 있고, 기입 데이터(D1_WR, D2_WR, D3_WR, D4_WR)의 모든 비트를 사용하여 비트 락 검출신호(BLD)를 발생시킬 수도 있다. 로직 회로(1250)는 기입 데이터의 각 비트(D1_WR, D2_WR, D3_WR, D4_WR)에 응답하여 동작한다.
입력 회로(1230)는 제 2 버퍼(1231), 제 3 버퍼(1232), 제 4 버퍼(1233), 제 5 버퍼(1234), 제 1 플립플롭(1235), 제 2 플립플롭(1236), 제 3 플립플롭(1237) 및 제 4 플립플롭(1238)을 포함한다.
제 2 버퍼(1231), 제 3 버퍼(1232), 제 4 버퍼(1233) 및 제 5 버퍼(1234)는 제 1 데이터(DATA)를 버퍼링한다. 제 1 플립플롭(1235)은 내부 클럭신호의 제 1 위상 클럭(ICLK1)에 응답하여 제 2 버퍼(1231)의 출력신호를 샘플링하고 기입 데이터의 제 1 비트(D1_WR)를 출력한다. 제 2 플립플롭(1236)은 내부 클럭신호의 제 2 위상 클럭(ICLK2)에 응답하여 제 3 버퍼(1232)의 출력신호를 샘플링하고 기입 데이터의 제 2 비트(D2_WR)를 출력한다. 제 3 플립플롭(1237)은 내부 클럭신호의 제 3 위상 클럭(ICLK3)에 응답하여 제 4 버퍼(1233)의 출력신호를 샘플링하고 기입 데이터의 제 3 비트(D3_WR)를 출력한다. 제 4 플립플롭(1238)은 내부 클럭신호의 제 4 위상 클럭(ICLK4)에 응답하여 제 5 버퍼(1234)의 출력신호를 샘플링하고 기입 데이터의 제 4 비트(D4_WR)를 출력한다.
이하, 도 7에 도시된 수신 장치(1200)의 동작을 설명한다.
비트 락 검출 회로(1240)는 기입 데이터의 비트들(D1_WR, D2_WR, D3_WR, D4_WR)에 응답하여 제 1 데이터(DATA)가 비트 락이 되었는지를 검출한다. 예를 들어, 제 1 데이터(DATA)의 제 1 비트(D1)의 중간지점과 다중 위상 클럭 발생기(1220)에 의해 발생된 내부 클럭신호의 제 1 위상 클럭(ICLK1)의 상승 에지(rising edge)의 간격이 1 UI 보다 작아지면, 비트 락이 이루어진 것으로 볼 수 있다. 비트 락이 이루어지면, 다중 위상 클럭 발생기(1220)는 비트 락 검출신호(BLD)에 응답하여 위상 인터폴레이션을 수행하여 제 2 클럭신호(CLOCK)를 파인 튜닝시킨다.
도 8은 도 2의 통신 시스템에서 다중 위상 클럭신호를 데이터와 동기시키는 하나의 과정을 나타내는 타이밍도이다. 도 8에서 DATA는 송신 장치(1100)에서 출력되는 제 1 데이터를 나타내며, CLOCK는 송신 장치(1100)에서 출력되는 제 2 클럭신호를 나타내며, ICLK는 제 2 클럭신호(CLOCK)에 기초하여 수신 장치(1200)에서 발생되는 클럭신호를 나타낸다. 또한, 도 8에서 CLOCK_CL은 송신 장치(1100)에서 코스락이 수행된 후의 클럭신호를 나타내고, ICLK_CL는 CLOCK_CL가 수신 장치(1200)의 지연 라인에 의해 지연된 클럭신호를 나타낸다. 또한, 도 8에서 ICLK_FL은 CLOCK_CL에 대해 파인 튜닝을 수행한 후의 클럭신호를 나타낸다. 도 8에서 별표(*)는 데이터 또는 클럭신호에 포함된 노이즈를 나타낸다.
도 8을 참조하면, 도 2에 도시된 송신 장치(1100)는 제 1 데이터(DATA) 및 제 2 클럭신호(CLOCK)를 서로 동기시켜 전송한다. ICLK는 제 2 클럭신호(CLOCK)가 수신 장치의 클럭 발생기의 지연라인에 의해 제 1 지연시간(tDL)만큼 지연된 클럭신호이다. 클럭 발생기는 위상동기루프 회로 또는 지연동기루프 회로를 사용하여 구현할 수 있다. 도 8에서, P0은 다중 위상 클럭신호 중 위상 0도인 클럭신호의 상승 에지를 나타내고, P90은 다중 위상 클럭신호 중 위상 90도인 클럭신호의 상승 에지를 나타내고, P180은 다중 위상 클럭신호 중 위상 180도인 클럭신호의 상승 에지를 나타내고, P270은 다중 위상 클럭신호 중 위상 270도인 클럭신호의 상승 에지를 나타낸다. 송신 장치(1100)에서 출력된 제 1 데이터(DATA)에 포함된 노이즈와 제 2 클럭신호(CLOCK)에 포함된 노이즈는 동일한 시간에 발생한다. 그러나, 수신 장치(1200)에서 발생된 ICLK에 포함된 노이즈는 제 1 데이터(DATA)에 포함된 노이즈보다 제 1 지연시간(tDL)만큼 뒤에 발생한다.
송신 장치(1100)에서 코스락이 수행된 후에 발생되는 클럭신호인 CLOCK_CL은 CLOCK보다 위상 제어시간(tPC)만큼 앞서는 클럭신호이다. CLOCK_CL에 포함된 노이즈는 제 2 클럭신호(CLOCK)에 포함된 노이즈와 동일한 시간에 발생한다. CLOCK_CL가 수신 장치(1200)의 지연 라인에 의해 지연된 클럭신호인 ICLK_CL에 포함된 노이즈는 제 1 데이터(DATA)에 포함된 노이즈보다 제 1 지연시간(tDL)만큼 뒤에 발생한다. CLOCK_CL에 대해 파인 튜닝을 수행한 후의 클럭신호를 나타내는 ICLK_FL은 제 1 데이터(DATA)와 동기되어 있다. 즉, ICLK_FL의 제 1 위상 클럭(P0)의 상승 에지는 제 1 데이터(DATA)의 제 1 비트(D1)의 중심과 일치한다. 도 8의 타이밍도에서, 파인 튜닝 과정에서 위상 인터폴레이션에 의한 지연시간은 약 0.5 UI(unit interval)이다. 여기서, 1UI는 데이터 비트의 단위 간격을 나타낸다. 도 8의 예에서, 제 1 데이터(DATA)에 포함된 노이즈의 발생시점과 ICLK_FL에 포함된 노이즈의 발생시점은 2 UI보다 작다.
도 8에 도시된 바와 같이, 본 발명의 실시예에 따른 통신 시스템은 수신 장치의 위상 인터폴레이션에 의한 지연시간이 짧으므로, 위상 인터폴레이터에 포함되는 쉬프트 레지스터의 사이즈가 작아도 된다.
도 9는 도 2의 통신 시스템에 포함된 송신 장치에서 발생되는 코스 튜닝 과정을 나타내는 표이다. 도 9의 표에는 송신 장치(1100)에서 코스락이 수행된 후의 클럭신호(CLOCK_CL)와 수신 장치(1200)의 클럭 발생회로(도 7의 1220)의 위상 보간의 설정 값을 나타낸다.
도 9의 제 1 행(PCS1)에서, CLOCK_CL의 디지털 코드는 [1100]이고, 위상 보 간(phase interpolation)의 설정 값은 P0-45°이다. 제 2 행(PCS2)에서, CLOCK_CL의 디지털 코드는 [0110]이고, 위상 보간의 설정 값은 P90-45°이다. 제 3 행(PCS3)에서, CLOCK_CL의 디지털 코드는 [0011]이고, 위상 보간의 설정 값은 P180-45°이다. 제 4 행(PCS4)에서, CLOCK_CL의 디지털 코드는 [1001]이고, 위상 보간의 설정 값은 P270-45°이다. 도 9의 표에 도시된 바와 같이, 인터폴레이터의 특성 때문에 각 위상 클럭에서 45°를 뺀 값을 위상 보간의 값으로 설정한다.
수신 장치(1200)에서, 비트 락 검출신호(BLD)가 활성화되지 않으면, 즉 데이터와 클럭신호가 동기되지 않으면, 도 9에 도시된 바와 같이, CLOCK_CL은 도 6에 도시된 클럭 위상 제어회로에 의해 [1100], [0110], [0011], [1001]의 순서로 쉬프트하면서 디지털 코드를 바꾼다. 일단, 비트 락이 이루어져 비트 락 검출신호(BLD)가 활성화되면, CLOCK_CL은 [1100], [0110], [0011], [1001] 중에서 하나의 값을 유지한다.
도 8을 다시 참조하면, 제 1 데이터(DATA)의 비트들(D1, D2, D3, D4)에 대응하는 제 2 클럭신호(CLOCK)의 디지털 코드는 [1100]이고, 제 1 데이터(DATA)의 비트들(D1, D2, D3, D4)에 대응하는 CLOCK_CL의 디지털 코드는 [1001]이다. CLOCK_CL의 디지털 코드가 [1001]이면, 수신 장치(1200)의 클럭 발생회로의 위상 보간의 설정 값은 P270-45°이다.
도 10은 도 2의 통신 시스템에서 다중 위상 클럭신호를 데이터와 동기시키는 다른 하나의 과정을 나타내는 타이밍도이다. 도 10의 타이밍도는 2 번의 코스 xbsld을 수행하는 예를 나타낸다.
도 10을 참조하면, 도 2에 도시된 송신 장치(1100)는 제 1 데이터(DATA) 및 제 2 클럭신호(CLOCK)를 서로 동기시켜 전송한다. 송신 장치(1100)에서 출력된 제 1 데이터(DATA)에 포함된 노이즈와 제 2 클럭신호(CLOCK)에 포함된 노이즈는 동일한 시간에 발생한다. 그러나, 수신 장치(1200)에서 발생된 ICLK에 포함된 노이즈는 제 1 데이터(DATA)에 포함된 노이즈보다 제 1 지연시간(tDL)만큼 뒤에 발생한다.
송신 장치(1100)에서 제 1 코스락이 수행된 후에 발생되는 클럭신호인 CLOCK_CL_1은 CLOCK보다 제 1 위상 제어시간(tPC1)만큼 앞서는 클럭신호이다. CLOCK_CL_1에 포함된 노이즈는 제 2 클럭신호(CLOCK)에 포함된 노이즈와 동일한 시점에 발생한다. CLOCK_CL_1가 수신 장치(1200)의 지연 라인에 의해 지연된 클럭신호인 ICLK_CL_1에 포함된 노이즈는 제 1 데이터(DATA)에 포함된 노이즈보다 제 1 지연시간(tDL)만큼 뒤에 발생한다.
제 1 코스 튜닝 과정을 통해 코스 튜닝이 이루어지지 않은 경우 제 2 코스 튜닝을 수행한다. 송신 장치(1100)에서 제 2 코스 튜닝이 수행된 후에 발생되는 클럭신호인 CLOCK_CL_2는 CLOCK_CL_1보다 제 2 위상 제어시간(tPC2)만큼 앞서는 클럭신호이다. CLOCK_CL_2에 포함된 노이즈는 제 2 클럭신호(CLOCK)에 포함된 노이즈와 동일한 시점에 발생한다. CLOCK_CL_2가 수신 장치(1200)의 지연 라인에 의해 지연된 클럭신호인 ICLK_CL_2에 포함된 노이즈는 제 1 데이터(DATA)에 포함된 노이즈보다 제 1 지연시간(tDL)만큼 뒤에 발생한다.
CLOCK_CL_2에 대해 파인 튜닝을 수행한 후에 발생되는 클럭신호인 ICLK_FL은 제 1 데이터(DATA)와 동기되어 있다. 즉, ICLK_FL의 제 1 위상 클럭(P0)의 상승 에지는 제 1 데이터(DATA)의 제 1 비트(D1)의 중심과 일치한다. 도 10의 타이밍도에서, 파인 튜닝 과정에서 위상 인터폴레이션에 의한 지연시간은 약 1 UI(unit interval)이다. 도 10의 예에서, 제 1 데이터(DATA)에 포함된 노이즈의 발생시점과 ICLK_FL에 포함된 노이즈의 발생시점은 3 UI보다 작다.
도 10에 도시된 바와 같이, 본 발명의 실시예에 따른 통신 시스템은 수신 장치의 위상 인터폴레이션에 의한 지연시간이 짧으므로, 위상 인터폴레이터에 포함되는 쉬프트 레지스터의 사이즈가 작아도 된다.
도 11 및 도 12는 각각 종래의 통신 시스템과 본 발명의 실시예에 따른 통신시스템의 지터 노이즈를 나타내는 그래프이다. 도 11은 종래의 방법으로 데이터와 클럭신호를 동기화시키는 시스템에 대한 주파수에 따른 지터 노이즈를 나타내고, 도 12는 도 2에 도시된 본 발명의 실시예에 따른 통신 시스템에 대한 주파수에 따른 지터 노이즈를 나타낸다.
도 11 및 도 12를 참조하면, 종래의 통신 시스템에서 지터 노이즈의 최대 값은 330MHz에서 165ps이고, 본 발명의 실시예에 따른 통신 시스템에서 지터 노이즈의 최대 값은 430MHz에서 95ps이다. 따라서, 본 발명의 실시예에 따른 통신 시스템이 종래의 통신 시스템에 비해 지터 특성이 우수함을 알 수 있다.
도 13은 본 발명의 제 2 실시예에 따른 통신 시스템(2000)을 나타내는 블록도이다.
도 13을 참조하면, 통신 시스템(2000)은 송신 장치(2100) 및 수신 장치(2200)를 포함한다. 도 13의 통신 시스템(2000)은 송신 장치(2100)에서 클럭신호의 코스 튜닝을 수행하고, 수신 장치(2200)에서 클럭신호의 파인 튜닝을 수행한다.
송신 장치(2100)는 복수의 비트를 가지는 제 1 데이터(DATA)와 복수의 위상 클럭을 가지는 제 1 클럭신호를 발생시키고, 상기 제 1 클럭신호에 응답하여 상기 제 1 데이터(DATA)를 출력한다. 또한, 송신 장치(2100)는 기입 데이터(D1_WR, D2_WR, D3_WR, D4_WR)에 응답하여 비트 락 검출신호(BLD)를 발생시키고, 비트 락 검출신호(BLD)에 응답하여 위상이 변화되는 제 2 클럭신호(CLOCK)를 발생시키고 상기 제 1 클럭신호에 응답하여 제 2 클럭신호(DATA)를 출력한다.
수신 장치(2200)는 비트 락 검출신호(BLD) 및 제 2 클럭신호(CLOCK)에 기초하여 파인 튜닝을 수행하고 다중 위상을 가지는 내부 클럭신호를 발생시킨다. 또한, 수신 장치(2200)는 내부 클럭신호에 응답하여 제 1 데이터(DATA)를 샘플링하여 복수의 비트를 가지는 기입 데이터를 발생시킨다.
도 14는 도 13의 통신 시스템에 포함되어 있는 송신 장치(2100)의 하나의 실시예를 나타내는 블록도이다.
도 14를 참조하면, 송신 장치(2100)는 다중 위상 클럭 발생기(2110), 클럭 위상 제어 회로(2130), 논리 회로(2140), 비트 락 검출 회로(2150) 및 출력 회로(2120)를 포함한다.
다중 위상 클럭 발생기(2110)는 외부 클럭신호(CLK)에 기초하여 4 개의 위상 클럭을 가지는 제 1 클럭신호(CLK[1:4])를 발생시킨다. 비트 락 검출 회로(2150)는 기입 데이터의 제 1 비트(D1_WR)에 응답하여 제 1 데이터(DATA)가 비트 락이 되었는지를 검출하고 비트 락 검출신호(BLD)를 발생시킨다. 클럭 위상 제어 회로(2130) 는 비트 락 검출신호(BLD) 및 클럭 업데이트 신호(CLK_UPDATE)에 응답하여 4 개의 비트를 가지는 클럭 위상 제어신호(C[1:4])를 발생시킨다. 논리 회로(2140)는 4 개의 비트(D1, D2, D3, D4)로 구성된 제 1 데이터(DATA)를 발생시킨다. 출력 회로(2120)는 제 1 클럭신호(CLK[1:4])에 응답하여 제 1 데이터(DATA)를 출력하고, 클럭 위상 제어신호(C[1:4]) 및 제 1 클럭신호(CLK[1:4])에 응답하여 제 2 클럭신호(CLOCK)를 발생시킨다.
도 15는 도 13의 통신 시스템에 포함되어 있는 수신 장치(2200)의 하나의 실시예를 나타내는 블록도이다.
도 15를 참조하면, 수신 장치(2200)는 제 1 버퍼(2210), 다중 위상 클럭 발생기(2220), 입력 회로(2230), 멀티플렉서(2260) 및 로직 회로(2250)를 포함한다.
수신 장치(2200)는 데이터 입력단자(2201)를 통해 제 1 데이터(DATA)를 수신하고, 클럭 입력단자(2202)를 통해 제 2 클럭신호(CLOCK)를 수신한다. 제 1 버퍼(2210)는 제 2 클럭신호(CLOCK)를 버퍼링한다. 다중 위상 클럭 발생기(2220)는 비트 락 검출신호(BLD) 및 제 1 버퍼(2210)의 출력신호(BCLOCK)에 기초하여 위상 보간을 수행하고 4 개의 위상 클럭을 가지는 내부 클럭신호(ICLK1, ICLK2, ICLK3, ICLK4)를 발생시킨다.
입력 회로(2230)는 내부 클럭신호의 각 위상 클럭(ICLK1, ICLK2, ICLK3, ICLK4)에 응답하여 제 1 데이터(DATA)를 샘플링하여 기입 데이터(D1_WR, D2_WR, D3_WR, D4_WR)를 발생시킨다. 로직 회로(1250)는 기입 데이터의 각 비트(D1_WR, D2_WR, D3_WR, D4_WR)에 응답하여 동작한다. 도 15의 수신 장치에서 비트 락 검출 신호(BLD)는 송신 장치(도 13의 2100)로부터 수신된 신호이다.
입력 회로(2230)는 제 2 버퍼(2231), 제 3 버퍼(2232), 제 4 버퍼(2233), 제 5 버퍼(2234), 제 1 플립플롭(2235), 제 2 플립플롭(2236), 제 3 플립플롭(2237) 및 제 4 플립플롭(2238)을 포함한다.
제 2 버퍼(2231), 제 3 버퍼(2232), 제 4 버퍼(2233) 및 제 5 버퍼(2234)는 제 1 데이터(DATA)를 버퍼링한다. 제 1 플립플롭(2235)은 내부 클럭신호의 제 1 위상 클럭(ICLK1)에 응답하여 제 2 버퍼(2231)의 출력신호를 샘플링하고 기입 데이터의 제 1 비트(D1_WR)를 출력한다. 제 2 플립플롭(2236)은 내부 클럭신호의 제 2 위상 클럭(ICLK2)에 응답하여 제 3 버퍼(2232)의 출력신호를 샘플링하고 기입 데이터의 제 2 비트(D2_WR)를 출력한다. 제 3 플립플롭(2237)은 내부 클럭신호의 제 3 위상 클럭(ICLK3)에 응답하여 제 4 버퍼(2233)의 출력신호를 샘플링하고 기입 데이터의 제 3 비트(D3_WR)를 출력한다. 제 4 플립플롭(2238)은 내부 클럭신호의 제 4 위상 클럭(ICLK4)에 응답하여 제 5 버퍼(2234)의 출력신호를 샘플링하고 기입 데이터의 제 4 비트(D4_WR)를 출력한다. 기입 데이터(D1_WR, D2_WR, D3_WR, D4_WR)의 각 비트는 비트 락 정보를 가지는 신호이며, 수신 장치(2200)는 기입 데이터(D1_WR, D2_WR, D3_WR, D4_WR)의 각 비트를 멀티플렉서(2260)를 통해 송신 장치(도 13의 2100)에 제공한다. 멀티플렉서(2260)는 선택 제어신호(CONT)에 응답하여 기입 데이터(D1_WR, D2_WR, D3_WR, D4_WR)의 비트들을 선택적으로 출력한다.
이하, 도 13 내지 도 15를 참조하여 본 발명의 실시예에 따른 통신 시스템(2000)의 동작을 설명한다.
도 13에 도시된 통신 시스템(2000)은 도 2에 도시된 통신 시스템(1000)과 달리, 비트 락 검출 회로(2150)가 송신 장치(2100) 내에 포함되어 있다. 비트 락 검출 회로(2150)는 수신 장치(2200)로부터 기입 데이터의 제 1 비트(D1_WR)를 수신하고, 기입 데이터의 제 1 비트(D1_WR)에 응답하여 제 1 데이터(DATA)가 비트 락이 되었는지를 검출하고 비트 락 검출신호(BLD)를 발생시킨다. 송신 장치(2100) 및 수신 장치(2200)는 각각 하나의 반도체 집적회로로 구성될 수 있다.
도 13에 도시된 통신 시스템(2000)은 도 2에 도시된 통신 시스템(1000)과 동작이 유사함으로 도 13의 통신 시스템(2000)에 동작에 대한 설명은 생략한다.
상술한 바와 같이, 본 발명에 따른 통신 시스템은 수신 장치에서 사용되는 클럭신호와 데이터를 동기시키기 위해 클럭신호의 코스 튜닝은 송신 장치에서 수행하고 클럭신호의 파인 튜닝은 수신 장치에서 수행한다. 따라서, 본 발명에 따른 통신 시스템에 포함된 수신 장치는 지터 노이즈가 적고 위상 인터폴레이터 회로에서 지연시켜야 할 지연시간이 종래의 시스템에 비해 짧게 설계할 수 있다. 따라서, 본 발명에 따른 통신 시스템은 수신 장치에 포함된 클럭 발생기의 회로 사이즈를 작게 설계할 수 있고, 반도체로 구현시 칩 사이즈를 작게 할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (27)

  1. 수신 장치로부터 비트 락(bit lock) 검출신호를 수신하고 상기 비트 락 검출신호에 응답하여 코스 튜닝(coarse tuning)을 수행하여 변화하는 위상을 갖는 제 1 클럭신호를 발생시키고 상기 제 1 클럭신호 및 제 1 데이터를 출력하는 송신 장치; 및
    상기 비트 락 검출신호 및 상기 제 1 클럭신호에 기초하여 상기 코스 튜닝보다 정밀한 튜닝인 파인 튜닝(fine tuning)을 수행하고 복수의 위상 클럭을 가지는 내부 클럭신호를 발생시키고 상기 내부 클럭신호에 응답하여 상기 제 1 데이터를 샘플링하고 제 2 데이터를 발생시키는 수신 장치를 포함하는 통신 시스템.
  2. 제 1 항에 있어서, 상기 송신 장치는
    상기 제 1 데이터의 비트 락이 이루어질 때까지 상기 코스 튜닝을 수행하고 상기 제 1 클럭신호를 발생시키는 것을 특징으로 하는 통신 시스템.
  3. 제 1 항에 있어서, 상기 수신장치는
    상기 제 1 데이터의 비트 락이 이루어진 후 위상 보간을 통해 상기 파인 튜닝을 수행하고 상기 내부 클럭신호를 발생시키는 것을 특징으로 하는 통신 시스템.
  4. 복수의 비트를 가지는 제 1 데이터와 복수의 위상 클럭을 가지는 제 1 클럭신호를 발생시키고, 상기 제 1 클럭신호에 응답하여 상기 제 1 데이터를 출력하고, 비트 락 정보를 가지는 제 1 제어신호에 응답하여 위상이 변화되는 제 2 클럭신호를 발생시키고 상기 제 1 클럭신호에 응답하여 상기 제 2 클럭신호를 출력하는 송신 장치; 및
    상기 비트 락 정보를 가지는 제 2 제어신호 및 상기 제 2 클럭신호에 기초하여 파인 튜닝을 수행하고 다중 위상을 가지는 내부 클럭신호를 발생시키고, 상기 내부 클럭신호에 응답하여 상기 제 1 데이터를 샘플링하여 복수의 비트를 가지는 제 2 데이터를 발생시키는 수신 장치를 포함하는 통신 시스템.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 4 항에 있어서, 상기 송신 장치는
    상기 제 1 데이터의 비트 락이 이루어질 때까지 코스 튜닝을 수행하고 상기 제 2 클럭신호를 발생시키는 것을 특징으로 하는 통신 시스템.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 4 항에 있어서, 상기 수신장치는
    상기 제 1 데이터의 비트 락이 이루어진 후 위상 보간을 통해 상기 파인 튜닝을 수행하는 것을 특징으로 하는 통신 시스템.
  7. 제 4 항에 있어서,
    상기 제 1 제어신호 및 상기 제 2 제어신호는 비트 락 검출신호인 것을 특징으로 하는 통신 시스템.
  8. 제 7 항에 있어서, 상기 송신 장치는
    외부 클럭신호에 기초하여 다중 위상을 가지는 상기 제 1 클럭신호를 발생시키는 다중 위상 클럭 발생기;
    상기 비트 락 검출신호 및 클럭 업데이트 신호에 응답하여 복수의 비트를 가지는 클럭 위상 제어신호를 발생시키는 클럭 위상 제어회로; 및
    상기 제 1 클럭신호에 응답하여 상기 제 1 데이터를 출력하고, 상기 클럭 위상 제어신호 및 상기 제 1 클럭신호에 응답하여 상기 제 2 클럭신호를 발생시키는 출력 회로를 포함하는 것을 특징으로 하는 통신 시스템.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 8 항에 있어서, 상기 송신 장치는
    상기 제 1 데이터를 발생시키는 논리 회로를 더 포함하는 것을 특징으로 하는 통신 시스템.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 8 항에 있어서, 상기 출력 회로는
    상기 제 1 클럭신호에 응답하여 상기 제 1 데이터의 각 비트를 선택적으로 출력하는 제 1 멀티플렉서; 및
    상기 제 1 클럭신호에 응답하여 상기 클럭 위상 제어신호를 선택적으로 출력하여 상기 제 2 클럭신호를 발생시키는 제 2 멀티플렉서를 포함하는 것을 특징으로 하는 통신 시스템.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 8 항에 있어서, 상기 클럭 위상 제어회로는
    상기 비트 락 검출신호와 상기 클럭 업데이트 신호에 응답하여 상기 비트 락 검출신호가 디스에이블 상태일 때 펄스 형태의 쉬프트 인에이블 신호를 발생시키는 제 1 논리 회로; 및
    상기 쉬프트 인에이블 신호에 응답하여 쉬프팅 동작을 하고 상기 클럭 위상 제어신호의 비트들을 출력하는 쉬프트 레지스터를 포함하는 것을 특징으로 하는 통신 시스템.
  12. 제 7 항에 있어서, 상기 수신 장치는
    상기 비트 락 검출신호 및 상기 제 2 클럭신호에 기초하여 상기 위상 보간을 수행하고 다중 위상을 가지는 상기 내부 클럭신호를 발생시키는 다중 위상 클럭 발생기;
    상기 내부 클럭신호의 각 비트에 응답하여 상기 제 1 데이터를 샘플링하여 상기 제 2 데이터를 발생시키는 입력 회로; 및
    상기 제 2 데이터에 응답하여 상기 제 1 데이터가 비트 락이 되었는지를 검출하고 상기 비트 락 검출신호를 발생시키는 비트 락 검출 회로를 포함하는 것을 특징으로 하는 통신 시스템.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제 12 항에 있어서, 상기 수신 장치는
    상기 제 2 데이터에 응답하여 동작하는 논리 회로를 더 포함하는 것을 특징으로 하는 통신 시스템.
  14. 제 4 항에 있어서,
    상기 제 1 제어신호는 상기 제 2 데이터이고, 상기 제 2 제어신호는 비트 락 검출신호인 것을 특징으로 하는 통신 시스템.
  15. 제 14 항에 있어서,
    상기 송신 장치는 상기 제 2 데이터에 응답하여 상기 비트 락 검출신호를 발생시키는 것을 특징으로 하는 통신 시스템.
  16. 제 15 항에 있어서, 상기 송신 장치는
    외부 클럭신호에 기초하여 다중 위상을 가지는 상기 제 1 클럭신호를 발생시키는 다중 위상 클럭 발생기;
    상기 제 2 데이터의 상기 제 1 비트에 응답하여 상기 제 1 데이터가 비트 락이 되었는지를 검출하고 상기 비트 락 검출신호를 발생시키는 비트 락 검출 회로;
    상기 비트 락 검출신호 및 클럭 업데이트 신호에 응답하여 복수의 비트를 가지는 클럭 위상 제어신호를 발생시키는 클럭 위상 제어회로; 및
    상기 제 1 클럭신호에 응답하여 상기 제 1 데이터를 출력하고, 상기 클럭 위상 제어신호 및 상기 제 1 클럭신호에 응답하여 상기 제 2 클럭신호를 발생시키는 출력 회로를 포함하는 것을 특징으로 하는 통신 시스템.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제 16 항에 있어서, 상기 송신 장치는
    상기 제 1 데이터를 발생시키는 논리 회로를 더 포함하는 것을 특징으로 하는 통신 시스템.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제 16 항에 있어서, 상기 출력 회로는
    상기 제 1 클럭신호에 응답하여 상기 제 1 데이터의 각 비트를 선택적으로 출력하는 제 1 멀티플렉서; 및
    상기 제 1 클럭신호에 응답하여 상기 클럭 위상 제어신호를 선택적으로 출력하여 상기 제 2 클럭신호를 발생시키는 제 2 멀티플렉서를 포함하는 것을 특징으로 하는 통신 시스템.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제 16 항에 있어서, 상기 클럭 위상 제어회로는
    상기 비트 락 검출신호와 상기 클럭 업데이트 신호에 응답하여 상기 비트 락 검출신호가 디스에이블 상태일 때 펄스 형태의 쉬프트 인에이블 신호를 발생시키는 제 1 논리 회로; 및
    상기 쉬프트 인에이블 신호에 응답하여 쉬프팅 동작을 하고 상기 클럭 위상 제어신호의 비트들을 출력하는 쉬프트 레지스터를 포함하는 것을 특징으로 하는 통신 시스템.
  20. 제 15 항에 있어서, 상기 수신 장치는
    상기 비트 락 검출신호 및 상기 제 2 클럭신호에 기초하여 상기 위상 보간을 수행하고 복수의 위상 클럭을 가지는 상기 내부 클럭신호를 발생시키는 다중 위상 클럭 발생기; 및
    상기 내부 클럭신호의 각 위상 클럭에 응답하여 상기 제 1 데이터를 샘플링하여 상기 제 2 데이터를 발생시키는 입력 회로를 포함하는 것을 특징으로 하는 통신 시스템.
  21. 청구항 21은(는) 설정등록료 납부시 포기되었습니다.
    제 20 항에 있어서, 상기 수신 장치는
    선택 제어신호에 응답하여 상기 제 2 데이터의 각 비트를 선택적으로 출력하는 멀티플렉서를 더 포함하는 것을 특징으로 하는 통신 시스템.
  22. 청구항 22은(는) 설정등록료 납부시 포기되었습니다.
    제 20 항에 있어서,
    상기 제 2 데이터의 한 비트가 상기 송신 장치에 제공되는 것을 특징으로 하는 통신 시스템.
  23. 청구항 23은(는) 설정등록료 납부시 포기되었습니다.
    제 20 항에 있어서,
    상기 제 2 데이터의 모든 비트가 상기 송신 장치에 제공되는 것을 특징으로 하는 통신 시스템.
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
KR1020070048254A 2007-05-17 2007-05-17 다중 위상 클럭신호를 사용하는 통신 시스템 및 통신 방법 KR100886354B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020070048254A KR100886354B1 (ko) 2007-05-17 2007-05-17 다중 위상 클럭신호를 사용하는 통신 시스템 및 통신 방법
US12/121,017 US8023608B2 (en) 2007-05-17 2008-05-15 Communication system using multi-phase clock signals

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070048254A KR100886354B1 (ko) 2007-05-17 2007-05-17 다중 위상 클럭신호를 사용하는 통신 시스템 및 통신 방법

Publications (2)

Publication Number Publication Date
KR20080102007A KR20080102007A (ko) 2008-11-24
KR100886354B1 true KR100886354B1 (ko) 2009-03-03

Family

ID=40027477

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070048254A KR100886354B1 (ko) 2007-05-17 2007-05-17 다중 위상 클럭신호를 사용하는 통신 시스템 및 통신 방법

Country Status (2)

Country Link
US (1) US8023608B2 (ko)
KR (1) KR100886354B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9041452B2 (en) * 2010-01-27 2015-05-26 Silicon Laboratories Inc. Circuit and method of clocking multiple digital circuits in multiple phases
US9474492B2 (en) 2012-05-22 2016-10-25 Siemens Medical Solutions Usa, Inc. Adaptive ECG trigger signal jitter detection and compensation for imaging systems
WO2016143009A1 (ja) * 2015-03-06 2016-09-15 株式会社 東芝 メモリデバイスの制御方法、及び、メモリデバイス
CN111262583B (zh) * 2019-12-26 2021-01-29 普源精电科技股份有限公司 亚稳态检测装置和方法、adc电路
US10892764B1 (en) * 2020-08-14 2021-01-12 Winbond Electronics Corp. Delay locked loop device and update method thereof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5878076A (en) 1995-05-12 1999-03-02 U.S. Philips Corporation Direct-sequence spread spectrum communication system, a primary radio station, and a secondary radio station
KR20040031389A (ko) * 2002-10-05 2004-04-13 삼성전자주식회사 내부에서 자체적으로 듀티싸이클 보정을 수행하는지연동기루프 회로 및 이의 듀티싸이클 보정방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000065717A1 (en) * 1999-04-27 2000-11-02 Seiko Epson Corporation Clock generation circuit, serial/parallel converter and parallel/serial converter, and semiconductor device
KR100408727B1 (ko) 2001-12-28 2003-12-11 주식회사 하이닉스반도체 클럭 동기 장치
US7203853B2 (en) * 2002-11-22 2007-04-10 Intel Corporation Apparatus and method for low latency power management on a serial data link
JP4277979B2 (ja) * 2003-01-31 2009-06-10 株式会社ルネサステクノロジ 半導体集積回路装置
KR100540930B1 (ko) 2003-10-31 2006-01-11 삼성전자주식회사 지연동기루프 회로
KR100632368B1 (ko) * 2004-11-23 2006-10-09 삼성전자주식회사 락킹속도가 향상되는 내부클락발생회로와 이에 포함되는아날로그 싱크로너스 미러 딜레이
KR100644127B1 (ko) 2005-01-03 2006-11-10 학교법인 포항공과대학교 무한의 위상 이동 기능을 가지는 전압 제어 지연 라인을기반으로 하는 듀얼 루프 디엘엘
US7102446B1 (en) * 2005-02-11 2006-09-05 Silicon Image, Inc. Phase lock loop with coarse control loop having frequency lock detector and device including same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5878076A (en) 1995-05-12 1999-03-02 U.S. Philips Corporation Direct-sequence spread spectrum communication system, a primary radio station, and a secondary radio station
KR20040031389A (ko) * 2002-10-05 2004-04-13 삼성전자주식회사 내부에서 자체적으로 듀티싸이클 보정을 수행하는지연동기루프 회로 및 이의 듀티싸이클 보정방법

Also Published As

Publication number Publication date
US20080285699A1 (en) 2008-11-20
KR20080102007A (ko) 2008-11-24
US8023608B2 (en) 2011-09-20

Similar Documents

Publication Publication Date Title
KR100540472B1 (ko) 데이터 출력에 관한 동작마진이 향상된 메모리 장치
TWI299943B (en) Delay locked loop in semiconductor memory device and its clock locking method
KR100709566B1 (ko) 주파수 변화에 따라 데이터의 출력타이밍을 제어하기 위한반도체 메모리 장치
KR100362199B1 (ko) 링 딜레이와 카운터를 이용한 레지스터 제어 지연고정루프
KR100422585B1 (ko) 링 - 레지스터 제어형 지연 고정 루프 및 그의 제어방법
US7936196B2 (en) First delay locking method, delay-locked loop, and semiconductor memory device including the same
US7675797B2 (en) CAS latency circuit and semiconductor memory device including the same
KR100540487B1 (ko) 데이터 출력제어회로
US6333896B1 (en) Delay locked loop for use in synchronous dynamic random access memory
KR101699787B1 (ko) 지연동기루프 회로, 이를 포함하는 반도체 장치 및 메모리 시스템
KR100886354B1 (ko) 다중 위상 클럭신호를 사용하는 통신 시스템 및 통신 방법
KR100543937B1 (ko) 데이터 출력제어회로
US6970521B2 (en) Circuit and system for extracting data
US20060193413A1 (en) Method of capturing data transferred in synchronization with a data strobe signal and data capture circuit performing same
US20040263226A1 (en) Delay locked loop (DLL) circuit and method for locking clock delay by using the same
JP3593104B2 (ja) クロック切替回路
US7178048B2 (en) System and method for signal synchronization based on plural clock signals
JP4063580B2 (ja) 外部クロックに対する中間位相の内部クロック信号を発生するための回路とその方法
KR100673678B1 (ko) 데이터 입력 도메인 크로싱 마진을 보장하는 반도체 메모리장치의 데이터 입력 회로 및 그 데이터 입력 동작 방법
KR20090045591A (ko) 반도체 메모리 장치
US20240072810A1 (en) Clock generating circuit and semiconductor apparatus using the same
KR102530884B1 (ko) 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법
JPS5819056A (ja) クロツク再生回路
TW202410642A (zh) 時脈產生電路及使用其的半導體裝置
KR20040046326A (ko) 지연 고정 루프 회로용 입력 버퍼

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130131

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20140129

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee