JP4277979B2 - 半導体集積回路装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
この発明は、同期化回路と同期化方法に関し、例えば、半導体集積回路装置に設けられるＤＬＬ（又はＰＬＬ）回路に適用される位相同期化技術に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
粗調、微調を連続で切り換えるＰＬＬ回路の例として、特開平０８−３０７２５４号公報がある。また、タイミング分割、合成回路を備えた逓倍回路の例として、特開平１１−００４１４５号公報がある。
【０００３】
【特許文献１】
特開平０８−３０７２５４号公報
【特許文献２】
特開平１１−００４１４５号公報
【０００４】
【発明が解決しようとする課題】
上記特許文献１に記載の技術では、粗調、微調を位相比較パルスの積分によって行っているため、位相が大きくずれた場合の追従性が悪いことが問題である。上記特許文献２に記載の技術は、入力波形の逓倍を行うことが目的で、さらに、その信号をＰＬＬ回路の入力としているだけである。半導体集積回路装置では、動作周波数は益々高くなる傾向にある。したがって、かかる半導体集積回路装置に搭載されるＤＬＬ回路やＰＬＬ回路を用いた同期化回路においても、高い動作周波数において、応答性が高く、かつジッタの少ない安定した同期化信号を得ることが望まれる。しかしながら、上記特許文献１に代表されるように応答性（追従性）と安定性は相反する関係にある。また、周波数が高くなると、伝達される波形がくずれてしまい、正しい位相比較ができなくなってしまうという問題も発生する。
【０００５】
この発明の目的は、簡単な構成により応答性と安定性を両立させた同期化回路及び同期化方法を提供することにある。この発明の他の目的は、高周波数まで安定した同期化信号を得ることが可能な同期化回路と同期化方法を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００６】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。基準パルスと同期化させるべき第１パルスに加えて上記第１パルスに対して位相が一定時間だけ進んだ第２パルス及び遅れた第３パルスを第１可変遅延回路で形成し、上記基準パルスと上記第１パルスを第１位相比較回路で比較し、上記基準パルスと上記第２パルス及び第３パルスとを第２位相比較回路で比較し、上記第１位相比較回路の比較出力と第２位相比較回路の比較出力とを受ける制御電圧発生回路により、上記第２位相比較回路の比較出力を第１位相比較回路の比較出力に対して優先させて制御電圧を形成し、第２位相比較回路により上記基準パルスと上記第２パルス又は第３パルスとの位相が一致した後には、上記第１位相比較回路の比較出力により上記制御電圧を形成して上記第１可変遅延回路の遅延時間を制御する。
【０００７】
本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。基準パルスを分周回路で分周し、この分周パルスと同期化させるべき第１パルスを第１可変遅延回路で形成し、上記分周パルスと上記第１パルスを第１位相比較回路で比較し、上記基準パルスを上記分周回路と同じ分周比で分周し、かつ分周比に対応した多相クロックを分周分配回路で形成し、上記第１可変遅延回路と同じ構成とされ、上記分周分配回路で形成された第２可変遅延回路により多相クロックをそれぞれ遅延させ、上記第１位相比較回路の比較出力を受ける制御電圧発生回路により上記第１可変遅延回路及び第２可変遅延回路の制御電圧を形成し、上記第２可変遅延回路による複数の遅延出力を波形整形回路に伝えて上記基準パルスに対応したパルスを生成する。
【０００８】
【発明の実施の形態】
図１には、この発明に係るＤＬＬ（ディレー・ロックド・ループ）回路の一実施例のブロック図が示されている。この実施例のＤＬＬ回路は、外部クロック入力と同期化された外部クロック出力を形成するものであり、ＤＬＬ部と外部クロック入力を遅延させる遅延部とにより構成される。この実施例では、更に高周波数まで精度の高い位相制御動作及び遅延動作を実現するための工夫が組み込まれている。
【０００９】
この実施例では、ＤＬＬ部においては粗調範囲と微調範囲とを明確に分けて位相制御が行われるようにされる。具体的には、ＤＬＬ部の可変遅延回路１において標準遅延信号ＤＬに対し、可変遅延段の１段前の遅延信号ＤＬ−１と１段後の遅延信号ＤＬ＋１が形成される。つまり、可変遅延回路１は、単位可変遅延段が複数段により構成され、入力パルスに対して１ないし複数周期遅れた標準遅延信号ＤＬが形成し、この単位可変遅延段の１つ前の遅延信号がＤＬ−１であり、１つ後の遅延信号がＤＬ＋１である。
【００１０】
この実施例のＤＬＬ回路では、後に詳しく説明するが、更に高周波数まで精度の高い位相制御動作及び遅延動作を実現するために分周器により周波数を低くし、レプリカ回路を介して可変遅延回路１に入力される。この可変遅延回路１の上記標準遅延信号ＤＬ及び上記遅延信号ＤＬ−１、ＤＬ＋１と分周器の分周出力（レプリカ回路の入力信号）と位相比較器により比較される。
【００１１】
上記位相比較器は、標準遅延信号ＤＬに対応した位相比較結果ＵＰ／ＤＮと、遅延信号ＤＬ−１、ＤＬ１に対応した位相比較結果ＵＰ０／ＤＮ０を形成する。チャージポンプ＆フィルタは、上記位相比較結果を受けて遅延量制御信号を形成して上記可変遅延回路１の遅延時間を制御する。これにより、分周器の出力とそれを遅延させた標準遅延信号ＤＬの位相を一致させる。つまり、標準遅延信号ＤＬに対して１ないし複数周期遅れて入力された入力パルスとの位相を一致させるようにするものである。
【００１２】
上記入力バッファを通して入力されたパルスは、分周・分配器により分周され、かつ分周比に対応した複数信号に分配され、上記可変遅延回路１と同じ構成の可変遅延回路２により遅延される。この可変遅延回路２は、上記可変遅延回路１の標準遅延信号ＤＬを形成する単位可変遅延段により構成される。上記可変遅延回路２で遅延された複数の遅延信号は、波形合成器により合成されてもとの入力バッファを通して入力された入力パルスと同じ周波数のパルスに変換され、出力バッファを通して外部クロック出力として出力される。
【００１３】
上記ＤＬＬ回路のレプリカ回路は、上記出力バッファ、入力バッファ、分周・分配器及び波形合成器からなる波形分割／合成回路等と同じ回路により構成されて、かかる回路での信号遅延がモニタされる。このような信号遅延を含んで上記可変遅延回路１では、上記のように標準遅延信号ＤＬに対して１ないし複数周期遅れて入力された入力パルスとの位相を一致させるような遅延量制御信号を形成するので、可変遅延回路２でも上記可変遅延回路１と同じ遅延量を持つようにされる。この結果、外部クロック出力は、外部クロック入力に同期したパルスとして出力させることができる。
【００１４】
半導体集積回路装置において、外部クロック入力を取り込んでそれを電力増幅して外部クロック出力を形成すると、入力バッファ部及び出力バッファ部での信号遅延が生じるので、上記のように電力増幅して出力すると必ず遅れた外部クロック出力を形成することとなる。この実施例のＤＬＬ回路を用いることにより、上記入力バッファ及び出力バッファでの信号遅延を補償して外部クロック入力に同期化された外部クロック出力を形成することができる。
【００１５】
この実施例のＤＬＬ回路においては、可変遅延回路１において上記ＤＬとＤＬ−１及びＤＬ＋１を形成し、位相比較器において入力パルスとＤＬの位相差が単位可変遅延段の１段分のディレー量を超えると粗調回路が動作し、１段分のディレー量以内のずれならば微調で調節するように、粗調範囲と微調範囲とを明確に分けて位相制御が行われる。これにより、このような粗調範囲と微調範囲のそれぞれに対応してループゲインを最適に設定することにより、高速応答性と高安定性とを両立させて位相制御動作を実現することができる。
【００１６】
上記可変遅延回路２は、可変遅延回路１と同じ回路が用いられるが、その場合では周波数が高くなる可変遅延回路１、２に与える制御電圧がアンバランスになり信号が伝達出来なくなるという問題が発生する。可変遅延回路１の波形消滅の回避については制御回路全体に分周した信号を与えることで動作周期を落とすことで可能であるが、可変遅延回路２は入力信号周期そのままで遅らせなければならない為、波形消滅が発生しやすい。この実施例では、可変遅延回路２部の動作周期を落とした多相の信号を作成し、それを可変遅延回路２を通し波形の変形あるいは消滅を防止する。そして、波形合成器により複数の信号から元の周期の信号に復元させることで解決する。
【００１７】
図２には、この発明に用いられる可変遅延回路の一実施例の回路図が示されている。この実施例の可変遅延回路は、ＰチャネルＭＯＳＦＥＴＱ１のゲート電圧ＶＰＧ、ＮチャネルＭＯＳＦＥＴＱ３のゲート電圧ＶＮＧでそれぞれの電流を制御し、入力信号ＩＮを受けて出力信号ＯＵＴを形成するＰチャネルＭＯＳＦＥＴＱ２とＮチャネルＭＯＳＦＥＴＱ４からなるＣＭＯＳインバータで構成した可変遅延回路の複数個を縦列接続して、遅延信号ＤＬ−１は２ｎ−１段、遅延信号ＤＬは２ｎ段及び遅延信号ＤＬ＋１は２ｎ＋１段の遅延段のノードが出力される回路となっている。途中にあるゲートは測調用可変遅延回路の出力信号をリセットするためのものである。
【００１８】
上記ＭＯＳＦＥＴＱ１とＱ３には、定電圧を受けて定電流を流すようにしたＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴを並列形態に設け、上記制御電圧ＶＰＧやＶＮＧが絶対値的に小さくなったときの信号伝達を可能とするようにすることが望ましい。すなわち、このような定電流ＭＯＳＦＥＴを設けることによって、上記制御電圧ＶＰＧやＶＮＧが絶対値的に小さくなってＭＯＳＦＥＴＱ１やＱ３がオフ状態となったときにも、上記定電流によりＣＭＯＳインバータを動作させ、単位遅延回路での最大遅延時間を上記定電流により設定することにより安定した遅延動作を確保することができる。
【００１９】
図３には、この発明に係るＤＬＬ回路における粗調／微調の同期化動作の説明図が示されている。同図においては、入力クロック周期≪可変遅延回路遅延時間の場合が示されている。つまり、可変遅延回路の遅延時間が大きすぎるので、可変遅延回路１の２Ｎ−１段目の遅延信号ＤＬ−１と入力パルスとが一致するように粗調同期化動作が実施される。この同期化動作は、ＤＬＬループゲインが高く設定されており、急速に２Ｎ−１段目の遅延信号ＤＬ−１が入力クロック周期に一致させられる。
【００２０】
上記粗調での同期化動作が完了すると微調同期化動作に移行する。この微調同期化動作は、ＤＬＬループゲインが小さく設定されており、緩速に２Ｎ段目の標準遅延信号ＤＬが入力クロック周期に同期化させられる。上記のように微調同期化動作は緩速であるが、その位相制御量そのものが可変遅延回路１の１段分の遅延時間に相当する短い時間であるので同期化に要する時間は短くなる。つまり、粗調と微調からなる全体の同期化に要する時間は、上記粗調動作での短時間での同期化完了によって極めて速くできるとともに、微調同期化動作により最終的に目標とする入力クロックとの同期化を図るために高い精度で安定した、つまりはジッタの少ない同期化動作を実現することができる。
【００２１】
図４には、この発明に係るＤＬＬ回路における粗調／微調の同期化動作の説明図が示されている。同図においては、入力クロック周期≫可変遅延回路遅延時間の場合が示されている。つまり、可変遅延回路の遅延時間が小さすぎるので、可変遅延回路１の２Ｎ＋１段目の遅延信号ＤＬ＋１と入力パルスとが一致するように粗調同期化動作が実施される。この同期化動作は、ＤＬＬループゲインが高く設定されており、急速に２Ｎ＋１段目の遅延信号ＤＬ＋１が入力クロック周期に一致させられる。
【００２２】
上記粗調での同期化動作が完了すると微調同期化動作に移行する。この微調同期化動作は、ＤＬＬループゲインが小さく設定されており、緩速に２Ｎ段目の標準遅延信号ＤＬが入力クロック周期に同期化させられる。前記同様に微調同期化動作は緩速であるが、その位相制御量そのものが可変遅延回路１の１段分の遅延時間に相当する短い時間であるので同期化に要する時間は短くなり、かつジッタの少ない安定した同期動作が可能となる。
【００２３】
図５には、この発明に係るＤＬＬ回路を説明するための動作特性図が示されている。同図においては、横軸に時間を示し、縦軸に位相（周波数）を示している。この発明に係るＤＬＬ回路は、特性ａに示すように粗調範囲ではＤＬＬループゲインを高くして急速に位相（周波数）を変化させる。そして、微調領域に入るとＤＬＬループを小さくして緩速に位相（周波数）を変化させて目標である入力クロックに短い時間で同期化させる。
【００２４】
これに対して、ＤＬＬループゲインを一定にした場合には、特性ｂに示すようにＤＬＬループゲインを高く設定して、位相の立ち上がり時間を急にすると最初オーバースウィングし、振動する様な軌蹟を描いて収束するので、同期化するまで時間がｔ２のように遅くなってしまう。図示しないが、入力パルスとの微妙な位相ずれにも過剰に反応してジッタ（位相のゆれ）が生じてしまうという問題も有する。また、特性ｄに示すようにＤＬＬループゲインを小さく設定して、ジッタの少ない安定した同期化クロックを形成しようとすると、同期化するまでの時間がｔ１のように更に遅くなってしまう。特性ｃは、上記オーバースイングが無い最適条件に設定した場合の例である。このように最適に設定しても、同期化するまでの時間がｔ３のようにやはり遅くなってしまう。もっとも、素子特性のバラツキ等を考慮すると、上記最適条件での同期化動作は実際には難しく、結局は上記時間ｔ３よりも長い時間を費やすこととなる。
【００２５】
本願発明では、粗調範囲ではオーバースイングに配慮を行う必要がないので、逆にいうならば、ＤＬＬループゲインを大きくして立ち上がりを急にしても一致する手前でＤＬＬループゲインが小さく自動的に切り替わることで微調に入るため、オーバースウィングしないでそこからゆっくりと位相が一致する（同期化）方向に動作することで高速に収束するものとなる。これにより、高感度（高応答性）と高安定性を両立させＤＬＬ回路を実現することができる。
【００２６】
図６には、この発明に係るＤＬＬ回路の制御系回路の一実施例の回路図が示されている。ＶＣＤは可変遅延回路１であり、前記のように入力パルスと同期化させるべき標準遅延信号ＤＬと、１段前の遅延信号ＤＬ−１、１段後の遅延信号ＤＬ＋１を形成する。この実施例の制御系回路は、ＤＬＬ制御回路、粗調用位相比較器、微調用位相比較器、粗調／微調切替信号発生回路及びＤＬＬ ＬＯＣＫ信号発生回路から構成される。
【００２７】
この実施例のＤＬＬ回路は、入力パルスと可変遅延回路ＶＣＤの遅延パルスとを常時位相比較器で比較するのではなく、ＤＬＬ制御回路で形成された制御信号により入力パルスの４周期に１回の割合で位相比較動作を行うようにされる。つまり、ＤＬＬ制御回路において、ラッチ回路ＲＥＧにより１／４分周したパルスを形成し、それと入力パルスＣＫとを組み合わせることにより、入力パルスＣＫの４周期に１回の割り合いでリセットパルスＲＥＳＥＴ１、ＦＦＲＥＳ１、ＲＥＳＦＦ５を形成し、位相比較動作を有効とするイネーブル信号ＥＮＡＢＬＥＢを形成する。
【００２８】
粗調用位相比較器は、上記ＤＬＬ制御回路で生成されたリセットパルスＦＦＲＥＳ１でリセットさせた一方のフリップフロップ回路ＲＳＦＦを遅延信号ＤＬ−１でセットすることにより、遅延量が大きすぎるときのパルスＣＤＵＰＴを形成し、それと入力パルスＣＫ２Ｘ（入力パルスＣＫ０の１／４分周パルス）と比較してアップ信号ＵＰ０を形成する。逆に、上記リセットパルスＦＦＲＥＳ１でリセットさせた他方のフリップフロップ回路ＲＳＦＦを遅延信号ＤＬ＋１でセットすることにより、遅延量が小さすぎるときのパルスＣＤＤＮＴを形成し、それと入力パルスＣＫ２Ｘ（入力パルスＣＫ０の１／４分周パルス）と比較してダウン信号ＤＮ０を形成する。
【００２９】
上記の構成により、粗調用位相比較器では、入力パルスＣＫ０（ＣＫ２Ｘ）に対して遅延信号ＤＬ−１の位相が遅れているときにアップ信号ＵＰ０を形成し、入力パルスＣＫ０（ＣＫ２Ｘ）に対して遅延信号ＤＬ＋１の位相が進んでいるときにダウン信号ＤＮ０形成する。そして、上記以外のとき、つまりは標準遅延信号ＤＬと入力パルスとの位相差がＤＬ−１とＤＬ＋１の範囲ならば上記信号ＵＰ０，ＤＮ０を形成しない。
【００３０】
上記アップ信号ＵＰ０又はＤＮ０が形成されると、粗調／微調切替信号発生回路のフリップフロップ回路ＲＳＦＦをセットする。このフリップフロップ回路ＲＳＦＦをラッチ回路ＲＥＧに取り込み、ゲート回路を介してイネーブル信号ＥＮＢＬＥを生成する。この信号ＥＮＢＬＥにより微調用位相比較器の動作を有効とする。
【００３１】
微調用位相比較器は、上記ＤＬＬ制御回路で生成されたリセットパルスＦＦＲＥＳ１でリセットさせたフリップフロップ回路ＲＳＦＦを遅延信号ＤＬでセットすることにより、比較用パルスＤＬ０ＥとＤＬ０Ｆを形成し、それと入力パルスＣＫ２Ｘ（入力パルスＣＫ０の１／４分周パルス）と比較してアップ信号ＵＰとダウン信号ＤＮを形成する。このアップ信号ＵＰとダウン信号ＤＮを形成するのに上記イネーブル信号ＥＮＢＬＥが用いられる。
【００３２】
上記微調用位相比較器において、アップ信号ＵＰとダウン信号ＤＮが形成されない状態は、入力パルスＣＸ２と遅延信号ＤＬとの位相が一致したロック状態である。ＤＬＬ ＬＯＣＫ信号発生回路は、いずれの信号ＵＰとＤＮも発生されないことをフリップフロップ回路ＲＳＦＦにより検出し、上記粗調／微調切替信号発生回路からの同期信号との論理を採ることにより、ロック検出信号ＬＯＣＫを生成する。特に制限されないが、このロック検出信号ＬＯＣＫは、ＤＬＬ回路がロック状態であることを他の回路に通知する信号とされる。ＤＬＬ回路としては、上記ＤＬＬ ＬＯＣＫ検出信号発生回路は必須のものではなく、ＤＬＬ回路を利用する回路の要求に応じて適宜に設けられる。
【００３３】
この実施例では、上記のような粗調用位相比較器、微調用位相比較器及びそれの切替を行う粗調／微調切替信号発生回路と、それと動作を制御するＤＬＬ制御回路の組み合わせにより、前記のような短時間での位相同期化と同期化したときの安定性を実現する。上記のような同期化状態において、何らかの事情で入力パルスの周期が前記標準遅延信号ＤＬと入力パルスとの位相差がＤＬ−１とＤＬ＋１の範囲をはずれて大きく変化すると、粗調用位相比較器は、再びアップ信号ＵＰ０又はダウン信号ＤＮ０を形成する。これにより、粗調／微調切替信号発生回路は微調用位相比較器の出力信号を制限し、上記粗調用位相比較器の出力信号ＵＰ０又はＤＮ０を優先させるので、極く短い時間で再び標準遅延信号ＤＬと入力パルスとの位相差がＤＬ−１とＤＬ＋１の範囲となるような位相制御動作が行われて、その後は微調用位相比較器での同期化動作が実施される。
【００３４】
図７には、図１のチャージポンプ＆フィルタの一実施例の回路図が示されている。この実施例のチャージポンプ＆フィルタは、チャージポンプ回路に加えて可変遅延制御電圧発生回路が付加される。上記アップ信号ＵＰは、駆動用のインバータ回路を介してＰチャネルＭＯＳＦＥＴＱ５のゲートに供給されて、抵抗Ｒを介して平滑用のキャパシタＣ１の保持電圧を高くするような電流を流す。上記ダウン信号ＤＮは、駆動用のインバータ回路を介してＮチャネルＭＯＳＦＥＴＱ７のゲートに供給されて、抵抗Ｒを介して上記キャパシタＣ１の保持電圧を低くするような電流を流す。
【００３５】
上記アップ信号ＵＰ０は、駆動用のインバータ回路を介してＰチャネルＭＯＳＦＥＴＱ６のゲートに供給されて、抵抗Ｒ０を介して平滑用のキャパシタＣ１の保持電圧を高くするような電流を流す。上記ダウン信号ＤＮ０は、駆動用のインバータ回路を介してＮチャネルＭＯＳＦＥＴＱ８のゲートに供給されて、抵抗Ｒ０を介して上記キャパシタＣ１の保持電圧を低くするような電流を流す。
【００３６】
上記ＭＯＳＦＥＴＱ５〜Ｑ８のコンダクタンスをＱ６＜Ｑ５、Ｑ７＜Ｑ８として、抵抗の抵抗値をＲ＞Ｒ０のように設定することにより、粗調用の信号ＵＰ０又はＤＮ０でのキャパシタＣ１の保持電圧を変化させる電流を大きくして、つまりはＤＬＬのループゲインを大きくして粗調動作での位相変化量を急速にする。逆にいうならば、ＭＯＳＦＥＴＱ５、Ｑ７に流れる電流を小さくし、抵抗Ｒの抵抗値が大きくされることにより、微調用の信号ＵＰ又はＤＮでのキャパシタＣ１の保持電圧を変化させる電流を小さくして、つまりはＤＬＬのループゲインを小さくして微調動作での位相変化量を緩速ににする。
【００３７】
上記キャパシタＣ１の保持電圧ＶＰは、可変遅延制御電圧発生回路により図８に示したような制御電圧ＶＮＧとＶＰＧに変換させられる。つまり、上記電圧ＶＰは、ＰチャネルＭＯＳＦＥＴＱ９とＱ１０のゲートに供給して電流信号に変換される。ＭＯＳＦＥＴＱ９の電流は、キャパシタＣ３を放電させるのに用いられ、上記電圧ＶＰをゲートに受けるＭＯＳＦＥＴＱ１２とそれに接続された抵抗は、上記キャパシタＣ３の充電電流経路を構成し、上記ＭＯＳＦＥＴＱ９の放電電流との合成が行われて、電圧ＶＰを反転させたような制御電圧ＶＰＧを形成する。この制御電圧ＶＰＧは、前記図２のＰチャネルＭＯＳＦＥＴＱ１等のゲートに供給される。
【００３８】
上記ＭＯＳＦＥＴＱ１０で形成された電流は、ＮチャネルＭＯＳＦＥＴＱ１３とＱ１４からなる電流ミラー回路に供給され、かかるミラー出力電流はキャパシタＣ４の放電電流として用いられる。上記電圧ＶＰＧをゲートに受けるＭＯＳＦＥＴＱ１１とそれに接続された抵抗は、上記キャパシタＣ４の充電電流経路を構成し、上記ＭＯＳＦＥＴＱ１４との放電電流との合成が行われ、電圧ＶＰと同様に変化する制御電圧ＶＮＧを形成すに。この制御電圧ＶＮＧは、前記図２のＮチャネルＭＯＳＦＥＴＱ３等のゲートに供給される。
【００３９】
上記のように位相比較出力を平滑するキャパシタＣ１で形成された電圧ＶＰを上記のような相補の制御電圧ＶＰＧとＶＮＧに変換することにより、可変遅延回路を構成するＣＭＯＳインバータ回路の動作電流制御範囲を広くでき、結果としてＣＭＯＳインバータ回路での可変遅延範囲を広くすることができる。この場合、制御信号ＶＰＧとＶＮＧを有効を有効利用するために、図２の可変遅延段において、ＭＯＳＦＥＴＱ１とＱ３にはそれぞれ並列形態に最大遅延時間に対応された定電流を流すＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとを設けることが望ましい。
【００４０】
図９には、この発明に係るＤＬＬ回路の動作を説明するための波形図が示されている。図９（ａ）は粗調での周波数上昇（ＵＰ）の波形図であり、（ｂ）は粗調での周波数下降（ＤＮ）の波形図であり、（ｃ）は微調での周波数上昇（ＵＰ）の波形図であり、（ｄ）は微調での周波数下降（ＤＮ）の波形図である。
【００４１】
（ａ）ＵＰ粗調動作は、入力パルスＣＫＸの１／２分周パルスＣＫ２Ｘの立ち上がりから、遅延信号ＤＬ−１の立ち上がり（図６のＣＤＵＰＴ）との位相差が信号ＤＩＳＡＢＬＥのハイレベルの期間に（＝イネーブル信号ＥＮＡＢＬＥＢのロウレベル期間）にアップ信号ＵＰ０として出力される。この信号ＵＰ０により上記キャパシタＣ１の電位ＶＰを上昇させ、図８の特性に従いＮチャネルＭＯＳＦＥＴＱ３のゲート制御電圧ＶＮＧが上昇して電流を増加させ、ＰチャネルＭＯＳＦＥＴＱ１のゲート制御電圧ＶＰＧが低下して電流を増加させる。これにより、単位可変遅延段での遅延時間が短くなり、図３に示したように急速に遅延信号ＤＬ−１と入力パルスＣＫ２Ｘとの位相合わせが行われる。
【００４２】
（ｃ）ＵＰ微調動作は、上記（ａ）の粗調完了後に切替られて実行され、入力パルスＣＫ２Ｘと遅延信号ＤＬ０Ｅとの位相差に対応したアップ信号ＵＰが形成され、上記同様に上記キャパシタＣ１の電位ＶＰを上昇させ、図８の特性に従い単位可変遅延回路の遅延時間を短くする。このとき、上記アップ信号ＵＰによるキャパシタＣ１の電圧ＶＰの変化率が小さく、言い換えるならば、ＤＬＬループゲインが小さくなっているので可変遅延回路１での遅延時間の変化幅も小さくなっている。
【００４３】
（ｂ）ＤＯＷＮ粗調動作は、遅延信号ＤＬ＋１の立ち上がり（図６のＣＤＤＮＴ）から入力パルスＣＫＸの１／２分周パルスＣＫ２Ｘの立ち上がりまでの位相差が信号ＤＩＳＡＢＬＥのハイレベルの期間に（＝イネーブル信号ＥＮＡＢＬＥＢのロウレベル期間）にダウン信号ＤＮ０として出力される。この信号ＤＮ０により上記キャパシタＣ１の電位ＶＰを低下させ、前記同様に図８の特性に従いＮチャネルＭＯＳＦＥＴＱ３のゲート制御電圧ＶＮＧが低下して電流を減少させ、ＰチャネルＭＯＳＦＥＴＱ１のゲート制御電圧ＶＰＧが上昇して電流を減少させる。これにより、単位可変遅延段での遅延時間が長くなり、図４に示したように急速に遅延信号ＤＬ＋１と入力パルスＣＫ２Ｘとの位相合わせが行われる。
【００４４】
（ｄ）ＤＯＷＮ微調動作は、上記（ｂ）の粗調完了後に切替られて実行され、入力パルスＣＫ２Ｘと遅延信号ＤＬ０Ｆとの位相差に対応したダウン信号ＤＮが形成され、上記同様に上記キャパシタＣ１の電位ＶＰを低下させ、図８の特性に従い単位可変遅延回路の遅延時間を長くする。このとき、上記ダウン信号ＤＮによるキャパシタＣ１の電圧ＶＰの変化率が小さく、言い換えるならば、ＤＬＬループゲインが小さくなっているので可変遅延回路１での遅延時間の変化幅も小さくなっている。
【００４５】
図１０には、可変遅延回路の要求動作範囲の説明図が示されている。図１０（ａ）においては、可変遅延回路のみで動作目標周期を制御するものであり、例えば動作目標周期＝２ｎｓ〜１０ｎｓのとき、前記図２に示した単位可変遅延段を１０段で構成される。これに対して、図１０（ｂ）では、可変遅延回路＋内部回路であり、内部回路としては通常回路やレプリカ回路である。この例において、上記同様に動作目標周期＝２ｎｓ〜１０ｎｓを実現するには、上記通常回路やレプリカ回路での固定的な遅延時間１ｎｓが含まれので、可変遅延回路としては５段の単位可変遅延回路とし、かかる５段の回路で１ｎ〜９ｎのような遅延時間を形成することが必要となる。
【００４６】
上記図１０（ａ）においては、可変遅延回路の１段当たりの動作範囲は、０．２ｎｓ〜た１．０ｎｓとなり、最遅／最速比＝５になるのに対して、図１０（ｂ）の例では、可変遅延回路の１段当たりの動作範囲は、０．２ｎｓ〜た１．８ｎｓとなり、最遅／最速比＝９になる。このことは、同じ素子で回路を構成した場合には、図１０（ａ）においては、最遅時の可変遅延回路の内部波形は、動作電圧ＶＤＤ−ＶＳＳの範囲でフル振幅する信号とすることができる。
【００４７】
しかしながら、図１０（ｂ）においては、最遅時の可変遅延回路の内部波形は、動作電圧ＶＤＤ−ＶＳＳの範囲でフル振幅ができなくなる。つまり、遅延時間を稼ぐためにＣＭＯＳインバータ回路の動作電流が絞られてその立ち上がり（又は立ち下がり）が遅くなり、同図のように立ち上がりが遅いときには電源電圧ＶＤＤに到達する前に入力信号がハイレベルに変化して出力信号を立ち下げてしまう。
【００４８】
上記のようにＭＯＳＦＥＴＱ１、Ｑ３によりＣＭＯＳインバータ回路の動作電流を制御して遅延時間を変化させる構成では、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとの電流を等しく設定することが難しく、いずれかの電流が大きくなるようなオフセットを持つ。この結果、上記のようなフル振幅できない信号を順次に伝達していく過程で伝達パルスが消滅してしまうという問題が生じる。このことは、図１０（ａ）のように可変遅延回路のみで所望の遅延時間を得る場合でも、入力パルスの周波数が高くなることによって、図１０（ｂ）の場合と同様にフル振幅できない信号を順次に伝達していく過程で伝達パルスが消滅してしまうという問題が生じる。
【００４９】
図１１には、図１０のパルス消滅対策例が示されている。図１１（ａ）では、入力パルスをｆ／２分周して２倍の周期で動作させるものであり、（ｂ）ではｆ／４分周して４倍の周期で動作させるものである。このような１／２分周によって動作目標周期２ｎｓ〜１０ｎｓを４ｎｓ〜２０ｎｓのように拡大させ、１／４分周によって動作目標周期２ｎｓ〜１０ｎｓを８ｎｓ〜４０ｎｓのように拡大させる。
【００５０】
したがって、レプリカ回路の固定遅延時間は１ｎｓであるとすると、１／２分周の場合には、可変遅延回路の単位可変遅延段の段数を１６段のように増加させ、１／４分周の場合には、可変遅延回路の単位可変遅延段の段数を３２段のように増加させることができる。この結果、１／２分周の場合には、可変遅延回路の１段当たりの動作範囲が０．２ｎｓ〜１．２７ｎｓのように最遅／最速比＝６．３３となり、１／４分周の場合には、可変遅延回路の１段当たりの動作範囲が０．２ｎｓ〜１．１１ｎｓのように最遅／最速比＝５．５５となり、前記図１０（ａ）のように最遅時の可変遅延回路の内部波形は、動作電圧ＶＤＤ−ＶＳＳの範囲でフル振幅する信号とすることができる。
【００５１】
図１の実施例回路において、可変遅延回路１は、位相同期化制御を行うものであるので、上記のように分周器を設けて伝達させるパルスの周期を長くすることにより、上記可変遅延回路１においてパルスが消滅してしまうことを防止することができる。これに対して、可変遅延回路２は入力信号周期そのままで遅らせなければならない為、上記の理由によって波形消滅が発生しやすい。図１の実施例では、可変遅延回路２の動作周期を落とした多相の信号を作成し、それを可変遅延回路２を伝達させるようにして波形の変形あるいは消滅を防止する。そして、波形合成回路により複数の信号から元の周期の信号に復元させることで上記パルスの消滅や変形の問題を解決する。
【００５２】
図１２には、上記図１の分周・分配器と可変遅延回路２及び波形合成器の一実施例のブロック図が示されている。この実施例では、入力パルスを波形分周分配回路により１／４分周し、入力パルスの半周期ずつ位相が異なる４つのパルスに分配し、それを４つの可変遅延回路に伝える。そして、波形合成回路では４つの遅延信号を合成して、入力パルスと同じ周期の出力信号を再生するものである。
【００５３】
図１３には、上記図１２の分周・分配器と可変遅延回路２及び波形合成器の一実施例の回路図が示されている。入力パルスＣＫは、図１４に示した動作波形図に示すように入力バッファＩＢにより正相出力ＣＴと反転出力ＣＢが形成され、それをレジスタ（１／２分周器）ＲＥＧ１，ＲＦＧ２により分周し、ＣＴＸ２Ｔ（その反転信号ＣＸＴ２Ｂ図示せず）及びＣＢＸ２Ｔ（その反転信号ＣＢＸ２Ｂ図示せず）が形成される。
【００５４】
上記信号ＣＴＸ２Ｔ、ＣＸＴ２Ｂ及びＣＢＸ２Ｔ、ＣＢＸ２Ｂをレジスタ（１／２分周器）ＲＥＧ３〜ＲＥＧ６のクロックとし、それぞれ出力信号を他のレジスタに帰還させて１／２分周動作を行わせることにより、周期が４倍で入力パルスＣＫの半周期ずつずれた４つのパルスＣＴＸ４Ｔ，ＣＢＸ４Ｔ，ＣＴＸ４Ｂ，ＣＢＸ４Ｂを形成し、図１の可変遅延回路１（ＶＣＤ１）と同じ遅延段の可変遅延回路ＶＣＤ２に伝える。これらの遅延信号は、排他的論理和回路ＸＯＲ１，ＸＯＲ２及びＸＯＲ３からなる波形合成回路によりもとのパルスに対応した出力信号ＣＴＸ１ＴＲが再生される。この構成により、上記可変遅延回路ＶＣＤ２でのパルス消滅や変形が防止でき、高周波数までの正確に位相同期した出力信号ＣＴＸ１ＴＲを形成することができる。
【００５５】
図１５には、この発明に係るＤＬＬ回路の他の一実施例のブロック図が示されている。この実施例では、微調の位相比較器を別の場所で行う例である。微調の位相比較器で比較する信号は入力バッファの出力の信号と外部クロック出力用の入力部に別の出力バッファと入力バッファ（レプリカ回路）を設けその出力信号を比較する。こうすることで同じ入力バッファの出口、つまりは実際に出力する遅延信号と比較することになり、直接的な位相同期化を行うようにすることができる。
【００５６】
上記の実施例では、前記図１の可変遅延回路２で採用した技術により長い周期に対応可能となり動作範囲が広がる。また、粗調／微調の動作範囲を分けているため、大きくずれた場合のオーバースウィングを押さえて急速に一致させることができる。粗調／微調の動作範囲を分けているため、微調のステップを小さく設定できることでジッタを小さくすることができる。そして、ロック状態から何らかの原因で入力パルスとの位相が大きくずれた場合、粗調回路が自動的に動作し急速に一致させることが出来る。つまり、粗調／微調の動作範囲を分けているため、微調の範囲（±１段の可変遅延構成単位分）を超えると粗調回路が動作し周期が小さく（±１段の可変遅延構成単位分以下に）なると微調で一致させることが可能となるものである。
【００５７】
図１６には、この発明が適用されるＤＤＲ ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random Access Memory ）の一実施例の全体ブロック図が示されている。この実施例のＤＤＲ ＳＤＲＡＭは、特に制限されないが、４つのメモリバンクに対応して４つのメモリアレイ２００Ａ〜２００Ｄが設けられる。４つのメモリバンク０〜３にそれぞれ対応されたメモリアレイ２００Ａ〜２００Ｄは、マトリクス配置されたダイナミック型メモリセルを備え、図に従えば同一列に配置されたメモリセルの選択端子は列毎のワード線（図示せず）に結合され、同一行に配置されたメモリセルのデータ入出力端子は行毎に相補データ線（図示せず）に結合される。
【００５８】
上記メモリアレイ２００Ａの図示しないワード線は行（ロウ）デコーダ(Row DEC) ２０１Ａによるロウアドレス信号のデコード結果に従って１本が選択レベルに駆動される。メモリアレイ２００Ａの図示しない相補データ線はセンスアンプ（Sense AMP)２０２Ａ及びカラム選択回路(Column DEC)２０３ＡのＩ／Ｏ線に結合される。センスアンプ２０２Ａは、メモリセルからのデータ読出しによって夫々の相補データ線に現れる微小電位差を検出して増幅する増幅回路である。それにおけるカラム選択回路２０３Ａは、上記相補データ線を各別に選択して相補Ｉ／Ｏ線に導通させるためのスイッチ回路を含む。カラムスイッチ回路はカラムデコーダ２０３Ａによるカラムアドレス信号のデコード結果に従って選択動作される。
【００５９】
メモリアレイ２００Ｂないし２００Ｄも同様に、ロウデコーダ２０１Ｂ〜Ｄ，センスアンプ２０３Ｂ〜Ｄ及びカラム選択回路２０３Ｂ〜Ｄが設けられる。上記相補Ｉ／Ｏ線は各メモリバンクに対して共通化されて、ライトバッファを持つデータ入力回路(Din Buffer)２１０の出力端子及びメインアンプを含むデータ出力回路（Dout Buffer)２１１の入力端子に接続される。端子ＤＱは、特に制限されないが、１６ビットからなるデータＤ０−Ｄ１５を入力又は出力するデータ入出力端子とされる。ＤＱＳバッファ（DQS Buffer) ２１５は、上記端子ＤＱから出力するデータのデータストローブ信号を形成する。
【００６０】
アドレス入力端子から供給されるアドレス信号Ａ０〜Ａ１４は、アドレスバッファ（Address Buffer）２０４で一旦保持され、時系列的に入力される上記アドレス信号のうち、ロウ系アドレス信号はロウアドレスバッファ(Row Address Buffer)２０５に保持され、カラム系アドレス信号はカラムアドレスバッファ（Column Address Buffer)２０６に保持される。リフレッシュカウンタ(Refresh Counter) ２０８は、オートマチックリフレッシュ( Automatic Refresh)及びセルフリフレッシュ(Self Refresh)時の行アドレスを発生する。
【００６１】
モードレジスタ(Mode Register) ２１３は、各種動作モード情報を保持する。上記ロウデコーダ(Row Decoder) ２０１ＡないしＤは、バンクセレクト（Bank Select)回路２１２で指定されたバンクに対応したもののみが動作し、ワード線の選択動作を行わせる。コントロール回路（Control Logic)２０９は、特に制限されないが、クロック信号ＣＬＫ、／ＣＬＫ（記号／はこれが付された信号がロウイネーブルの信号であることを意味する）、クロックイネーブル信号ＣＫＥ、チップセレクト信号／ＣＳ、カラムアドレスストローブ信号／ＣＡＳ、ロウアドレスストローブ信号／ＲＡＳ、及びライトイネーブル信号／ＷＥなどの外部制御信号と、／ＤＭ及びＤＱＳとモードレジスタ２１３を介したアドレス信号とが供給され、それらの信号のレベルの変化やタイミングなどに基づいてＤＤＲ ＳＤＲＡＭの動作モード、テストモード及び上記回路ブロックの動作を制御するための内部タイミング信号を形成するもので、それぞれに信号に対等した入力バッファを備える。
【００６２】
クロック信号ＣＬＫと／ＣＬＫは、クロックバッファを介してＤＬＬ回路２１４に入力され、内部クロックが発生される。上記内部クロックは、特に制限されないが、データ出力回路２１１とＤＱＳバッファ２１５の入力信号として用いられる。また、上記クロックバッファを介したクロック信号はデータ入力回路２１０や、列アドレスカウンタ２０７に供給されるクロック端子に供給される。
【００６３】
他の外部入力信号は当該内部クロック信号の立ち上がりエッジに同期して有意とされる。チップセレクト信号／ＣＳはそのロウレベルによってコマンド入力サイクルの開始を指示する。チップセレクト信号／ＣＳがハイレベルのとき（チップ非選択状態）やその他の入力は意味を持たない。但し、後述するメモリバンクの選択状態やバースト動作などの内部動作はチップ非選択状態への変化によって影響されない。／ＲＡＳ，／ＣＡＳ，／ＷＥの各信号は通常のＤＲＡＭにおける対応信号とは機能が相違し、後述するコマンドサイクルを定義するときに有意の信号とされる。
【００６４】
クロックイネーブル信号ＣＫＥは次のクロック信号の有効性を指示する信号であり、当該信号ＣＫＥがハイレベルであれば次のクロック信号ＣＬＫの立ち上がりエッジが有効とされ、ロウレベルのときには無効とされる。なお、リードモードにおいて、データ出力回路２１１に対するアウトプットイネーブルの制御を行う外部制御信号／ＯＥを設けた場合には、かかる信号／ＯＥもコントロール回路２０９に供給され、その信号が例えばハイレベルのときにはデータ出力回路２１１は高出力インピーダンス状態にされる。
【００６５】
ＤＤＲ ＳＤＲＡＭの読み出し動作は、次の通りである。チップセレクト／ＣＳ, ／ＲＡＳ、／ＣＡＳ、ライトイネーブル／ＷＥの各信号はＣＬＫ信号に同期して入力される。／ＲＡＳ＝０と同時に行アドレスとバンク選択信号が入力され、それぞれロウアドレスバファ２０５とバンクセレクト回路２１２で保持される。バンクセレクト回路２１２で指定されたバンクのロウデコーダ２１０がロウアドレス信号をデコードしてメモリセルアレイ２００から行全体のデータが微小信号として出力される。出力された微小信号はセンスアンプ２０２によって増幅, 保持される。指定されたバンクはアクティブ（Active）になる。
【００６６】
行アドレス入力から３ＣＬＫ後、ＣＡＳ＝０と同時に列アドレスとバンク選択信号が入力され、それぞれがカラムアドレスバッファ２０６とバンクセレクト回路２１２で保持される。指定されたバンクがアクティブであれば、保持された列アドレスがカラムアドレスカウンタ２０７から出力され、カラムデコーダ２０３が列を選択する。選択されたデータがセンスアンプ２０２から出力される。このとき出力されるデータは２組分である（×４ビット構成では８ビット、×１６ビット構成では３２ビット）。
【００６７】
センスアンプ２０２から出力されたデータはデータ出力回路２１１からチップ外へ出力される。出力タイミングはＤＬＬ２１４から出力されるＱＣＬＫの立上がり、立ち下がりの両エッジに同期する。この時、上記のように２組分のデータはパラレル→シリアル変換され、１組分×２のデータとなる。データ出力と同時に、ＤＱＳバッファ２１５からデータストローブ信号ＤＱＳが出力される。モードレジスタ２１３に保存されているバースト長が４以上の場合、カラムアドレスカウンタ２０７は自動的にアドレスをインクリメントされて、次の列データを読み出すようにされる。
【００６８】
上記ＤＬＬ２１４の役割は、データ出力回路２１１と、ＤＱＳバッファ２１５の動作クロックＱＣＬＫを生成する。上記データ出力回路２１１とＤＱＳバッファ２１５は、ＤＬＬ２１４で生成された内部クロック信号ＱＣＬＫが入力されてから、実際にデータ信号やデータストローブ信号が出力されるまでに時間がかかる。そのため、レプリカ回路を用いて内部クロック信号ＱＣＬＫの位相を外部ＣＬＫよりも進める事により、データ信号やデータストローブ信号の位相を外部クロックＣＬＫに一致させる。したがって、この場合、外部クロック信号と位相が一致させられるのは上記データ信号やデータストローブ信号である。
【００６９】
この実施例では、上記のように動作周波数範囲が広く、同期化時間が短く、しかも高周波数まで安定した同期化信号を得ることができるＤＬＬ回路を用いているために、高い応答性で高速まで動作可能なＤＤＲ ＳＤＲＡＭを得ることができる。
【００７０】
図１７には、この発明に係る同期化回路を用いたＰＬＬ回路の一実施例のブロック図が示されている。可変遅延回路の遅延段数を奇数とし、その出力信号を入力に帰還させることによりリングオシレータを構成し、これを電圧制御型発振回路ＶＣＯとして用いる。このＶＣＯの出力信号を分周回路で分周し、分周出力ＣＫと、それにΔｔだけ位相異なる信号ＣＫ−ΔｔとＣＫ＋Δｔを形成し、前記図６等で説明した位相比較器に供給し、外部から供給されたクロック信号ＣＬＫとの位相比較を行い、粗調用信号ＵＰ０／ＤＮ０と、微調用信号ＵＰ／ＤＮを形成し、チャージポンプ＆フィルタに供給し、遅延量制御信号を形成して上記ＶＣＯを構成する可変遅延段を制御する。
【００７１】
例えば、上記ＣＫ−Δｔ、ＣＫ及びＣＫ＋Δｔは、上記分周出力ＣＫ’をΔｔだけ遅延させる２つの遅延回路を通して遅延させ、ＣＫ’をＣＫ−Δｔとし、ＣＫ’＋ΔｔをＣＫとし、ＣＫ’＋２ΔｔをＣＫ＋Δｔとして用いればよい。あるいは、分周器での分周の過程で形成されたパルスを利用してもよい。つまり、図１３で示したような分周・分配器を利用し、図１４に示したような入力パルスの半周期ずつ位相のずれた３つの信号を利用することもできる。
【００７２】
この構成により、ＶＣＯにおいては、外部クロックＣＬＫに同期し、かつ、上記分周器で分周比に対応して逓倍された内部クロック信号ＩＣＬＫを形成することができる。ＶＣＯにおいて、上記外部クロックＣＬＫと同じ周波数の内部パルスを形成するなら、上記分周器を省略することができる。このときには、上記信号ＣＫ−ΔｔとＣＫ＋Δｔは、上記信号ＣＫを形成する単位遅延段の１つ前と１つ後の信号を利用することができる。
【００７３】
前記図１と同様に可変遅延回路１を用いて外部クロックと同期化させる制御信号を形成し、それをＶＣＯを構成する可変遅延回路の制御信号として用いるようにして、単位遅延段の遅延時間を等しく設定し、ＶＣＯの可変遅延段数を上記可変遅延回路１の半分にすると外部クロックの２倍の周波数の内部クロックを形成することができ、１／４にすると外部クロックの４倍の周波数の内部クロック信号を形成することができる。
【００７４】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、位相比較器や標準遅延信号ＤＬに対して粗調範囲と微小範囲を規定する遅延信号ＤＬ−１とＤＬ＋１を形成する回路及びそれと位相比較を行う回路は、種々の実施形態を採ることができる。上記ＤＬＬ回路は、前記のようなＤＤＲ ＳＤＲＡＭの他、シンクロナスＳＲＡＭや外部から供給されたクロックと同期化させた信号を形成する各種半導体集積回路装置に同様に適用することができる。このように発明は、同期化回路と同期化方法として広く利用することができる。
【００７５】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。基準パルスと同期化させるべき第１パルスに加えて上記第１パルスに対して位相が一定時間だけ進んだ第２パルス及び遅れた第３パルスを第１可変遅延回路で形成し、上記基準パルスと上記第１パルスを第１位相比較回路で比較し、上記基準パルスと上記第２パルス及び第３パルスとを第２位相比較回路で比較し、上記第１位相比較回路の比較出力と第２位相比較回路の比較出力とを受ける制御電圧発生回路により、上記第２位相比較回路の比較出力を第１位相比較回路の比較出力に対して優先させて制御電圧を形成し、第２位相比較回路により上記基準パルスと上記第２パルス又は第３パルスとの位相が一致した後には、上記第１位相比較回路の比較出力により上記制御電圧を形成して上記第１可変遅延回路の遅延時間を制御することにより、簡単な構成で応答性と安定性を両立させることができる。
【００７６】
基準パルスを分周回路で分周し、この分周パルスと同期化させるべき第１パルスを第１可変遅延回路で形成し、上記分周パルスと上記第１パルスを第１位相比較回路で比較し、上記基準パルスを上記分周回路と同じ分周比で分周し、かつ分周比に対応した多相クロックを分周分配回路で形成し、上記第１可変遅延回路と同じ構成とされ、上記分周分配回路で形成された第２可変遅延回路により多相クロックをそれぞれ遅延させ、上記第１位相比較回路の比較出力を受ける制御電圧発生回路により上記第１可変遅延回路及び第２可変遅延回路の制御電圧を形成し、上記第２可変遅延回路による複数の遅延出力を波形整形回路に伝えて上記基準パルスに対応したパルスを生成することにより、高周波数まで高い精度での同期化した信号を得ることができる。
【図面の簡単な説明】
【図１】この発明に係るＤＬＬ回路の一実施例を示すブロック図である。
【図２】この発明に用いられる可変遅延回路の一実施例を示す回路図である。
【図３】この発明に係るＤＬＬ回路における粗調／微調の同期化動作の説明図である。
【図４】この発明に係るＤＬＬ回路における粗調／微調の同期化動作の説明図である。
【図５】この発明に係るＤＬＬ回路を説明するための動作特性図である。
【図６】この発明に係るＤＬＬ回路の制御系回路の一実施例を示す回路図である。
【図７】図１のチャージポンプ＆フィルタの一実施例を示す回路図である。
【図８】図７の可変遅延制御電圧発生回路の電圧変換特性図である。
【図９】この発明に係るＤＬＬ回路の動作を説明するための波形図である。
【図１０】この発明に関連する可変遅延回路の要求動作範囲の説明図である。
【図１１】この発明に係る図１０のパルス消滅対策例の説明図である。
【図１２】図１の分周・分配器と可変遅延回路２及び波形合成器の一実施例を示すブロック図である。
【図１３】図１２の分周・分配器と可変遅延回路２及び波形合成器の一実施例を示す回路図である。
【図１４】図１３の回路の動作を説明するための動作波形図である。
【図１５】この発明に係るＤＬＬ回路の他の一実施例を示すブロック図である。
【図１６】この発明が適用されるＤＤＲ ＳＤＲＡＭの一実施例を示す全体ブロック図である。
【図１７】この発明に係る同期化回路を用いたＰＬＬ回路の一実施例を示すブロック図である。
【符号の説明】
Ｑ１〜Ｑ１４…ＭＯＳＦＥＴ、ＲＳＦＦ…フリップフロップ回路、ＲＥＧ…レジスタ、ＶＣＤ…可変遅延回路、Ｃ１〜Ｃ４…キャパシタ、ＲＥＧ１〜ＲＥＧ６…レジスタ（分周器）、ＸＯＲ１〜ＸＯＲ３…排他的論理和回路、ＩＢ…入力バッファ、
２００Ａ〜Ｄ…メモリアレイ、２０１Ａ〜Ｄ…ロウデコーダ、２０２Ａ〜Ｄ…センスアンプ、２０３Ａ〜Ｄ…カラムデコーダ、２０４…アドレスバッファ、２０５…ロウアドレスバッファ、２０６…カラムアドレスバッファ、２０７…カラムアドレスカウンタ、２０８…リフレッシュカウンタ、２０９…コントロール回路、２１０…データ入力回路、２１１…データ出力回路、２１２…バンクセレクト回路、２１３…モードレジスタ、２１４…ＤＬＬ、２１４…ＤＱＳバッファ。

Claims (2)

  1. 基準パルスを分周する分周回路と、
    上記分周回路の分周パルスと同期化させるべき第１パルス、及び上記第１パルスに対して位相が一定時間進んだ第２パルスと一定時間遅れた第３パルスとを形成する第１可変遅延回路と、
    上記分周パルスと上記第１パルスを比較する第１位相比較回路と、
    上記分周パルスと上記第２パルス及び第３パルスとを比較する第２位相比較回路と、
    上記基準パルスを分周し、かつ分周比に対応した多相クロックを形成する分周・分配回路と、
    上記分周・分配回路で形成された多相クロックをそれぞれ遅延させる複数の遅延回路からなる第２可変遅延回路と、
    上記第２可変遅延回路の複数からなる遅延出力を受けて、上記基準パルスに対応したパルスを生成する波形合成回路と、
    上記第１位相比較回路の比較出力と第２位相比較回路の比較出力とを受けて上記第１可変遅延回路及び第２可変遅延回路の制御電圧を形成する制御電圧発生回路とを備え、
    上記制御電圧発生回路により上記第２位相比較回路の比較出力を第１位相比較回路の比較出力に対して優先させて制御電圧を形成し、第２位相比較回路により上記基準パルスと上記第２パルス又は第３パルスとの位相が一致した後には、上記第１位相比較回路の比較出力により上記制御電圧を形成する同期化回路を有する半導体集積回路装置。
  2. 請求項１において、
    上記基準パルスが入力される外部端子を更に有し、
    上記外部端子から入力された上記基準パルスが上記分周回路及び分周・分配回路に供給されることを特徴とする半導体集積回路装置。
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