JP4201128B2 - 半導体集積回路装置 - Google Patents

Description

本発明は、半導体集積回路装置に関し、システム上での高い周波数でのデータ転送を可能にした半導体集積回路装置に利用して好適な回路技術に関するものである。

メモリＬＳＩ（大規模集積回路）とＭＰＵ（マイクロプロセッサ）間等のデータ転送を高速（高周波数）に行うためには、伝送系のインピーダンス整合をとり、反射による転送波形の歪みを抑える必要がある。高速シンクロナスＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）製品においては、インピーダンス整合をとるために出力ドライバのインピーダンスを専用のＬＳＩピンに接続した抵抗素子の抵抗値と等しくなるように調整する仕様のものがある。

なお、出力インピーダンスの調整を行う技術に関しては、例えば特開平１０−２４２８３５号がある。この公報においては、出力インピーダンス調整用トランジスタとスルーレート調整用トランジスタを別個に設け、スルーレート調整用トランジスタのゲートにショットパルスを加えることで立ち上り時間を制御し、インピーダンス調整用トランジスタで出力電圧レベルを決定する。
特開平１０−２４２８３５号公報

上記抵抗素子の抵抗値と等しくなるように出力インピーダンスを調整する場合、抵抗値の調整を高い精度で行うようにするには比較的多くの制御信号が必要になる。例えば、２⁷ 通りのインピーダンス制御を行うようにするには、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴのそれぞれに７ビットからなる制御信号が必要となる。したがって、７×２＝１４本もの信号線を出力回路に対応して設けることが必要となる。信号入力を行う外部端子には、同様に終端回路を設けて制御するには、やはり同様に多数の配線が必要となる。メモリ等の半導体集積回路装置では、半導体チップの中央部には、様々な信号が集中する部分であり、上記のような多数の配線を通すために余分な配線チャネルを確保することが必要となる。そして、このような多数の信号線がチップ全体に分配される構成では、分配系での不良確率が大きくなって製品歩留りを低下させる。

本発明の目的は、簡単な構成のインピーダンス調整回路を備えた半導体集積回路装置を提供することにある。本発明の他の目的は、使い勝手がよくシステム上でのデータ転送レートを高くすることができる半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。インピーダンス制御回路により外部端子に接続された抵抗素子に対応してインピーダンスコードを生成し、かかるインピーダンスコードによりインピーダンスが可変にされてなる複数組の回路を備え、上記インピーダンス制御回路は、インピーダンス比較回路により上記抵抗素子と上記複数組の回路と同等に形成されレプリカ回路とのインピーダンス比較を行い、上記インピーダンスを増加させるアップ信号と、インピーダンスを減少させるダウンとを形成して、上記複数組の回路のそれぞれに隣接してカウンタを設けて、上記アップ信号とダウン信号に対応して上記インピーダンスコードを生成する。

本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。インピーダンスコードによりインピーダンスが可変にされた第１インピーダンス回路と第２インピーダンス回路とを半導体チップの中央部を除い分けて設け、第１回路及び第２回路により、それぞれ上記第１抵抗素子と上記第１インピーダンス回路と同等に形成されレプリカ回路とのインピーダンス比較を行って上記第１インピーダンス回路及び第２インピーダンス回路に向けて上記インピーダンスコードを供給し、上記外部端子と上記第１回路及び第２回路は、再配線により結線する。

本願において開示される発明のうち更に他の代表的なものの概要を簡単に説明すれば、下記の通りである。インピーダンス制御回路により外部端子に接続された抵抗素子に対応してインピーダンスコードを生成し、かかるインピーダンスコードをシリアルデータに変換してインピーダンスが可変にされてなる複数組のインピーダンス回路に伝え、上記複数組のインピーダンス回路では、上記シリアルデータから上記インピーダンスコードを再生する。

簡単な構成のインピーダンス調整回路を実現できる。インピーダンス調整のためのチップ中央部を通過する配線数を削減するとともにかかる配線数への異物、断線によるコードとび不良の確率も合わせて減らすことができる。使い勝手がよくシステム上でのデータ転送レートを高くすることができる。

図１には、この発明が適用される半導体メモリの一実施例のブロック図が示されている。同図において、ＸＡＤＲは行アドレス信号、ＹＡＤＲは列アドレス信号、ＤＩＮはデータ入力信号、ＣＴＲＬはメモリ制御信号であり、ＤＯＵＴはデータ出力信号である。また、ＸＤＥＣは行アドレスデコーダ、ＸＤＲは行アドレスに対応するワード線に選択パルス電圧を印加するワード線ドライバ、ＭＣＡは複数のメモリセルがマトリクス状に配置されたメモリセルアレーである。またＹＤＥＣは列アドレスデコーダ、ＹＳＷは列アドレスに対応するビット線対を選択する列選択回路、ＤＩＯはメモリ制御信号ＣＴＲＬに基づいて、データ入力信号ＤＩＮを選択セルへ書き込む入力回路と、選択セルの情報を増幅してデータ出力信号ＤＯＵＴを出力する出力回路からなるデータ入出力回路である。

図２には、図１の半導体メモリのデータ入出力回路ＤＩＯ内の一実施例のブロック図が示されている。同図において、ＤＩＮはデータ入力信号（入力端子）、ＤＯＵＴはデータ出力信号（出力端子）である。また、ＤＩＢは入力バッファ、ＤＱＢは前記の出力バッファ、ＤＱＰＢは前記出力プリバッファである。

ＲＴＥはデータ入力信号を受信する端子の入力インピーダンスを調整するための可変抵抗、つまりは終端抵抗であり、この実施例ではインピーダンス制御回路ＩＭＣＮＴＴが端子ＺＴに接続された抵抗ＲＴの抵抗値に基づいて終端抵抗ＲＴＥの抵抗値を調整するようにしている。ＲＱＥはデータ出力信号を送信する出力端子ＯＵＴの出力インピーダンスを調整するための可変抵抗であり、出力バッファＤＱＢの出力インピーダンスを代表している。この実施例ではインピーダンス制御回路ＩＭＣＮＴＱが端子ＺＱに接続された抵抗ＲＱの抵抗値に基づいてＲＱＥの抵抗値を調整するようにしている。

ＲＰＥはデータ出力信号スルーレートを調整するための抵抗であり、例えば上記例における出力プリバッファのインピーダンスに相当する。この実施例では、ＪＴＡＧ（Ｊoint Ｔest Ａction Ｇroupが提案したＩＥＥＥ規格1149.1）を利用したスルーレート制御回路ＪＴＲＣＮＴがＪＴＡＧ入力信号（ＴＣＫ，ＴＭＳ，ＴＤＩ）に基づいてＲＰＥの抵抗値を調整するようにしている。なお、ＲＱＥ／ＲＴＥもＪＴＡＧで調整可能としてもよい。内部回路ＩＮＣＫＴは、読み出しデータを形成するリードアンプや書き込みデータを受けるライトアンプあるいはそれらを制御する制御回路等からなる。

この実施例の半導体メモリは、上記の外部抵抗ＲＱにより出力バッファＤＱＢの出力インピーダンスＲＱＥが設定され、入力端子には外部抵抗ＲＴに対応して抵抗値が設定される終端抵抗ＲＴＥが内蔵される。このため、かかる半導体メモリと実装基板上で伝送線路を通して接続されるプロセッサ等を含むシステムにおいて、上記伝送線路の特性インピーダンスに対応した抵抗値を持つ上記外部抵抗ＲＱ，ＲＴを外部端子ＺＱ，ＺＴに接続することにより、出力バッファの出力インピーダンスを上記伝送線路に整合させ、入力端子ＤＩＮに接続される終端抵抗ＲＴＥと伝送線路の特性インピーダンスとを整合させることができる。

したがって、上記プロセッサ等により半導体メモリから読み出し動作を行うときに、出力端子ＤＯＵＴに接続される伝送線路を通して読み出し信号がプロセッサ等に伝えられるときに、仮にプロセッサ等の入力回路に終端抵抗が接続されないシステムにおいて発生する反射ノイズを上記出力バッファの出力インピーダンスＲＱＥにより吸収することができ、再反射ノイズをプロセッサ側に伝送しないから高速な読み出しが可能になる。プロセッサ等の入力回路に終端抵抗が設けられた場合でも、そのインピーダンス整合が不完全ときに発生するノイズを上記出力バッファの出力インピーダンスＲＱＥにより吸収することができるので、高速で安定したデータ転送が可能になる。

上記プロセッサ等により半導体メモリへ書き込み動作を行うときに、アドレス信号や書き込みデータが伝えられる入力端子ＤＩＮに接続される終端抵抗ＲＴＥが伝送線路の特性インピーダンスと整合されているから高速な書き込み動作が可能になる。つまり、システム上において、外部端子に外付の終端抵抗を接続することなく、高速なデータ転送が可能となり、使い勝手のよい半導体メモリを実現することができる。なお、図１の実施例ではデータ入力端子ＤＩＮとデータ出力端子ＤＯＵＴとが分離されて設けられているが、両端子をデータ入出力端子ＤＱとして共通化してもよい。

図３には、この発明に係る半導体集積回路装置に設けられる出力バッファの一実施例の概略回路図が示されている。この実施例は、出力端子ＤＱからロウレベルの出力信号を送出するプルダウン側出力バッファ１と、ハイレベルの出力信号を送出するプルアップ側出力バッファ２とが組み合われて構成されるＣＭＯＳ出力回路とされる。

上記プルダウン側出力バッァ１は、複数のＮチャネルの出力ＭＯＳＦＥＴ１００〜１２２から構成される。これらの出力ＭＯＳＦＥＴ１００〜１２２は、そのドレインが出力端子ＤＱに共通に接続され、ソースが回路の接地電位が与えられることにより並列形態にされる。出力ＭＯＳＦＥＴ１００〜１２２は、更に詳細に説明するなら、１００〜１０２、１１０〜１１２及び１２０〜１２２の９個からなり、３行×３列に並べられる。上記９個の出力ＭＯＳＦＥＴ１００〜１２２は、特に制限されないが、それぞれのオン抵抗値が３＊Ｒ（＝３×Ｒ）のように互いに等しくなるように形成される。

上記出力ＭＯＳＦＥＴ１００〜１２２のそれぞれに対応して出力プリバッファ３が設けられる。出力プリバッファ３は、上記各出力ＭＯＳＦＥＴ１００〜１２２のそれぞれに対応した３００〜３０２、３１０〜３１２及び３２０〜３２２の９個からなり、３行×３列に並べられる。上記９個の出力プリバッファ３００〜３２２により形成された駆動信号は、上記対応する出力ＭＯＳＦＥＴ１００〜１２２のゲートに伝えられる。

出力ＭＯＳＦＥＴ１００〜１２２のうち、出力ＭＯＳＦＥＴ１００〜１０２は、インピーダンス調整コードＩＣ０に対応した出力バッファ群とされ、出力ＭＯＳＦＥＴ１１０〜１１２と１２０〜１２２は、インピーダンス調整コードＩＣ１に対応した出力バッファ群とされる。また、出力ＭＯＳＦＥＴ１００〜１２２のうち、出力ＭＯＳＦＥＴ１００、１１０、１２０は、スルーレート調整コードＳＲｎ０に対応した出力バッファ群とされ、出力ＭＯＳＦＥＴ１０１、１１１、１２１は、スルーレート調整コードＳＲｎ１に対応した出力バッファ群とされ、出力ＭＯＳＦＥＴ１０２、１１２、１２２は、スルーレート調整コードＳＲｎ２に対応した出力バッファ群とされる。

上記１つの出力バッファ群の出力ＭＯＳＦＥＴ１００〜１０２に対応された出力プリバッファ３００〜３０２には、インピーダンス調整コードＩＣ０が供給される。他の出力バッファ群の出力ＭＯＳＦＥＴ１１０〜１２２に対応された出力プリバッファ３１０〜３１２及び３２０〜３２２には、インピーダンス調整コードＩＣ１が供給される。

上記出力バッファ群の出力ＭＯＳＦＥＴに対応して設けられるプリバッファ３００、３１０、３２０と、上記出力バッファ群の出力ＭＯＳＦＥＴに対応して設けられるプリバッファ３０１、３１１、３２１と、上記出力バッファの出力ＭＯＳＦＥＴに対応して設けられるプリバッファ３０２、３１２、３２２とには、上記のようなスルーレート調整コードＳＲｎ０、ＳＲｎ１及びＳＲｎ３がそれぞれ供給される。これらのスルーレート調整コードＳＲｎ０、ＳＲｎ１及びＳＲｎ３は、それぞれが＜０：２＞で示したように３ビットの信号からなる。そして、上記９個の出力プリバッファ３００〜３２２には、データ入力Ｄが供給される。このデータ入力Ｄは、図示しない内部回路で形成され、上記出力端子ＤＱを通して半導体集積回路装置の外部に出力させるべきデータ信号である。

この実施例では、出力ＭＯＳＦＥＴ１００〜１２２のオン抵抗値を３＊Ｒ（＝３×Ｒ）とすることにより、インピーダンス調整コードＩＣ０で制御される出力バッファ群では、トータルインピーダンスがＲとされ、とインピーダンス調整コードＩＣ１で制御される出力バッファ群では、トータルインピーダンスがＲ／２とされる。

そして、この実施例では、前記のように各出力バッファ群は、スルーレート調整コードＳＲｎ０＜０：２＞で制御される出力バッファ群と、スルーレート調整コードＳＲｎ１＜０：２＞で制御される出力バッファと、スルーレート調整コードＳＲｎ２＜０：２＞で制御される出力バッファ群とに分割されている。上記出力プリバッファ３は、同じサイズの出力ＭＯＳＦＥＴに接続されるプリバッファ回路の定数が同じになるようにしている。

上記プルアップ側出力バッァ２は、複数のＰチャネルの出力ＭＯＳＦＥＴ２００〜２２２から構成される。これらの出力ＭＯＳＦＥＴ２００〜２２２は、そのドレインが出力端子ＤＱに共通に接続され、ソースに電源電圧が与えられることにより並列形態にされる。出力ＭＯＳＦＥＴ２００〜２２２は、更に詳細に説明するなら、２００〜２０２、２１０〜２１２及び２２０〜１２２の９個からなり、上記プルダンウ側出力バッファ１と同様に３行×３列に並べられる。上記９個の出力ＭＯＳＦＥＴ２００〜２２２は、特に制限されないが、それぞれのオン抵抗値が３＊Ｒ（＝３×Ｒ）のように互いに等しくなるように形成される。

上記出力ＭＯＳＦＥＴ２００〜２２２のそれぞれに対応して出力プリバッファ４が設けられる。出力プリバッファ４は、上記各出力ＭＯＳＦＥＴ２００〜２２２のそれぞれに対応した４００〜４０２、４１０〜４１２及び４２０〜４２２の９個からなり、３行×３列に並べられる。上記９個の出力プリバッファ４００〜４２２により形成された駆動信号は、上記対応する出力ＭＯＳＦＥＴ２００〜２２２のゲートに伝えられる。

図４には、図３の出力プリバッファ３の一実施例の回路図が示されている。同図において、Ｄはデータ入力端子、ＯＵＴは出力端子であり、出力バッファである前記出力ＭＯＳＦＥＴ２００等のゲートに接続される。また、ＩＣはインピーダンス調整コード入力端子、ＳＲ＜０＞、ＳＲ＜１＞、ＳＲ＜２＞はスルーレート調整コード入力端子である。

ＰチャネルＭＯＳＦＥＴ４０〜４２が並列形態にされ、共通接続されたドレインは、出力端子ＯＵＴに接続される。上記ＰチャネルＭＯＳＦＥＴ４０〜４２の共通接続されたソースには、データ入力端子Ｄから供給される出力すべきデータを受けるＰチャネルＭＯＳＦＥＴＱ４３によって電源電圧ＶＤＤが供給される。上記出力端子ＯＵＴと回路の接地電位ＶＳＳとの間には、ＮチャネルＭＯＳＦＥＴＱ５３が設けられ、上記データ入力端子Ｄから供給される出力すべきデータによってスイッチ制御される。

上記出力端子ＯＵＴと回路の接地電位ＶＳＳとの間には、ＮチャネルＭＯＳＦＥＴ５０〜５２が直列形態に設けられる。上記ＰチャネルＭＯＳＦＥＴ４０〜４２とＮチャネルＭＯＳＦＥＴ５０〜５２のそれぞれのゲートが共通化されてナンンドゲート回路６０、６１、６２の出力信号が伝えられる。上記ナンドゲート回路６０〜６２の一方の入力には、上記入力端子ＩＣからインピーダンス調整コードＩＣ０又はＩＣ１が供給される。上記ナンドゲート回路６０〜６２の他方の入力には、上記入力端子ＳＲ＜０＞、ＳＲ＜１＞、ＳＲ＜２＞からスルーレート調整コードＳＲ０＜０：２＞、ＳＲ１＜ 0：２＞、ＳＲ３＜０：２＞のいずれかが供給される。

この実施例の出力プリバッファは、インピーダンス調整コード入力端子ＩＣにより選択または非選択が切り換えられる。このため、図４においては、インピーダンス調整コード入力端子ＩＣに前記ＩＣ０又はＩＣ１を供給し、それによって、動作させる出力バッファ群を選択することができる。また、スルーレート調整コード入力端子に前記ＳＲ＜０〜２＞のいずれかでＰチャネルＭＯＳＦＥＴ４０〜４２の中でオン状態するＰＭＯＳの組み合わせを選択し、出力プリバッファの負荷駆動力（オン抵抗）を変化させる。つまり、出力ＭＯＳＦＥＴ１００等のゲートに伝えられる駆動信号の立ち上り時間の調整を行うようにされる。

図５には、図３の出力プリバッファ４の一実施例の回路図が示されている。同図において、前記図４と同様に、Ｄはデータ入力端子、ＯＵＴは出力端子であり、出力バッファである前記Ｐチャネル型の出力ＭＯＳＦＥＴ２００等のゲートに接続される。また、前記図４と同様にＩＣはインピーダンス調整コード入力端子、ＳＲ＜０＞、ＳＲ＜１＞、ＳＲ＜２＞はスルーレート調整コード入力端子である。

この実施例の出力プリバッファは、前記図４のＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとの接続関係が入れ替えられた構成となっている。つまり、Ｐチャネル型の出力ＭＯＳＦＥＴをオン状態にするための駆動信号を並列形態にされたＮチャネルＭＯＳＦＥＴ４０〜４２で形成し、それに回路の接地電位ＶＳＳを供給するためのスイッチとしては、データＤを受けるＮチャネルＭＯＳＦＥＴ４３が用いられる。上記データＤに対応して出力端子ＯＵＴをハイレベルにリセットするＭＯＳＦＥＴは、ＰチャネルＭＯＳＦＥＴ５３とされる。そして、ＰチャネルＭＯＳＦＥＴ５０〜５２が直列形態とされて出力端子と電源電圧ＶＤＤとの間に設けられる。また、インピーダンス調整コードＩＣとスルーレート調整コードＳＲ＜０＞、ＳＲ＜１＞、ＳＲ＜２＞を受けるゲート回路６０〜６２は、ナンドゲートに代えてアンドゲートとされる。

以上の実施例において、インピーダンス調整とスルーレート調整を互いに影響を及ぼすことなく別々に（独立して）設定することが可能となり、調整回路の構成を簡単にすることができる。さらに、インピーダンス調整を行うＭＯＳＦＥＴとスルーレート調整を行うＭＯＳＦＥＴは共通の出力ＭＯＳＦＥＴを用いるようにし、各々別個にバッファを設ける場合に比べピン容量を低減させることができる。また、温度や電圧といった環境条件が変化し、インピーダンスを設定値に設定する出力ＭＯＳＦＥＴの組み合わせが変化した場合でも、インピーダンスが一定である限りスルーレート量を一定に保つようにすることができる。

図３の実施例において、前記のようにプルアップ側出力バッファ２とプルダウン側出力バッファ１とで構成されている。この実施例では、インピーダンス調整コード入力ＩＣｎ０とＩＣｎ１でプルダウン側出力バッファのインピーダンスを調整し、スルーレート調整コード入力ＳＲｎ０＜０：２＞〜ＳＲｎ２＜０：２＞でスルーレートを調整するようにしており、インピーダンス調整コード入力ＩＣｐ０とＩＣｐ１でプルアップ側出力バッファのインピーダンスを調整し、スルーレート調整コード入力ＳＲｐ０＜０：２＞〜ＳＲｐ２＜０：２＞でスルーレートを調整するようにしている。

この実施例においてもインピーダンスコードＩＣｎ０とＩＣｎ１が変化しても、Ｎチャネル型からなる出力ＭＯＳＦＥＴ１００、１１０、１２０のサブグループと出力ＭＯＳＦＥＴ１０１、１１１、１２１のサブグループと出力ＭＯＳＦＥＴ１０２、１１２、１２２のサブグループとの間のインピーダンスの比を一定となる様にし、またインピーダンスコードＩＣｐ０とＩＣｐ１が変化しても、Ｐチャネル型からなる出力ＭＯＳＦＥＴ２００、２１０、２２０のサブグループと出力ＭＯＳＦＥＴ２０１、２１１、２２１のサブグループと出力ＭＯＳＦＥＴ２０２、２１２、２２２のサブグループとの間のインピーダンスの比を一定となる様にしている。

図６には、この発明に係る半導体集積回路装置に設けられる出力バッファの一実施例の構成図が示されている。同図において、ＤＱＰはプルアップ側データ入力、ＤＱＮはプルダウン側データ入力、ＤＱはデータ出力端子である。インピーダンス調整は、プルダウン側のＮチャネル型出力ＭＯＳＦＥＴを選択するインピーダンス調整コードＪＺＮ＜０：６＞とプルアップ側のＰチャネル型出力ＭＯＳＦＥＴを選択するＪＺＰ＜０：６＞とにより、×１倍力〜×６４倍力のインピーダンス分類の中から適当な組み合わせを選択することにより行う。

この実施例において、×１６倍力〜×６４倍力の出力ＭＯＳＦＥＴの部分に本発明を適用してスルーレートを調整するために、これらの出力ＭＯＳＦＥＴの部分をＳ１〜Ｓ３のサブグループに分割している。サブグループＳ１は最初にスイッチングを行う出力ＭＯＳＦＥＴグループであり、サブグループＳ２はサブグループＳ１の出力ＭＯＳＦＥＴをオン状態にしてからΔｔ１時間後にスイッチングを行う出力ＭＯＳＦＥＴグループであり、サブグループＳ３はサブグループＳ２の出力ＭＯＳＦＥＴをオン状態にしてからΔｔ２時間後にスイッチングを行う出力ＭＯＳＦＥＴＭＯＳグループである。

この実施例では、出力バッファを出力ＭＯＳＦＥＴとそれに直列接続された抵抗素子で構成し、ＭＯＳＦＥＴのオン抵抗と抵抗素子の抵抗値との比を一定としている。このため、出力ＭＯＳＦＥＴのソース／ドレイン端にかかる電圧（Ｖｄｓ）が分割バッファサイズに依らず一定となるため、出力電圧が変わってもインピーダンスの比は同じとなる。従って、どの出力電圧おいても、インピーダンス比は設定値に依らず一定とできる。

インピーダンス制御はプルアップ側とプルダウン側各７ビットの制御信号ＪＺＰ＜０：６＞，ＪＺＮ＜０：６＞で出力ＭＯＳＦＥＴのインピーダンスを制御して行い、スルーレート制御は出力ＭＯＳＦＥＴのゲートに供給される駆動信号を形成するＭＯＳＦＥＴのＷサイズ（チャネル幅）を制御信号ＪＳＲ＜０：１８＞の制御信号で変えることにより行う。このため、インピーダンス調整とスルーレート調整を互いに影響を及ぼすことなく別々に（独立して）設定することが可能となり、調整回路の構成が簡単になる。さらに、インピーダンス調整を行うＭＯＳＦＥＴとスルーレート調整を行うＭＯＳＦＥＴは共通の出力ＭＯＳＦＥＴで実現するものであるので各々別個に出力バッファ（出力ＭＯＳＦＥＴ）を設ける場合に比べ外部端子ＤＱのピン容量を低減できる。

温度や電圧等のような環境変化等によりインピーダンス調整コードＪＺＮ＜０：６＞やＪＺＰ＜０：６＞が変わっても、スルーレート制御されるＭＯＳＦＥＴ（Ｓ１〜３）のサイズ比を変えないようにＭＯＳを分類することでスルーレートを一定に保つようにしている。

この実施例では、常時動作用にサブグループＳ１に×８倍力の出力ＭＯＳＦＥＴ及びそれを駆動する出力プリバッファＰＢＦと、サブグープＳ３に×１６倍力の出力ＭＯＳＦＥＴ及びそれを駆動する出力プリバッファＰＢＦが設けられて全体で×２４倍力の出力バッファが構成される。これにより、この実施例の出力バッファの出力インピーダンスの最大値が設定される。つまり、インピーダンス調整コードＪＺＮ＜０：６＞やＪＺＰ＜０：６＞の全てがゼロでも、上記常時動作用の出力バッファが動作し、それによる最大出力インピーダンスのもとにハイレベル／ロウレベルの出力信号を形成することができる。

図７には、終端抵抗のインピーダンス調整回路の一実施例のブロック図が示されている。バイナリインピーダンスコード生成回路２００において、ＬＳＩ制御ピン２０１とグランド（回路の接地電位ＶＳＳ）との間につないだ抵抗素子２０２の抵抗値とＬＳＩ内の終端レプリカ回路３０４のオン抵抗値が等しくなるように、言い換えるならば、インピーダンス制御ピン２０１の電圧が、電源電圧ＶＤＤの１／２になるように参照電圧をＶＤＤ／２とするコンパレータ３０１、プルアップコードカウンタ回路３０７、及びそれにより制御されるプルアップレプリカ回路３０４にてフィードバックループを構成し、プルアップ終端用インピーダンス調整コード２１２を生成する。つまり、上記フィードバックループより、上記インピーダンス制御ピン２０１の電圧が、ＶＤＤの１／２に最も近くなるように上記プルアップコードカウンタ回路の計数値が設定される。

プルダウン終端用インピーダンス調整コード２１３も同様な方法で生成される。つまり、上記プルアップレプリカ回路３０４と同じ構成のプルアップレプリカ回路３０５とプルダウンレプリカ回路３０６により電源電圧ＶＤＤの分圧回路を構成し、その分圧点３０９の電圧が電源電圧ＶＤＤの１／２になるように参照電圧をＶＤＤ／２とするコンパレータ３０８、プルダウンコードカウンタ回路３１０、及びそれにより制御されるプルダウンレプリカ回路３０６にてフィードバックループを構成し、プルダウン終端用インピーダンス調整コード２１３を生成する。

上記のようにコンパレータ３０１の参照電圧は電源電圧ＶＤＤの１／２としてある。これは、プルダウン側のインピーダンスコードを生成する際、外付け抵抗２０２の代わりにプルアップレプリカ回路３０４のコピーとなるレプリカ回路３０５を用いることが出来、回路構成を簡単にできる利点がある。

次に、生成されたインピーダンスコードをコードシフト回路２０８、２１０において任意ビット数だけシフトさせる。シフト量は制御信号２０７、２０９にて設定される。これは、ＭＯＳＦＥＴのオン抵抗の非線形性により、入力電位がＶＤＤ／２からずれてくるに従い、終端抵抗値が高めにずれていってしまうという問題があるので、例えば２ビットシフトによるコードシフトによる補正を入れて解決するものである。

コードシフト回路２０８で形成された終端プルアップ用インピーダンスコード２１４が制御クロックにより動作するラッチ回路２０４にいったん取り込まれ、かかるラッチ回路２０４を介して、終端抵抗ブロックを構成するプルアップ側終端端抵抗４０２を構成する×１〜×３２のように抵抗値が２進の重みを持つように形成されたＰチャネルＭＯＳＦＥＴのゲートに伝えられる。同様に、コードシフト回路２１０で形成された終端プルダウン用インピーダンスコード２１５が制御クロックにより動作するラッチ回路２０５にいったん取り込まれ、かかるラッチ回路２０５を介して、終端抵抗ブロックを構成するプルダンウ側終端端抵抗４０３を構成する×１〜×３２のように抵抗値が２進の重みを持つように形成されたＮチャネルＭＯＳＦＥＴのゲートに伝えられる。

この実施例でも、前記出力バッファのインピーダンス調整の場合と同様に、ＭＯＳＦＥＴのオン抵抗値がソース−ドレイン電圧依存性を持つものであるので、その直線性の改善のために各ＭＯＳＦＥＴに抵抗素子が直列に接続される。上記×１〜×３２のように２進の重みを持つ抵抗値は、上記抵抗素子を含んだものとされる。

図８には、この発明に係る終端抵抗ブロックの一実施例の回路図が示されている。この実施例の終端抵抗は、ＭＯＳＦＥＴ及びそれに接続される抵抗素子を含んで抵抗値が２進の重みを持つように形成される。つまり、コード＃０（ＬＳＢ）、コード＃１、コード＃２、コード＃３、コード＃４、コード＃５（ＭＳＢ）からなる６ビットのバイナリコードに対応して、抵抗値が８Ｒｐ，８Ｒｎ、４Ｒｐ，４Ｒｎ、２Ｒｐ，２Ｒｎ、Ｒｐ，Ｒｎ、Ｒｐ／２，Ｒｎ／２、Ｒｐ／４，Ｒｎ／４とされる。上記コード＃０〜コード＃５のそれぞれは、ラッチ回路に取り込ま、かかるラッチ回路に取り込まれコードがＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴのゲートに伝えられる。

図９には、この発明が適用される半導体メモリの一実施例のチップレイアウト図が示されている。同図において、ＭＵＬ０〜ＭＵＬ７、ＭＵＲ０〜ＭＵＲ７、ＭＬＬ０〜ＭＬＬ７、ＭＬＲ０〜ＭＬＲ７は、メモリセルがアレー状に配置されたセルアレーであり、ＭＷＤはメインワードドライバである。また、ＣＫ／ＡＤＲ／ＣＮＴＬはクロック信号、アドレス信号、メモリ制御信号等の入力回路、ＤＩ／ＤＱはデータ入出力回路、Ｉ／Ｏはモード切り換え信号、テスト信号、ＤＣ信号等の入出力回路である。

この実施例の半導体メモリは、センタパッド方式の例を示しており、このためＣＫ／ＡＤＲ／ＣＮＴＬ回路、ＤＩ／ＤＱ回路及びＩ／Ｏ回路もチップの中央に位置している。また、ＲＥＧ／ＰＤＥＣはプリデコーダ等であり、ＤＬＬＣはクロックの同期化回路であり、ＪＴＡＧ／ＴＡＰはテスト回路であり、ＶＧは内部電源電圧発生回路である。Ｆuse はヒューズ回路であり、メモリアレー欠陥救済等に用いられる。ＶＲＥＦは入力信号を取り込むための参照電圧等を発生する。前述した出力バッファはＤＩ／ＤＱ部に配置される。

この発明に係る半導体集積回路装置においては、チップ内に終端回路が設けられ、出力バッファの出力インピーダンスが伝送線路の特性インピーダンスに整合させられている。このため、この発明に係る半導体集積回路装置をシステムに搭載した場合、信号伝送を行う相手方の半導体集積回路装置の入力端子に終端抵抗が無くても、再反射ノイズを上記出力インピーダンスで吸収できるので高い周波数でのデータ転送を可能にする。あるいは、信号伝送を行う相手方の出力インピーダンスが伝送線路の特性インピーダンスに整合されてない場合でも、上記終端回路により反射ノイズを発生させないから高い周波数でのデータ転送を可能にする。このように、この発明に係る半導体集積回路装置では、システムを構成する実装基板上に終端抵抗等を接続することなく、高速なデータ転送を可能するから使い勝手がよく電子装置の小型化を実現することができる。

図９の実施例のようにセンタパッド方式の半導体メモリでは、データ入出力回路ＤＩ／ＤＱがチップ中央部において上下及び左右に４組設けられる。その他に、終端回路が必要な入力回路ＣＫ／ＡＤＲ／ＣＮＴＬも上下及び左右に４組設けられる。これらの２種類のインピーダンス制御を行う回路を図９の上下に分散して設けた場合に、前記のように７×２及び６×２のような多数の配線がセンタパッドに沿って延長させる必要がある。特に、チップ中央部は、配線が混み合う部分であるので、上記のようなインピーダンス調整のための更なる配線の増加が問題となるものである。

図１０には、この発明に係る半導体メモリの出力インピーダンス調整回路の一実施例の全体ブロック図が示されている。同図の出力インピーダンス制御回路及びそのインーダンス制御回路を構成するインピーダンス比較回路とカウンタ等の各回路ブロックは、図９の半導体チップ上における上記センタパッド部分に対応した中央部分での幾何学的な配置にほぼ合わせて示されている。つまり、４組の出力回路（出力インピーダンス制御回路）ＤＱ−Ａ，ＤＱ−Ｂ，ＤＱ−Ｃ及びＤＱ−Ｄが設けられる。各組の出力回路は、出力回路ＤＱ−Ａに例示的に示されているように、０〜８からなる９ビットの出力データと、これらのデータ出力に対応した出力ストローブクロックＣＱとからなる１０個の出力バッファ及びそのインピーダンス制御回路（ラッチを含み）からなる。

前記図９の半導体メモリのチップフロアプランは、長方形の半導体チップを長手方向の中央部に前記のような各回路が配置され、それを挟むように両側にメモリセルアレイが配置される。図１０に拡大して示されている上記中央部に設けられた各出力回路へインピーダンスコードを分配にあたっては、出力ピン間の出力インピーダンス値のばらつきを抑えるため、出力回路間で同期をとってコードを切り換える（アップデート）する必要がある。

出力回路のチップ内配置が広範囲に渡る場合、つまり、インピーダンスコード信号の分配ディレイが、インピーダンスコード信号生成のサイクルに比べて大きくなってしまう程広い範囲に配置されている場合は、上記インピーダンス比較回路からの距離に応じて、分配ディレイに対応して最新コードと旧コードとが混在するととなりインピーダンス値がばらついたように見えてしまう場合がある。この対策としては、インピーダンスコード信号生成のサイクル内に全ての出力インピーダンスをアップデートすればよいが、インピーダンス比較回路の配置個所の制約や、分配先の出力回路のチップ内配置個所の制約があるなど、インピーダンス調整に比べて優先される設計要求により困難な場合がある。

それらの対策として、この実施例ではインピーダンスコードを出力回路に分配する際、出力回路の近くにコード保持用のラッチを複数重複させて分散配置させ、よく知られているような等スキューの制御クロックにより同期をとることで遠端／近端の出力回路の間で同じインピーダンスコードとなるようにしている。つまり、再近端出力回路と最遠端出力回路とが、等スキューの制御クロックにより同期して上記インピーダンスコードを取り込むので、上記出力インピーダンス値のばらつきを防止するようにしている。

この実施例では、上記インピーダンスコードを直接に各出力回路に供給するのではなく、各出力回路に近接してカウンタ（７ビット）を配置し、インピーダンス比較回路で形成されたアップ／ダウン信号Ｕ／ＤＷＮを上記カウンタに分配するようにするものである。上記出力回路に対応した各カウンタでは、上記分配されたアップ信号ＵＰ又はダウン信号ＤＷＮを計数して、それぞれがインピーダンスコードを生成して対応する出力回路に伝える。この場合も、カウンタで生成されたインピーダンスコードが上記のように等スキューの制御クロックにより同期してラッチに取り込まれるので、上記アップ／ダウン信号Ｕ／ＤＷＮの分配ディレイがあっても、出力インピーダンス値がばらついたように見えてしまうような問題が回避される。

この構成では、Ｐチャネル用とＮチャネル用のそれぞれのインピーダンスコードを生成するために、カンウタが２組設けられており、それぞれにアップ信号ＵＰとダウン信号ＤＷＮを供給するために、２×２＝４本の信号線を追加するだけでよい。これにより、前記１４本ものインピーダンスコードを伝える信号線を配置する場合に比べて大幅に配線数を減らすことができる。この実施例のように、上記アップＵＰとダウン信号ＤＷＮを分配する構成では、インピーダンスコードを８ビット以上に更に増加させても、上記４本の信号線だけで済むという特徴を有するものである。このようにチップ中央部を通過する配線数を削減することにより、配線数への異物、断線によるコードとび不良の確率を減らすことも可能となるものである。このことは、以下の実施例においても同様である。

図１１には、図１０のインピーダンス比較回路の一実施例のブロック図が示されている。この実施例は、基本的には前記図７の実施例と同様である。外部端子ＺＱに外部抵抗ＲＱが接続される。この抵抗ＲＱとレプリカ１とが直列接続される。レプリカ１は、前記図３のプルアップ側出力バッファ２に対応した回路である。上記抵抗ＲＱとレプリカ１で分圧された電圧は、電圧比較回路ＶＣ１により抵抗Ｒで形成されたＶＤＤ／２の基準電圧比較され、アップ信号ＵＰ１又はダウン信号ＤＷＮ１が形成され、カウンタ１により計数される。この計数出力が、フィードバック信号として上記レプリカ１に伝えられて、そのインピーダンスの制御が行われる。

レプリカ２は、上記レプリカ１と同じ構成にされ、上記フィードバック信号によりインピーダンス制御が行われる。このレプリカ２とレプリカ３が直接接続される。このレプリカ３は、前記図３のプルダウン側出力バッファ１に対応した回路である。上記レプリカ３とレプリカ２で分圧された電圧は、電圧比較回路ＶＣ２により抵抗Ｒで形成されたＶＤＤ／２の基準電圧比較され、アップ信号ＵＰ２又はダウン信号ＤＷＮ２が形成され、カウンタ２により計数される。この計数出力が、フィードバック信号として上記レプリカ３に伝えられて、そのインピーダンスの制御が行われる。

上記レプリカ１、２及び３にフィードバック信号を伝えるカウンタ１とカウンタ２は、インピーダンス比較回路に最も近い位置に配置されたカウンタが用いられる。前記図１０の実施例では、出力インピーダンス制御回路ＤＱ−Ｂに対応して設けられるカウンタが上記インピーダンス比較回路のレプリカ１〜３に供給されるフィードバック信号を形成するものとして利用される。この実施例では、コードリミッタＣＬＭ１，ＣＬＭ２が設けられる。このコードリミッタＣＬＭ１，ＣＬＭ２は、カウンタ値が一定値以上に大きくなることを防止するために設けられる。

図１２には、この発明に係る半導体メモリの終端インピーダンス調整回路の一実施例の全体ブロック図が示されている。同図の終端インピーダンス制御回路及びそのインーダンス制御回路を構成するインピーダンス比較回路とカウンタ等の各回路ブロックは、図９の半導体チップ上における上記センタパッド部分に対応した中央部分での幾何学的な配置にほぼ合わせて示されている。つまり、４組のデータ入力ＤＩＮ−Ａ〜ＤＩＮ−Ｄに対応した終端回路及び２組のアドレス／コントロールＡＤＤ／ＣＯＮとクロックＣＬＫに対応した終端回路が設けられる。なお、インピーダンス比較回路から遠端とされたデータ入力ＤＩＮ−ＢとＣには、アドレス／コントロールＡＤＤ／ＣＯＮが同じ組とされる。各組の終端回路には、ラッチやインピーダンス制御回路を含むものある。

この実施例では、終端インピーダンスコードを直接に各終端回路に供給するのではなく、各終端回路に近接してカウンタ（６ビット）を配置し、インピーダンス比較回路で形成されたアップ／ダウン信号Ｕ／ＤＷＮを上記カウンタに分配するようにするものである。上記終端回路に対応した各カウンタでは、上記分配されたアップ信号ＵＰ又はダウン信号ＤＷＮを計数して、それぞれが終端インピーダンスコードを生成して対応する終端回路（インピーダンス制御回路）に伝える。この場合も、カウンタで生成されたインピーダンスコードが上記のように等スキューの制御クロックにより同期してラッチに取り込まれるので、上記アップ／ダウン信号Ｕ／ＤＷＮの分配ディレイがあっても、出力インピーダンス値がばらついたように見えてしまうような問題が回避される。

この構成でも、前記出力インピーダンス制御の場合と同様に、Ｐチャネル用とＮチャネル用のそれぞれのインピーダンスコードを生成するために、カンウタが２組設けられており、それぞれにアップ信号ＵＰとダウン信号ＤＷＮを供給するために、２×２＝４本の信号線を追加するだけでよい。これにより、前記１２本ものインピーダンスコードを伝える信号線を配置する場合に比べて大幅に配線数を減らすことができる。この実施例のように、上記アップＵＰとダウン信号ＤＷＮを分配する構成では、インピーダンスコードを７ビット以上に更に増加させても、上記４本の信号線だけで済むという特徴を有するものである。

この実施例において、中央部に設けられたアドレス／コントロールＡＤＤ／ＣＯＮ及びクロックＣＬＫに対応した終端回路を、両側に設けられたカウンタで形成された終端インピーダンスコードを利用して制御するものとしてもよい。この構成を採るときには、中央部に設けられたカウンタを省略することができる。この構成において、中央部分の終端回路を２つに分けて、両側から分担して上記終端インピーダンスコードを供給するものの他、いずれか一方のカウンタで形成された終端インピーダンスコードを供給するものとしもよい。また、この実施例では、カウンタで形成された終端インピーダンスコードをそのまま終端回路に供給するように示されているが、前記図７の実施例のようにコードシスト回路を設け、終端回路に供給する終端インピーダンスコードを生成するようにしてもよいことはいうまでもない。

図１３には、図１２のインピーダンス比較回路の一実施例のブロック図が示されている。この実施例は、基本的には前記図７の実施例と同様である。外部端子ＺＴに外部抵抗ＲＴが接続される。この抵抗ＲＴとレプリカ４とが直列接続される。レプリカ４は、前記図７のプルアップ終端抵抗４０２に対応した回路である。上記抵抗ＲＴとレプリカ４で分圧された電圧は、電圧比較回路ＶＣ３により抵抗Ｒで形成されたＶＤＤ／２の基準電圧比較され、アップ信号ＵＰ３又はダウン信号ＤＷＮ３が形成され、カウンタ３により計数される。この計数出力が、フィードバック信号として上記レプリカ４に伝えられて、そのインピーダンスの制御が行われる。

レプリカ５は、上記レプリカ４と同じ構成にされ、上記フィードバック信号によりインピーダンス制御が行われる。このレプリカ５とレプリカ６が直接接続される。このレプリカ６は、前記図７のプルダウン終端抵抗４０３に対応した回路である。上記レプリカ６とレプリカ５で分圧された電圧は、電圧比較回路ＶＣ４により分圧抵抗Ｒで形成されたＶＤＤ／２の基準電圧比較され、アップ信号ＵＰ４又はダウン信号ＤＷＮ５が形成され、カウンタ４により計数される。この計数出力が、フィードバック信号として上記レプリカ６に伝えられて、そのインピーダンスの制御が行われる。

上記レプリカ４、５及び６にフィードバック信号を伝えるカウンタ３とカウンタ４は、インピーダンス比較回路に最も近い位置に配置されたカウンタが用いられる。前記図１２の実施例では、終端回路ＤＩＮ−Ｄに対応して設けられるカウンタが上記インピーダンス比較回路のレプリカ４〜６に供給されるフィードバック信号を形成するものとして利用される。この実施例でも、コードリミッタＣＬＭ３，ＣＬＭ４が設けられる。このコードリミッタＣＬＭ３，ＣＬＭ４は、カウンタ値が一定値以上に大きく、または小さくなることを防止するために設けられる。また、カウンタ３、４の出力部には前記図７の実施例のようにコードシスト回路を設け、終端回路に供給する終端インピーダンスコードを生成するようにしてもよい。

図１４には、この発明に係る半導体メモリの出力インピーダンス調整回路の他の一実施例の全体ブロック図が示されている。同図の出力インピーダンス制御回路及びそのインピーダンス制御回路を構成するインピーダンス比較回路とカウンタ等の各回路ブロックは、図９の半導体チップ上における上記センタパッド部分に対応した中央部分での幾何学的な配置にほぼ合わせて示されている。

この実施例では、出力インピーダンスコード分配配線が実質的に問題にならないようにするために、言い換えるならば、配線が混み合うチップ中央部に上記出力インピーダンスコード分配配線を形成しないようにするために、インピーダンス制御回路がチップ中央部の両端に設けられる。４組の出力回路（出力インピーダンス制御回路）ＤＱ−Ａ，ＤＱ−Ｂ，ＤＱ−Ｃ及びＤＱ−Ｄは、同図において下左側に配置される出力回路ＤＱ−ＡとＤＱ−Ｄと、上右側に配置される出力回路ＤＱ−ＢとＤＱ−Ｃに分けられる。

上記２組の出力回路ＤＱ−ＡとＤＱ−Ｄと、ＤＱ−ＢとＤＱ−Ｃに対応してインピーダンス制御回路がそれぞれに設けられる。これら２つのインピーダンス制御回路は、前記図１０のインピーダンス比較回路及びカウンタから構成される。それ故、インピーダンス制御回路から各出力回路（出力インピーダンス制御回路）に向けては、７×２＝１４本のような出力インピーダンスコード分配のための配線が設けられる。しかしながら、これらの配線は、上記チップ中央部を含んで横断するような配線ではないので実質的には問題にはならない。

上記２つのインピーダンス制御回路に対応してパッドＺＱＲとＺＱＬが設けられる。これらのパッドＺＱＲとＺＱＬは、同図において点線で示された再配線により相互に接続されて、かかる再配線に対して外部端子としてのバンプ電極ＺＱが設けられる。再配線は、例えばフリップチップ型半導体集積回路装置に設けられる。このフリップチップ型半導体集積回路装置は、例えばそのチップのボンディングパッドから再配線を引き回し、再配線に接続されたバンプ電極をチップの表面にアレイ（エリアアレイ）状に配置し、かかるエリアアレイ状に配置されたバンプ電極を表面保護膜から露出させる。

これによって、バンプ電極の間隔を拡大させ、実装基板の配線にバンプ電極を接続するという基板実装を容易にするとともに、配線間隔の広い低コストの実装基板の利用を可能にするために用いられる。このようなフリップチップ型半導体集積回路装置においては、バンプ電極は直接に実装基板に接続される端子であり、バンプ電極のみが露出されて半導体チップのボンディングパッドは絶縁膜もしくは保護膜に覆われてしまう。それ故、上記バンプ電極は、ＱＦＰなどのパッケージのリードピン等の外部接続端子に相当するものとされる。

この実施例の半導体集積回路装置では、半導体チップの一主面側に、前記のような回路素子及び配線が形成される。この配線のうち、最上層の配線によりパッドＺＱＬとＺＱＲが形成される。このパッドＺＱＬ，ＺＱＲの開口部を除いて第１層目の有機絶縁膜が形成される。この有機絶縁膜は、例えばポリイミドにより構成される。このポリイミドからなる第１層目の有機絶縁膜上には、上記半導体チップの主面側に形成された２つのパッドＺＱＬ，ＺＱＲ間を電気的に接続する導電層としての再配線層が形成される。そして、かかる再配線層の表面のうち、バンプ電極が形成される開口部を除いて第２層目の有機絶縁膜が形成される。上記バンプ電極は、上記外部端子ＺＱとして用いられる。

図１５には、この発明に係る半導体メモリの終端インピーダンス調整回路の他の一実施例の全体ブロック図が示されている。この実施例は、前記図１２の変形例であり、４組のデータ入力ＤＩＮ−Ａ〜ＤＩＮ−Ｄに対応した４組の終端回路および、４組のアドレス／コントロールＡＤＤ／ＣＯＮと１つのクロックＣＬＫに対応した終端回路は、上下左右２グループに分けられてそれぞれにインピーダンス制御回路が設けられる。そして、チップの中央寄りに左側に配置された４組のアドレス／コントロールＡＤＤ／ＣＯＮと１つのクロックＣＬＫに対応した終端回路が１グループとされてインピーダンス制御回路が設けられる。

これら３つのインピーダンス制御回路は、前記図１３のインピーダンス比較回路及びカウンタから構成される。それ故、インピーダンス制御回路から各出力回路（終端インピーダンス制御回路）に向けては、６×２＝１２本のようなインピーダンスコード分配のための配線が設けられる。しかしながら、これらの配線は、上記チップ中央部を含んで横断するような配線ではないので実質的には問題にはならない。上記３つのインピーダンス制御回路に対応してパッドＺＴＲとＺＴＬ及びＺＴＣが設けられる。これらのパッドＺＴＲとＺＴＬ及びＺＴＣは、前記図１４の実施例と同様に同図において点線で示された再配線により相互に接続されて、かかる再配線に対して外部端子としてのバンプ電極ＺＴが設けられる。

この実施例において、中央部に設けられたアドレス／コントロールＡＤＤ／ＣＯＮ及びクロックＣＬＫに対応した終端回路を、両側に設けられたインピーダンス制御回路で形成されたインピーダンスコードを利用して制御するものとしてもよい。この構成を採るときには、中央部に設けられたインピーダンス制御回路及びそれに対応したパッドＺＴＣを省略することができる。また、中央部分の終端回路を２つに分けて、両側に設けられたインピーダンス制御回路により分担して上記インピーダンスコードを供給するものの他、いずれか一方のインピーダンス制御回路で形成されたインピーダンスコードを供給するものとしもよい。

図１６には、この発明に係る半導体メモリの出力インピーダンス調整回路の更に他の一実施例の全体ブロック図が示されている。同図の出力インピーダンス制御回路及びそのインピーダンス制御回路を構成するインピーダンス比較回路とカウンタ等の各回路ブロックは、図９の半導体チップ上における上記センタパッド部分に対応した中央部分での幾何学的な配置にほぼ合わせて示されている。

この実施例では、出力インピーダンスコード分配の配線を更に少なくするために、前記図１４に示したようなインピーダンス制御回路で形成されたＰチャネル向とＮチャネル向の７ビットずつのコードをエンコーダによりシリアルデータに変換し、２本のインピーダンスコード分配用の配線を通して４組の出力回路（出力インピーダンス制御回路）ＤＱ−Ａ，ＤＱ−Ｂ，ＤＱ−Ｃ及びＤＱ−Ｄに対応して設けられるデコーダに伝えられる。各デコーダでは、上記シリアルデータをＰチャネル向とＮチャネル向の７ビットずつのパラレルデータに変換して、上記出力インピーダンス制御回路に伝える。

図１７には、この発明に係る半導体集積回路装置の出力インピーダンス調整回路の一実施例の全体ブロック図が示されている。この実施例は、特に制限されないが、マイクロプロセッサ等のような半導体集積回路装置に向けられている。マイクロプロセッサ等を構成する半導体チップ上における周辺パッド部分に対応して出力回路（出力インピーダンス制御回路）が設けられる。同図において例示的に示されている３組の出力回路（出力インピーダンス制御回路）に対応してカウンタが設けられる。

この実施例でも、上記インピーダンスコードを直接に各出力回路に供給するのではなく、上記のように各出力回路に近接してカウンタ（７ビット）を配置し、インピーダンス比較回路で形成されたアップ／ダウン信号Ｕ／ＤＷＮを上記カウンタに分配するようにするものである。上記出力回路に対応した各カウンタでは、上記分配されたアップ信号ＵＰ又はダウン信号ＤＷＮを計数して、それぞれがインピーダンスコードを生成して対応する出力回路に伝える。この構成では、Ｐチャネル用とＮチャネル用のそれぞれのインピーダンスコードを生成するために、カンウタが２組設けられており、それぞれにアップ信号ＵＰとダウン信号ＤＷＮを供給するために、２×２＝４本の信号線を追加するだけでよい。これにより、前記１４本ものインピーダンスコードを伝える信号線を配置する場合に比べて大幅に配線数を減らすことができる。

図１８には、この発明に係る半導体メモリのインピーダンス調整回路の更に他の一実施例の全体ブロック図が示されている。この実施例では、出力インピーダンス制御と終端インピーダンス制御が合わせて示されている。この実施例では、前記のように外部端子に接続された抵抗素子ＲＱやＲＴに代えて、内部に設けられたヒューズＦＵＳＥ１，ＦＵＳＥ２によりインピーダンスコードが設定される。このインピーダンスコードを最適なものに設定するために、ＪＴＡＧが利用される。なお、図１８及び以下の図１９において、発明を直感的に解り易くするために入出力インピーダンス制御回路や出力スルーレート制御回路に接続される７×２や６×２のような多数からなる配線は太い線で表現しているが、前記図１０等の実施例と同様である。

テストモードにして、テスト端子から出力インピーダンス調整コード、終端インピーダンス調整コードを入力し、適当な測定回路等により出力インピーダンスや終端インピーダンスを測定しながら、所望の出力インピーダンス及び終端インピーダンスが得られる出力インピーダンス調整コード、終端インピーダンス調整コードを検出し、それに応じてヒューズＦＵＳＥ１，ＦＵＳＥ２を切断するものである。

セレクタ１は、ＪＴＡＧから設定される上記出力インピーダンス調整コードとヒューズＦＵＳＥ１に設定された出力インピーダンス調整コードの切り換えと、前記のようなエンコード動作を行ってＰチャネル向とＮチャネル向の７ビットずつのコードをシリアルデータに変換し、２本のインピーダンスコード分配用の配線を通して４組の出力回路（出力インピーダンス制御回路）ＤＱ−Ａ，ＤＱ−Ｂ，ＤＱ−Ｃ及びＤＱ−Ｄに対応して設けられるデコーダ１に伝える。各デコーダ１では、上記シリアルデータをＰチャネル向とＮチャネル向の７ビットずつのパラレルデータに変換して出力インピーダンスの設定を行う。

セレクタ２は、ＪＴＡＧから設定される上記終端インピーダンス調整コードとヒューズＦＵＳＥ２に設定された終端インピーダンス調整コードの切り換えと、前記のようなエンコード動作を行ってＰチャネル向とＮチャネル向の６ビットずつのコードをシリアルデータに変換し、２本のインピーダンスコード分配用の配線を通して８組の入力回路（終端インピーダンス制御回路）ＤＱ−Ａ，ＤＱ−Ｂ，ＤＱ−Ｃ，ＤＱ−Ｄ、ＡＤＤ／ＣＯＮ及び１つのクロック入力回路ＣＬＫに対応して設けられるデコーダ２に伝える。各デコーダ２では、上記シリアルデータをＰチャネル向とＮチャネル向の６ビットずつのパラレルデータに変換して出力インピーダンスの設定を行う。

図１９には、この発明に係る半導体メモリのスルーレート調整回路の一実施例の全体ブロック図が示されている。この実施例では、スルーレートを最適なものに設定するために前記図１８の実施例と同様にＪＴＡＧが利用される。テストモードにして、テスト端子からスルーレート調整コードを入力し、適当な測定回路等によりスルーレートを測定しながら、所望のスルーレートが得られる出力スルーレート調整コードを検出し、それに応じてヒューズＦＵＳＥ３を切断するものである。

セレクタ３は、ＪＴＡＧを通して設定される上記スルーレート調整コードとヒューズＦＵＳＥ３に設定されたスルーレート調整コードの切り換えと、前記のようなエンコード動作を行って、前記図６の実施例に示したようなスルーレートコードＪＳＲ＜０＞〜＜１８＞とイネーブル信号との合計２０ビットからなるコードをシリアルデータに変換し、１本のスルーレートコード分配用の配線を通して４組の出力回路（出力インピーダンス制御回路）ＤＱ−Ａ，ＤＱ−Ｂ，ＤＱ−Ｃ及びＤＱ−Ｄに対応して設けられるデコーダ４に伝える。各デコーダ４では、上記シリアルデータを２０ビットのパラレルデータに変換して出力スルーレートの設定を行う。

図２０には、インピーダンス比較回路の他の一実施例のブロック図が示されている。この実施例は、前記のように外部端子に接続された抵抗素子ＲＱと内部に形成された抵抗ＲＲＱとが選択的に用いられる。この選択動作と、上記内部抵抗ＲＲＱの抵抗値の設定のために前記ＪＴＡＧが利用される。ＪＴＡＧからの制御信号ＪＲＲＧＳＥＬによりセレクタ１を制御して外部抵抗ＲＱを使用するか、内部抵抗ＲＲＱを使用するかが切り換えられる。

上記の信号ＪＲＲＧＳＥＬを用いる代わりに、例えば、端子ＺＱのハイインピーダンスをオープン検知回路により検知して、制御信号ＲＲＧＳＥＬを形成し、セレクタ１を制御して外部抵抗ＲＱを使用するか、内部抵抗ＲＲＱを使用するかが切り換えられる。このため、セレクタ２が設けられ、上記ＪＴＡＧからの制御信号ＪＲＲＧＳＥＬを用いるか上記オープン検知回路で形成された制御信号ＲＲＧＳＥＬを用いるかの選択が行われる。セレクタ２は、製造時のマスク等によりいずれかを選択するもの、ヒューズの切断により選択するもの、あるいは外部端子から供給するもの等種々の実施形態を採ることができる。

このオープン検知回路は、同図に示すようにカウンタ１の計数出力をレプリカ１の最大値の計数値を検出する回路で構成することができる。つまり、外部端子ＺＱに外部端子ＲＱが接続されない状態（ハイインピーダンス状態）では、電圧比較回路ＶＣ１ではレプリカ１の抵抗値を大きくして上記中点電圧ＶＤＤ／２になるようにアップ信号ＵＰを出力しつづけるので、上記最大値に到達することとなる。この構成では、端子ＺＱに外付抵抗ＲＱが接続されない状態では、自動的に内部回路に設けられた抵抗ＲＲＱに対応して出力インピーダンスの調整が行われる。これにより、ユーザーにおいて使い勝手のよい半導体集積回路装置を実現することができる。

上記内部抵抗ＲＲＱの抵抗値の設定のため，例えばＪＴＡＧから供給された４ビットの信号ＪＲＱＴＲＩＭ（ｎ４：０）が供給される。この信号ＪＲＱＴＲＩＭ（ｎ４：０）は、前記図１８の出力インピーダンス調整や終端インピーダンス調整の場合と同様にＪＴＡＧを通して入力された抵抗値設定コードにより所望の抵抗値が得られるコードを検知し、それに対応して内部に設けられたヒューズの切断を行うようにする。他の構成は、前記図１１の実施例と同様である。

図２１には、電圧比較回路ＶＣ及びリミッタＣＬＭの一実施例の回路図が示されている。電圧比較回路ＶＣは、出力端子ｏｕｔからアップ信号ＵＰを出力する回路と、出力端子ｏｕｔからダウン信号ＤＷＮを出力する回路から構成される。それぞれの回路は、互いに同様な回路とされる。上記アップ信号を形成する回路に例示的に示されているように、Ｎチャネル型の差動ＭＯＳＦＥＴを用いたシングルエンドの差動増幅回路Ａ１とＡ２の差動出力をＰチャネル型の差動ＭＯＳＦＥＴを用いたシングルエンドの差動増幅回路Ａ３に入力して、出力信号ＵＰを形成する。上記差動増幅回路Ａ１〜Ａ３からなる２つの電圧比較回路には、分圧電圧が供給される入力端子ＱＣＭＰが共通にされ、アップ信号ＵＰを形成する回路とダンウ信号ＤＷＮを形成する回路とにそれぞれ前記のようなレプリカにより形成された分圧電圧が供給される。

リミッタＣＬＭは、カウンタからの出力信号をゲート回路に受けて、その計数値が所定の最小値以下になると上記ダウン信号ＤＷＮのカウンタへの伝達を禁止し、上記計数値が所定の最大値以上になると上記アップ信号ＵＰのカウンタへの伝達を禁止し、インピーダンス調整コードが所定値内に納まるように制限するものである。このリミッタＣＬＭは、上記オープン検知回路と共用することができる。つまり、アップ信号ＵＰの伝達を制御する信号をそのままオープン検知信号として利用することができる。

図２２には、カウンタの一実施例の回路図が示されている。この回路は、前記のような７ビット又は６ビットのカウンタのうちの１ビット分の回路が例示的に示されている。ラッチ回路ＦＦ１とＦＦ２からなるマスター／スレーブフリップフロップ回路に対して、アップ信号ＵＰＴとダンウ信号ＤＮＴに対応してクロックＣＫＢに同期した入力及び出力信号の入力側への帰還を制御して、＋１のアップ動作又は−１のダウン動作を行わせる。出力信号ＤＮＡは、次ビットのダウン入力ＤＮＴに伝えられ、出力信号ＵＰＡは次ビットのアップ入力ＵＰＴに伝えられる。出力ＯＵＴは、前記インピーダンス調整コードとして使用される。

図２３には、この発明に係る出力インピーダンス制御部の一実施例のブロック図が示されている。同図には、データ出力用とデータストローブ出力用の２つの回路が例示的に示されている。前記カウンタやデコーダから出力されるＰチャネル用のインピーダンス調整コードＤＱ−Ｐ（６：０）とＮチャネル用のインピーダンス調整コードＤＱ−Ｎ（６：０）は、第１レジスタＲ１に取り込まれる。この第１レジスタＲ１は、クロックパルスＣＬＫを１／１６に分周したパルスが供給される。それ故、外部端子から供給されるクロックＣＬＫの１／１６の周期で、上記インピーダンス調整コードＤＱ−Ｐ（６：０）とＤＱ−Ｎ（６：０）がいったん第１レジスタＲ１に保持される。

データストローブ信号ＣＱは、メモリ動作の読み出しや書き込みに無関係に出力されるパルスであるので定常的に出力される。図２４のタイミング図に示すように、データストローブ信号ＣＱに出力インピーダンスが変化させられることにるノイズの発生を防止するために、クロックパルスＣＬＫの半周期分ずらしたクロックパルスＰ−ＣＬＫとＮ−ＣＬＫとが生成され、Ｐチャネル用のインピーダンス調整コードＤＱ−Ｐ（６：０）とＮチャネル用のインピーダンス調整コードＤＱ−Ｎ（６：０）とがそれぞれ第２レジスタに取り込まれて、それぞれの出力インピーダンスの調整が実施される。

上記第２レジスタＲ２の出力信号とストーブ信号ＣＱが論理回路からなるプリバッファＤＱＰＢを通して出力回路ＤＯＢに伝えられる。このデータストローブ用の外部端子ＣＱには、データ出力回路と等価とするために、ダミーとしての入力回路ＤＩＮと終端回路が接続される。データ出力回路も同様に、上記第２レジスタＲ２の出力信号とデータＤＯとが論理回路からなるプリバッファＤＱＰＢを通して出力回路ＤＯＢに伝えられる。このデータ用出力回路ＤＯＢが接続される外部端子ＤＱには、入力回路ＤＩＮと終端回路が設けられる。

上記構成では、ハイレベルのデータストローブ信号ＣＱを出力するタイミングでは、Ｎ−ＣＬＫの立ち上がりに同期して第２レジスタＲ２にＮチャネル用のインピーダンス調整コードＤＱ−Ｎ（６：０）が取り込まれて、ＮチャネルＭＯＳＦＥＴ（ｎＭＯＳ）の出力インピーダンスの調整（出力ＭＯＳＦＥＴの切り換え）が実効される。半周期おくれて、ロウレベルのデータストローブ信号ＣＱを出力するタイミングでは、Ｐ−ＣＬＫの立ち上がりに同期して第２レジスタＲ２にＰチャネル用のインピーダンス調整コードＤＱ−Ｐ（６：０）が取り込まれて、ＰチャネルＭＯＳＦＥＴ（ｐＭＯＳ）の出力インピーダンスの調整（切り換え変更）が実効される。これにより、出力インピーダンスの調整が実効されるのは、出力ＭＯＳＦＥＴ（ｎＭＯＳ）又は（ｐＭＯＳ）がオフ状態であるので、出力されているデータストローブ信号ＣＱにノイズが発生することはない。

データ出力動作は、メモリ動作の読み出し動作のときにのみ行われるので、出力イネーブル信号ＯＥを用いて第２レジスタＲ２に伝えられるクロックパルスＰ−ＣＬＫとＮ−ＣＬＫが生成される。つまり、図２４のタイミング図に示すように、ＮＯＰ（ノーオペレーション）やライトモードより出力ＤＱがハイインピーダンスＨｉ−Ｚのときに、上記クロックパルスＰ−ＣＬＫとＮ−ＣＬＫが生成されて、Ｎ−ＣＬＫの立ち上がりに同期して第２レジスタＲ２にＮチャネル用のインピーダンス調整コードＤＱ−Ｎ（６：０）が取り込まれて、ＮチャネルＭＯＳＦＥＴ（ｎＭＯＳ）の出力インピーダンスの調整（変更）が実効される。Ｐ−ＣＬＫの立ち上がりに同期して第２レジスタＲ２にＰチャネル用のインピーダンス調整コードＤＱ−Ｐ（６：０）が取り込まれて、ＰチャネルＭＯＳＦＥＴ（ｐＭＯＳ）の出力インピーダンスの調整（変更）が実効される。これにより、出力インピーダンスの調整（変更）が読み出し動作のときに行われないからデータ出力信号ＤＱにノイズが発生することはない。

図２５には、この発明に係る出力インーダンス制御部の他の一実施例のブロック図が示されている。この実施例は、前記図２３の実施例の変形例であり、データストローブ出力用も上記データ出力用と同様に出力イネーブル信号ＯＥを用いて第２レジスタＲ２に伝えられるクロックパルスＰ−ＣＬＫとＮ−ＣＬＫとが生成される。これにより、図２６のタイミング図に示すように、データ出力回路と同じように出力インピーダンスの調整が実効される。

シンクロナスＳＲＡＭのような超高速ＬＳＩにおいては、データストローブ信号ＣＱとデータ出力ＤＱ間のトラッキング特性が重要となる。このトラッキング特性を考慮し、データストローブ信号ＣＱのアップデート（Update）出力インピーダンスの調整（変更）タイミングをデータ出力ＤＱのそれと同じにするものである。ＣＬＫ生成回路１と２のように、データストローブ信号ＣＱに対してデータ出力ＤＱで用いたのと同じクロックパルスＰ−ＣＬＫ，Ｎ−ＣＬＫを用いることで、データストローブ信号／データ出力（ＣＱ／ＤＱ）のインピーダンス切り替ええを同じ回数、同じタイミングで実現する。また、前記のようにデータストローブ信号ＣＱの出力インピーダンス調整時に発生するノイズ（アップデートノイズ）を考慮しＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとを半周期ずらして別々に行うことにより、アップデート時のノイズの影響をなくし、かつ良好なＣＱ／ＤＱトラッキング特性を実現することができる。

図２７には、この発明に係る入力終端制御部の一実施例のブロック図が示されている。この実施例は、ＤＱ端子に接続される終端回路に向けられている。ＤＱ端子には、前記図２３又は図２５のようなデータ出力回路ＤＯＢと、データ入力回路ＤＩＮ及びＤＩＮ終端回路が接続される。前記カウンタやデコーダから出力されるＰチャネル用のインピーダンス調整コードＤＩＮ−Ｐ（５：０）とＮチャネル用のインピーダンス調整コードＤＩＮ−Ｎ（５：０）は、第１レジスタＲ１に取り込まれる。この第１レジスタＲ１は、クロックパルスＣＬＫを例えば１／１６に分周したパルスが供給される。それ故、外部端子から供給されるクロックＣＬＫの１／１６の周期で、上記インピーダンス調整コードＤＩＮ−Ｐ（５：０）とＤＩＮ−Ｎ（５：０）がいったん第１レジスタＲ１に保持される。

データ入力動作は、メモリ動作の書き込み動作のときにのみ行われるので、ライトフラグＷＦを用いてＣＬＫ生成回路により第２レジスタＲ２に伝えられるクロックパルスＵ−ＣＬＫ１が生成される。つまり、図２９のタイミング図に示すように、Ｗ＋１（ライト＋１サイクル）のタイミング信号を形成し、その期間を除くようにクロックパルスＵ−ＣＬＫ１を生成する。この結果、端子ＤＱに接続される終端回路は、ＤＱ端子が出力ハイインピーダンスＨｉ−Ｚ、データ出力動作ＤＱ０，ＤＱ１のときにＵ−ＣＬＫ１の立ち上がりタイミングｔ１時に同期して第２レジスタＲ２にインピーダンス調整コードＤＩＮ−Ｐ（５：０）とＤＩＮ−Ｐ（５：０）が取り込まれて終端抵抗調整（変更）が実効される。また、出力イネーブル信号ＯＥにより、プリバッファが制御されて終端ＭＯＳＦＥＴがオフ状態にされる。

このように、入出力データ端子ＤＱに対する入力終端のインピーダンス調整コードＤＩＮ−Ｐ（５：０）とＤＩＮ−Ｐ（５：０）のアップデートは、出力ハイインピーダンスＨｉ−Ｚ時もしくは、データ出力時（リード）時に行う。つまり、データ入力が行われるＳＲＡＭのライトときにはインピーダンス調整コードＤＩＮ−Ｐ（５：０）とＤＩＮ−Ｐ（５：０）のアップデートは行わない。この実施例では、上記のようにライトフラグＷＦを用いて、ＳＲＡＭのスペックに対応してライトレイテンシィ１を実現するため、Ｗ＋１サイクル信号が形成されるものである。これにより、データ入力時の入力データへの入力終端のインピーダンス調整コードＤＩＮ−Ｐ（５：０）とＤＩＮ−Ｐ（５：０）のアップデートノイズの影響をなくすことができる。そして、データ出力時（リード時）では、出力イネーブル信号ＯＥを用いて終端回路のＭＯＳＦＥＴをオフ状態にするものである。

図２８には、この発明に係る入力終端制御部の一実施例のブロック図が示されている。この実施例は、ＡＤＤ／ＣＯＮ（アドレス／コントロール）端子及びＣＫ（ＣＬＫ）端子に接続される終端回路に向けられている。アドレス／コントロール信号に対する入力終端のインピーダンス調整コードＤＩＮ−Ｐ（５：０）とＤＩＮ−Ｐ（５：０）は、図２９のタイミング図に示すようにアドレス／コントロール信号の入力が無効（INVALID)状態のタイミングｔ２の時に行う。クロック信号ＣＫ（／ＣＫ）に対する入力終端のインピーダンス調整コードＤＩＮ−Ｐ（５：０）とＤＩＮ−Ｐ（５：０）は、アドレス／コントロール信号の入力およびＳＲＡＭのライトデータ入力が無効（INVALID)状態の時に行う。

アドレス／コントロール及びデータ信号の取り込み時には、アドレス／コントロール及びクロック信号の入力終端のインピーダンス調整コードＤＩＮ−Ｐ（５：０）とＤＩＮ−Ｐ（５：０）のアップデートは行わない。このため、ＣＬＫ生成回路では、遅延回路ＤＬを用いてクロックパルスＵ−ＣＬＫ２を生成し、前記第２レジスタＲ２に伝えられて、インピーダンス調整コードＤＩＮ−Ｐ（５：０）とＤＩＮ−Ｐ（５：０）の取り込みを行う。この構成により、アドレス／コントロール及びデータ信号取り込み時のアドレス／コントロール及びクロック信号への入力終端のインピーダンス調整コードＤＩＮ−Ｐ（５：０）とＤＩＮ−Ｐ（５：０）のアップデートノイズ影響をなくすことができる。ＣＬＫ生成回路、第２レジスタを用いず、直接に１／１６の分周回路から出力されるクロック信号を用いてＵ−ＣＬＫ２を生成してアップデートを行うことも可能である。

以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、全終端抵抗回路をオフにするモードを備えるようにしてもよい。これにより、低周波数動作、バーンイン時動作などにおける消費電力増加の抑止が可能となる。この発明は、半導体メモリの他、各種半導体集積回路装置に広く利用することができる。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。インピーダンス制御回路により外部端子に接続された抵抗素子に対応してインピーダンスコードを生成し、かかるインピーダンスコードによりインピーダンスが可変にされてなる複数組の回路を備え、上記インピーダンス制御回路は、インピーダンス比較回路により上記抵抗素子と上記複数組の回路と同等に形成されレプリカ回路とのインピーダンス比較を行い、上記インピーダンスを増加させるアップ信号と、インピーダンスを減少させるダウンとを形成して、上記複数組の回路のそれぞれに隣接してカウンタを設けて、上記アップ信号とダウン信号に対応して上記インピーダンスコードを生成することにより、チップ中央部を通過する配線数を削減するとともに、かかる配線数への異物、断線によるコードとび不良の確率も合わせて減らすことができる。

インピーダンスコードによりインピーダンスが可変にされた第１インピーダンス回路と第２インピーダンス回路とを半導体チップの中央部を除い分けて設け、第１回路及び第２回路により、それぞれ上記第１抵抗素子と上記第１インピーダンス回路と同等に形成されレプリカ回路とのインピーダンス比較を行って上記第１インピーダンス回路及び第２インピーダンス回路に向けて上記インピーダンスコードを供給し、上記外部端子と上記第１回路及び第２回路は、再配線により結線することにより、チップ中央部を通過する配線数を削減するとともに、かかる配線数への異物、断線によるコードとび不良の確率も合わせて減らすことができる。

インピーダンス制御回路により外部端子に接続された抵抗素子に対応してインピーダンスコードを生成し、かかるインピーダンスコードをシリアルデータに変換してインピーダンスが可変にされてなる複数組のインピーダンス回路に伝え、上記複数組のインピーダンス回路では、上記シリアルデータから上記インピーダンスコードを再生することにより、チップ中央部を通過する配線数を削減するとともに、かかる配線数への異物、断線によるコードとび不良の確率も合わせて減らすことができる。

この発明が適用される半導体メモリの一実施例を示すブロック図である。 図１の半導体メモリのデータ入出力回路ＤＩＯ内の一実施例を示すブロック図である。 この発明に係る半導体集積回路装置に設けられる出力バッファの一実施例を示す概略回路図である。 図３の出力プリバッファ３の一実施例を示す回路図である。 図３の出力プリバッファ４の一実施例を示すの回路図である。 この発明に係る半導体集積回路装置に設けられる出力バッファの一実施例を示す構成図である。 終端抵抗のインピーダンス調整回路の一実施例を示すブロック図である。 この発明に係る終端抵抗ブロックの一実施例を示す回路図である。 この発明が適用される半導体メモリの一実施例を示すチップレイアウト図である。 この発明に係る半導体メモリの出力インピーダンス調整回路の一実施例を示す全体ブロック図である。 図１０のインピーダンス比較回路の一実施例を示すブロック図である。 この発明に係る半導体メモリの終端インピーダンス調整回路の一実施例を示す全体ブロック図である。 図１２のインピーダンス比較回路の一実施例を示すブロック図である。 この発明に係る半導体メモリの出力インピーダンス調整回路の他の一実施例を示す全体ブロック図である。 この発明に係る半導体メモリの終端インピーダンス調整回路の他の一実施例を示す全体ブロック図である。 この発明に係る半導体メモリの出力インピーダンス調整回路の更に他の一実施例を示す全体ブロック図である。 この発明に係る半導体集積回路装置の出力インピーダンス調整回路の一実施例を示す全体ブロック図である。 この発明に係る半導体メモリのインピーダンス調整回路の更に他の一実施例を示す全体ブロック図である。 この発明に係る半導体メモリのスルーレート調整回路の一実施例を示す全体ブロック図である。 インピーダンス比較回路の他の一実施例を示すブロック図である。 電圧比較回路ＶＣ及びリミッタＣＬＭの一実施例を示す回路図である。 カウンタの一実施例を示す回路図である。 この発明に係る出力インーダンス制御部の一実施例を示すブロック図である。 図２３の実施例の動作の一例を説明するためのタイミング図である。 この発明に係る出力インーダンス制御部の他の一実施例を示すブロック図である。 図２５の実施例の動作の一例を説明するためのタイミング図である。 この発明に係る入力終端制御部の一実施例を示すブロック図である。 この発明に係る入力終端制御部の一実施例を示すブロック図である。 図２７，図２８の実施例の動作の一例を説明するためのタイミング図である。

符号の説明

ＸＡＤＲ…行アドレス信号、ＹＡＤＲ…列アドレス信号、ＸＤＥＣ…行アドレスデコーダ、ＸＤＲ…ワード線ドライバ、ＭＣＡ…メモリセルアレー、ＹＤＥＣ…列アドレスデコーダ、ＹＳＷ…列選択回路、ＤＩＯ…データ入出力回路、ＩＮＣＫＴ…内部回路、ＤＩＢ…データ入力バッファ、ＤＱＰＢ…出力プリバッファ、ＤＱＯ…出力バッファ、ＩＭＣＮＴＴ…インピーダンス制御回路、ＩＭＣＮＴＱ…インピーダンス制御回路、ＪＴＲＣＮＴ…スルーレート制御回路、
１，２…出力バッファ、３，４…出力プリバッファ、１００〜１２２…Ｎチャネル出力ＭＯＳＦＥＴ、２００〜２２２…Ｐチャネル出力ＭＯＳＦＥＴ、３００〜３２２，４００〜４２２…出力プリバッファ、４０〜４３…ＰチャネルＭＯＳＦＥＴ、５０〜５３…ＮチャネルＭＯＳＦＥＴ、６０〜６２…ゲート回路、
ＰＢＦ…出力プリバッファ、
ＭＵＬ０〜ＭＵＬ７、ＭＵＲ０〜ＭＵＲ７、ＭＬＬ０〜ＭＬＬ７、ＭＬＲ０〜ＭＬＲ７…セルアレー、ＭＷＤ…メインワードドライバ、ＣＫ／ＡＤＲ／ＣＮＴＬ…入力回路、ＤＩ／ＤＱ…データ入出力回路、Ｉ／Ｏ…入出力回路、ＲＥＧ／ＰＤＥＣ…プリデコーダ等、ＤＬＬＣ…同期化回路、ＪＴＡＧ／ＴＡＰ…テスト回路、ＶＧ…内部電源電圧発生回路、Ｆuse …ヒューズ回路、ＶＲＥＦ…参照電圧発生回路、
ＤＱ−Ａ〜ＤＱ−Ｄ…データ入出力端子、ＶＣ１〜ＶＣ４…電圧比較回路、ＣＬＭ１〜４…リミッタ回路、ＡＤＤ／ＣＯＮ…アドレス／コントロール端子、
ＣＬＫ…クロック端子、ＪＴＡＧ…テストインターファイス回路。

Claims (4)

1. 第１インピーダンスコードにより出力インピーダンスが可変にされてなる複数の出力回路と、
   外部端子に接続された第１抵抗素子に対応して上記第１インピーダンスコードを生成する第１インピーダンス制御回路とを備え、
   上記第１インピーダンス制御回路は、上記第１抵抗素子と上記出力回路と同等に形成されレプリカ回路とのインピーダンス比較を行い、上記出力インピーダンスを増加させる第１信号と、出力インピーダンスを減少させる第２信号とを形成する１つの第１インピーダンス比較回路と、上記１つの第１インピーダンス比較回路と第１の本数の信号線で接続され、上記第１信号を受けてカウント値を増加させ、上記第２信号を受けてカウント値を減少させて上記インピーダンスコードを生成する複数の第１カウンタからなり、
   上記複数の第１カウンタは、出力インピーダンスを制御する出力回路に上記第１の本数より多い第２の本数の信号線でそれぞれ接続され、かつ出力インピーダンスを制御する出力回路に隣接してそれぞれ配置され、
   上記１つの第１インピーダンス比較回路で形成された上記第１信号と第２信号が上記複数の第１カウンタに供給されてなることを特徴とする半導体集積回路装置。
2. 第１インピーダンスコードにより出力インピーダンスが可変にされる複数の出力回路と、
   外部端子に接続された第１抵抗素子に対応して上記第１インピーダンスコードを生成する第１インピーダンス制御回路とを備え、
   上記第１インピーダンス制御回路は、上記第１抵抗素子と上記出力回路と同等に形成されレプリカ回路とのインピーダンス比較を行い、上記出力インピーダンスを増加させる第１信号と、出力インピーダンスを減少させる第２信号とを形成する第１インピーダンス比較回路と、上記１つの第１インピーダンス比較回路と第１の本数の配線で接続され、上記第１信号を受けてカウント値を増加させ、上記第２信号を受けてカウント値を減少させて上記インピーダンスコードを生成する複数の第１カウンタとを有し、
   上記第１インピーダンス比較回路は、上記複数の複数の第１カウンタに対し共通に設けられ、
   上記複数の第１カウンタは、出力インピーダンスを制御する関係にある出力回路に上記第１の本数より多い第２の本数の配線でそれぞれ接続され、かつ出力インピーダンスを制御する関係にある出力回路に隣接してそれぞれ配置され、
   上記第１インピーダンス比較回路で上記第１信号と第２信号が上記複数の第１カウンタに供給されてなることを特徴とする半導体集積回路装置。
3. 上記複数の出力回路は、出力回路間の距離が、制御関係にある出力回路と第１カウンタとの距離に比べ、長いものを有することを特徴とする、請求項１または２に記載の半導体集積回路装置。
4. 前記半導体集積回路装置は、四角形のチップであり、
   前記複数の出力回路は、前記四角形の複数の辺に沿って分散して配置されていることを特徴とする請求項３に記載の半導体集積回路装置。

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