JP5512498B2

JP5512498B2 - 半導体装置

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Inventors: 敏樹瀬下
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Description

本発明の実施形態は、半導体装置に関する。

回路の開閉を実行する半導体スイッチは、各種の電子機器に用いることができる。例えば、携帯電話機の高周波回路部においては、送信回路及び受信回路が高周波スイッチ回路を介して共通のアンテナに選択的に接続されるようになっている。このような高周波スイッチ回路のスイッチ素子には、ＳＯＩ（Silicon On Insulator）基板上に形成されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が用いられる。また、端子間の接続を切り替える端子切替信号はパラレル伝送される。
しかし、周波数バンドの増加に伴う高周波端子数の増加やシステム化に対応するため、端子切替信号を高速でシリアル伝送することが検討されているが、消費電力の増大も懸念される。

特開２０００−２９４７８６号公報

本発明の実施形態は、低消費電力で高速シリアル伝送が可能な半導体装置を提供する。

実施形態によれば、インタフェース部と、駆動回路部と、スイッチ部と、電源回路部と、を備えた半導体装置が提供される。前記インタフェース部は、フローティング状態のバックゲートを有しＳＯＩ基板上に設けられた第１のＭＯＳＦＥＴを含み、第１電源電位が供給され、入力されたシリアルデータの端子切替信号を前記第１電源電位をハイレベルとするパラレルデータに変換する。前記電源回路部は、ソースに接続されたバックゲートを有し前記ＳＯＩ基板上に設けられた第２のＭＯＳＦＥＴを含み、第２電源電位が供給され、前記第２電源電位から前記第１電源電位よりも高いオン電位を生成する。前記駆動回路部は、ソースに接続されたバックゲートを有し前記ＳＯＩ基板上に設けられた第３のＭＯＳＦＥＴを含み、前記パラレルデータの前記ハイレベルを前記オン電位にレベルシフトした制御信号を出力する。前記スイッチ部は、前記ＳＯＩ基板上に設けられ、前記制御信号を入力して端子間の接続を切り替える。

第１の実施形態に係る半導体装置の構成を例示するブロック図。図１に表した半導体装置のスイッチ部の構成を例示する回路図。図１に表した半導体装置の駆動回路部のレベルシフタの構成を例示する回路図。半導体装置のトランジスタの断面図。半導体装置の第１のＭＯＳＦＥＴのレイアウトを表す平面図。半導体装置の第２のＭＯＳＦＥＴのレイアウトを表す平面図。半導体装置の第４のＭＯＳＦＥＴのレイアウトを表す平面図。第２の実施形態に係る半導体装置の構成を例示するブロック図。第３の実施形態に係る半導体装置の構成を例示する平面図。

以下、実施形態について図面を参照して詳細に説明する。なお、図面は模式的または概念的なものであり、各部分の形状や縦横の寸法の関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を例示するブロック図である。
図１に表したように、半導体装置１においては、ＳＯＩ基板２上に、共通端子ＡＮＴと、各高周波端子ＲＦ１〜ＲＦｋ（ｋは２以上の自然数）と、の端子間の接続を切り替えるスイッチ部３が設けられている。スイッチ部３は、駆動回路部５から出力される制御信号Ｃｏｎ１ａ〜Ｃｏｎｋａ、Ｃｏｎ１ｂ〜Ｃｏｎｋｂに応じて端子間の接続を切り替える。

インタフェース部４は、ＳＯＩ基板２上に設けられ、切替信号端子ＳＤＡＴＡに入力されたシリアルデータの端子切替信号を、各ビットが差動信号の２ｋビットのパラレルデータＤ１ａ〜Ｄｋａ、Ｄ１ｂ〜Ｄｋｂに変換する。ここで、ｋビットのパラレルデータＤ１ｂ〜Ｄｋｂは、それぞれｋビットのパラレルデータＤ１ａ〜Ｄｋａを反転したデータである。

インタフェース部４には、例えば、シリアルデータをパラレルデータに変換するシリアル・パラレル変換回路が設けられる。変換された２ｋビットのパラレルデータＤ１ａ〜Ｄｋａ、Ｄ１ｂ〜Ｄｋｂは、ラッチ回路などの保持回路に保持され、駆動回路部５に出力される。

インタフェース部４は、図５において説明するように、高速動作可能な第１のＭＯＳＦＥＴ７で構成され、電源電位Ｖｄｄ１が供給される。なお、図１においては、第１のＭＯＳＦＥＴ７として、Ｎチャンネル形ＭＯＳＦＥＴ（以下、ＮＭＯＳ）を例示しているが、Ｐチャンネル形ＭＯＳＦＥＴ（以下、ＰＭＯＳ）でもよい。

パラレルデータＤ１ａ〜Ｄｋａ、Ｄ１ｂ〜Ｄｋｂは、ＳＯＩ基板２上に設けられた駆動回路部５でレベルシフトされ、２ｋビットの制御信号Ｃｏｎ１ａ〜Ｃｏｎｋａ、Ｃｏｎ１ｂ〜Ｃｏｎｋｂとして出力される。ここで、ｋビットの制御信号Ｃｏｎ１ｂ〜Ｃｏｎｋｂは、それぞれｋビットの制御信号Ｃｏｎ１ａ〜Ｃｏｎｋａの反転信号である。
駆動回路部５には、オン電位Ｖｏｎ及びオフ電位Ｖｏｆｆが供給される。

ここで、オン電位Ｖｏｎは、制御信号Ｃｏｎ１ａ〜Ｃｏｎｋａ、Ｃｏｎ１ｂ〜Ｃｏｎｋｂのハイレベルの電位である。オン電位Ｖｏｎは、スイッチ部３の各ＦＥＴのゲートに印加して各ＦＥＴをオンさせ、かつ、そのオン抵抗が十分小さい値になる電位である。例えば、３．５Ｖである。

また、オフ電位Ｖｏｆｆは、制御信号Ｃｏｎ１ａ〜Ｃｏｎｋａ、Ｃｏｎ１ｂ〜Ｃｏｎｋｂのローレベルの電位である。オフ電位は、スイッチ部３の各ＦＥＴのゲートに印加して各ＦＥＴをオフさせ、かつ、高周波信号が重畳してもオフの状態を十分維持できる電位である。例えば、−１．５Ｖである。

オン電位Ｖｏｎ及びオフ電位Ｖｏｆｆは、ＳＯＩ基板２上に設けられた電源回路部６から供給される。電源回路部６は、正の電源電位Ｖｄｄ２が外部から供給され、電源電位Ｖｄｄ２よりも高いオン電位Ｖｏｎと負のオフ電位Ｖｏｆｆとを生成する。また、オン電位Ｖｏｎは、インタフェース部４の電源電位Ｖｄｄ１よりも高い。電源回路部６は、例えば発振回路とチャージポンプなどによりＳＯＩ基板２上に形成される。

図６において説明するように、駆動回路部５は、オン電位Ｖｏｎをハイレベルとして出力するため、高耐圧の第２のＭＯＳＦＥＴ８を含んでいる。また、電源回路部６はオン電位Ｖｏｎとオフ電位Ｖｏｆｆとを生成するため、高耐圧の第３のＭＯＳＦＥＴ９を含んでいる。なお、図１においては、第２及び第３のＭＯＳＦＥＴ８、９として、それぞれＮＭＯＳ、ＰＭＯＳを例示している。しかし、第２及び第３のＭＯＳＦＥＴ８、９は、それぞれＰＭＯＳ、ＮＭＯＳのいずれでもよい。

半導体装置１は、切替信号端子ＳＤＡＴＡに入力されたシリアルデータの端子切替信号に応じて、共通端子ＡＮＴと高周波端子ＲＦ１〜ＲＦｋとの間の接続を切り替えるＳＰｋＴ（Single-Pole k-Throw）のスイッチである。

次に各部について説明する。
図２は、図１に表した半導体装置のスイッチ部の構成を例示する回路図である。
図２に表したように、スイッチ部３ａにおいては、ＳＰ６Ｔスイッチの構成を例示している。共通端子ＡＮＴと各高周波端子ＲＦ１、ＲＦ２、ＲＦ３、ＲＦ４、ＲＦ５、ＲＦ６との間には、それぞれ第１のスイッチ素子１３ａ、１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆが接続されている。第１のスイッチ素子１３ａ、１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆをそれぞれオンさせることにより、共通端子ＡＮＴと各高周波端子ＲＦ１、ＲＦ２、ＲＦ３、ＲＦ４、ＲＦ５、ＲＦ６との間に伝送路が形成される。

第１のスイッチ素子１３ａにおいては、ｎ段（ｎは自然数）のスルーＦＥＴＴ１１、Ｔ１２、…、Ｔ１ｎが直列に接続されている。スルーＦＥＴＴ１１、Ｔ１２、…、Ｔ１ｎの各ゲートには、高周波漏洩防止用の抵抗を介して、制御信号Ｃｏｎ１ａが入力される。第１のスイッチ素子１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆは、それぞれ第１のスイッチ素子１３ａと同一構成である。第１のスイッチ素子１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆには、それぞれ制御信号Ｃｏｎ２ａ、Ｃｏｎ３ａ、Ｃｏｎ４ａ、Ｃｏｎ５ａ、Ｃｏｎ６ａが入力される。

各高周波端子ＲＦ１、ＲＦ２、ＲＦ３、ＲＦ４、ＲＦ５、ＲＦ６と接地ＧＮＤとの間には、それぞれ第２のスイッチ素子１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆが接続されている。第２のスイッチ素子１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆは、第１のスイッチ素子１３ａ、１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆがそれぞれオフのときに各高周波端子ＲＦ１、ＲＦ２、ＲＦ３、ＲＦ４、ＲＦ５、ＲＦ６に流れる漏洩電流を接地に逃がして、各高周波端子ＲＦ１、ＲＦ２、ＲＦ３、ＲＦ４、ＲＦ５、ＲＦ６間のアイソレーションを改善する。

第２のスイッチ素子１４ａにおいては、ｍ段（ｍは自然数）のシャントＦＥＴＳ１１、Ｓ１２、…、Ｓ１ｍが直列に接続されている。シャントＦＥＴＳ１１、Ｓ１２、…、Ｓ１ｍの各ゲートには、高周波漏洩防止用の抵抗を介して、制御信号Ｃｏｎ１ｂが入力される。第２のスイッチ素子１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆは、それぞれ第２のスイッチ素子１４ａと同一構成である。第２のスイッチ素子１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆには、それぞれ制御信号Ｃｏｎ２ｂ、Ｃｏｎ３ｂ、Ｃｏｎ４ｂ、Ｃｏｎ５ｂ、Ｃｏｎ６ｂが入力される。

例えば、高周波端子ＲＦ１と共通端子ＡＮＴとの間を導通するためには、高周波端子ＲＦ１と共通端子ＡＮＴとの間の第１のスイッチ素子１３ａをオンとし、高周波端子ＲＦ１と接地との間の第２のスイッチ素子１４ａをオフとする。すなわち、第１のスイッチ素子１３ａの各スルーＦＥＴＴ１１、Ｔ１２、…、Ｔ１ｎをすべてオンとし、第２のスイッチ素子１４ａの各シャントＦＥＴＳ１１、Ｓ１２、…、Ｓ１ｍをすべてオフとする。

同時に、他の各高周波端子ＲＦ２、ＲＦ３、ＲＦ４、ＲＦ５、ＲＦ６と共通端子ＡＮＴとの間の第１のスイッチ素子１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆをすべてオフとし、他の各高周波端子ＲＦ２、ＲＦ３、ＲＦ４、ＲＦ５、ＲＦ６と接地ＧＮＤとの間の第２のスイッチ素子１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆをすべてオンとする。すなわち、第１のスイッチ素子１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆの各スルーＦＥＴをすべてオフとし、第２のスイッチ素子１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆの各シャントＦＥＴをすべてオンとすればよい。

上記の場合、制御信号Ｃｏｎ１ａはオン電位Ｖｏｎ、制御信号Ｃｏｎ２ｂ、Ｃｏｎ３ｂ、Ｃｏｎ４ｂ、Ｃｏｎ５ｂ、Ｃｏｎ６ｂはオン電位Ｖｏｎ、制御信号Ｃｏｎ１ｂはオフ電位Ｖｏｆｆ、制御信号Ｃｏｎ２ａ、Ｃｏｎ３ａ、Ｃｏｎ４ａ、Ｃｏｎ５ａ、Ｃｏｎ６ａはオフ電位Ｖｏｆｆに設定される。

なお、図２においては、スイッチ部３ａの構成として、ＳＰ６Ｔスイッチを例示したが、他の構成のスイッチに対しても同様に適用でき、ｌＰｋＴ（ｌは自然数、ｋは２以上の自然数）スイッチを構成することもできる。

再度図１に戻ると、駆動回路部５は、高周波端子ＲＦ１〜ＲＦｋ（ｋは２以上の自然数）の数と等しいｋ個のレベルシフタ１２ａ〜１２ｋを有する。各レベルシフタ１２ａ〜１２ｋは同一構成のため、レベルシフタ１２ａの構成について説明する。
図３は、図１に表した半導体装置の駆動回路部のレベルシフタの構成を例示する回路図である。

レベルシフタ１２ａは、初段レベルシフタ１５ａと後段レベルシフタ１６ａとを有する。初段レベルシフタ１５ａは、一対のＮＭＯＳＮ１１、Ｎ１２と、一対のＰＭＯＳＰ１１、Ｐ１２とを有する。後段レベルシフタ１６ａは、一対のＰＭＯＳＰ２１、Ｐ２２と、一対のＮＭＯＳＮ２３、Ｎ２４とを有する。

ＮＭＯＳＮ１１、Ｎ１２のソースは、それぞれ接地に接続されている。ＮＭＯＳＮ１１、Ｎ１２の各ゲートには、前段のインタフェース部４から出力されるデータＤ１ａ、Ｄ１ｂがそれぞれ入力される。データＤ１ａ、Ｄ１ｂは、インタフェース部４から出力される２ｋビットの差動パラレルデータＤ１ａ〜Ｄｋａ、Ｄ１ｂ〜Ｄｋｂの２ビットの差動データである。データＤ１ｂは、データＤ１ａを反転したデータである。

ＮＭＯＳＮ１１、Ｎ１２の各ドレインは、それぞれＰＭＯＳＰ１１、Ｐ１２のドレインと接続されている。ＰＭＯＳＰ１１、Ｐ１２のそれぞれのソースには、高電位電源線１０を介して、電源回路部６からオン電位Ｖｏｎが供給される。ＰＭＯＳＰ１１のゲートは、ＰＭＯＳＰ１２のドレインと接続され、これらは初段レベルシフタ１５ａの差動出力の一方の出力線ＯＵＴ１Ｂに接続されている。ＰＭＯＳＰ１２のゲートは、ＰＭＯＳＰ１１のドレインと接続され、これらは初段レベルシフタ１５ａの差動出力の他方の出力線ＯＵＴ１Ａに接続されている。

上記出力線ＯＵＴ１Ａ、ＯＵＴ１Ｂはそれぞれ後段レベルシフタ１６ａのＰＭＯＳＰ２１、Ｐ２２のゲートに接続される。出力線ＯＵＴ１Ａ、ＯＵＴ１Ｂを介して初段レベルシフタ１５ａの出力信号は、後段レベルシフタ１６ａへ入力される。ＰＭＯＳＰ２１、Ｐ２２のそれぞれのソースには、高電位電源線１０を介して、電源回路部６からオン電位Ｖｏｎが供給される。

ＰＭＯＳＰ２１のドレインは、ＮＭＯＳＮ２３のドレインと接続され、さらに各ドレインは、出力線ＯＵＴＡに接続されている。ＰＭＯＳＰ２２のドレインはＮＭＯＳＮ２４のドレインと接続され、さらに各ドレインは、出力線ＯＵＴＢに接続されている。出力線ＯＵＴＡ、ＯＵＴＢにそれぞれ出力される制御信号Ｃｏｎ１ａ、Ｃｏｎ１ｂのオン電位Ｖｏｎ、オフ電位Ｖｏｆｆが、図２に表したスイッチ部３ａのスルーＦＥＴ、シャントＦＥＴの各ゲートに供給される。

初段レベルシフタ１５ａに入力される差動データＤ１ａ、Ｄ１ｂの入力レベルは、ハイレベルがＶｄｄ１（例えば、１．８Ｖ）、ローレベルが０Ｖであり、図１に表したインタフェース部４から供給される。高電位電源線１０には、オン電位Ｖｏｎとして、例えば３．５Ｖが供給される。

例えば、差動データＤ１ａにハイレベル（１．８Ｖ）、差動データＤ１ｂにローレベル（０Ｖ）が入力されると、出力線ＯＵＴ１Ａの電位はローレベル（０Ｖ）になり、出力線ＯＵＴ１Ｂの電位は、オン電位Ｖｏｎと等しい３．５Ｖになる。すなわち、初段レベルシフタ１５ａにおける出力振幅は０〜Ｖｏｎの３．５Ｖ程度となる。

後段レベルシフタ１６ａには、初段レベルシフタ１５ａの出力信号が入力される。高電位電源線１０を介して、初段レベルシフタ１５ａと同様にオン電位Ｖｏｎが供給される。また、低電位電源線１１を介して、オフ電位Ｖｏｆｆが供給される。
オン電位Ｖｏｎは、例えば３．５Ｖである。オフ電位Ｖｏｆｆは、例えば−１．５Ｖである。

例えば、出力線ＯＵＴ１Ａがローレベル（０Ｖ）、出力線ＯＵＴ１Ｂがハイレベル（３．５Ｖ）とすると、出力線ＯＵＴＡの電位、すなわち制御信号Ｃｏｎ１ａの電位は、オン電位Ｖｏｎと等しい３．５Ｖになる。また、出力端子ＯＵＴＢの電位、すなわち制御信号Ｃｏｎ１ｂの電位は、オフ電位Ｖｏｆｆと等しい−１．５Ｖになる。したがって、オン電位Ｖｏｎとして３．５Ｖを、オフ電位Ｖｏｆｆとして−１．５Ｖを、図２に示すスイッチ部３のスルーＦＥＴ、シャントＦＥＴのゲートに供給することができ、スイッチ部３が駆動される。

初段レベルシフタ１５ａは、ハイレベルの電位をオン電位Ｖｏｎに変換する。また後段レベルシフタ１６ａは、ローレベルの電位をオフ電位Ｖｏｆｆに変換する。従って、レベルシフタ１２ａは、ハイレベルが電源電位Ｖｄｄ１、ローレベルが０Ｖである入力信号を、ハイレベルがオン電位Ｖｏｎ、ローレベルがオフ電位Ｖｏｆｆの制御信号Ｃｏｎ１ａ、Ｃｏｎ１ｂに変換する。

レベルシフタ１５ａにおいては、初段レベルシフタ１５ａの各ＦＥＴのゲート・ソース電圧及びドレイン・ソース電圧は、オン電位Ｖｏｎと等しい３．５Ｖになる場合がある。また、後段レベルシフタ１６ａの各ＦＥＴのゲート・ソース電圧、ドレイン・ソース電圧は、オン電位Ｖｏｎ−オフ電位Ｖｏｆｆと等しい５．０Ｖとなる場合がある。従って、レベルシフタ１５ａは、高耐圧のＦＥＴで構成される。

図６において説明するように、レベルシフタ１５ａの各ＦＥＴは、第２のＭＯＳＦＥＴ８で構成される。
なお、レベルシフタ１５ａの回路構成としては、図５に例示したもの以外に様々な種類が存在する。半導体装置１におけるレベルシフタは、ハイレベルを外部から供給される正の電源電位Ｖｄｄ２よりも高いオン電位Ｖｏｎ、ローレベルを負のオフ電位Ｖｏｆｆにレベルシフトする機能を有するものであれば、どのような回路構成でも良い。

再度図１に戻ると、インタフェース部４は、切替信号端子ＳＤＡＴＡに入力されたシリアルデータの端子切替信号を各ビットが差動信号の２ｋビットのパラレルデータＤ１ａ〜Ｄｋａ、Ｄ１ｂ〜Ｄｋｂに変換する。
シリアルデータは、クロック端子ＳＣＬＫに入力されるクロック信号と同期して切替信号端子ＳＤＡＴＡに入力される。

シリアルデータ及びクロック信号は、例えばマイクロプロセッサなどから出力される。マイクロプロセッサの高速化に伴い、クロック信号も高速化している。一方、低消費電力化に伴いインタフェース部４に許容される消費電流には、制限がある。そのため、インタフェース部４には、スイッチ部３や駆動回路部５と比較して低電位の電源電位Ｖｄｄ１が供給される。

図４は、半導体装置のトランジスタの断面図である。
図４においては、ＳＯＩ基板２上に設けられたＮＭＯＳの断面図を模式的に表している。

シリコン（Ｓｉ）基板６０内に埋め込み酸化膜層６２が設けられている。埋め込み酸化膜層６２上に、ＳＯＩ層６４を挟んでソース領域６８とドレイン領域７２とが設けられている。さらに、埋め込み酸化膜層６２上に、ソース領域６８、ＳＯＩ層６４及びドレイン領域７２を囲んで、素子分離層７４が設けられている。また、ソース領域６８、ＳＯＩ層６４、及びドレイン領域７２の上にゲート酸化膜６６を介してゲート電極７０が設けられている。

第１のＭＯＳＦＥＴ７のチャネルの下側は埋め込み酸化膜層６２であり、支持基板であるシリコン基板６０から絶縁されている。また、チャネルの横側は素子分離層７４によって他の素子と絶縁分離されている。さらに、バックゲート８０は、電気的にフローティング状態になっている。

なお、ソース電極及びドレイン電極については、図示していない。また、第１のＭＯＳＦＥＴ７がＮチャネル形の場合は、バックゲート８０はＰ形であり、ソース領域６８及びドレイン領域７２はＮ形であり、第１のＭＯＳＦＥＴ７がＰチャネル形の場合は、バックゲート８０はＮ形であり、ソース領域６８及びドレイン領域７２はＰ形である。
ＭＯＳＦＥＴは、種々のレイアウト形状が可能であり、レイアウト形状に応じて異なる特性を有する。

図５は、半導体装置の第１のＭＯＳＦＥＴのレイアウトを表す平面図である。
図５に表したように、第１のＭＯＳＦＥＴ７においては、ソース領域６８及びドレイン領域７２にそれぞれコンタクト８２、８４が設けられ、ソース電極及びドレイン電極（図示せず）にそれぞれ電気的に接続される。バックゲート８０（図示せず）は、フローティング状態である。第１のＭＯＳＦＥＴ７のゲート長をＬｇ１、ゲート幅をＷｇ１とする。

図６は、半導体装置の第２のＭＯＳＦＥＴのレイアウトを表す平面図である。
図６に表したように、第２のＭＯＳＦＥＴ８においては、ソース領域６８及びドレイン領域７２にそれぞれコンタクト８２、８４が設けられ、それぞれソース電極及びドレイン電極（図示せず）に電気的に接続される。

また、バックゲート８０は、ソース領域６８の上下に引き出されており、図示しないバックゲート電極と電気的に接続される。第２のＭＯＳＦＥＴ８のゲート長をＬｇ２、ゲート幅をＷｇ２とする。
なお、図１に表した第３のＭＯＳＦＥＴ９は、第２のＭＯＳＦＥＴ８と同じレイアウト形状である。

図７は、半導体装置の第４のＭＯＳＦＥＴのレイアウトを表す平面図である。
図７に表したように、第４のＭＯＳＦＥＴ１７においては、ソース領域６８及びドレイン領域７２にそれぞれコンタクト８２、８４が設けられ、ソース電極及びドレイン電極（図示せず）にそれぞれ電気的に接続される。ゲート電極７０はＨ形に形成されている。

バックゲート８０は、ゲート電極７０の上下に引き出されており、バックゲートコンタクト８６が設けられている。バックゲート８０は、バックゲート電極（図示せず）に電気的に接続されている。

第１のＭＯＳＦＥＴ７は、バルクＣＭＯＳで一般に用いられるものであり、第２、第３及び第４のＭＯＳＦＥＴ８、９、１７に比べ、レイアウト効率に優れ、かつ、ゲート寄生容量が小さいため遅延時間・消費電力積が小さい。しかし、バックゲート８０がフローティング状態であるため、ドレイン耐圧が低い。

第２、第３及び第４のＭＯＳＦＥＴ８、９、１７においては、バックゲート電極が存在し、バックゲート８０をソース領域６８に接続することで、ドレイン耐圧を高くすることができる。ただし、そのためには、バックゲート８０の寄生抵抗を小さくする必要がある。そのため、ゲート幅とゲート長の比Ｗｇ２／Ｌｇ２を小さくせざるを得ない。例えば、Ｗｇ２＝１μｍ、Ｌｇ２＝１μｍ程度となる。

そのため、回路設計において所望のゲート幅とゲート長の比Ｗｇ２／Ｌｇ２を実現するには、Ｗｇ２＝１μｍ、Ｌｇ２＝１μｍの単位ＦＥＴを多数並列にレイアウトする必要があり、レイアウト効率は悪くなる。また、単位ゲート幅当りの寄生容量も第１のＭＯＳＦＥＴ７に比べ、数倍大きくなる。

上記のとおり、半導体装置１においては、駆動回路部５及び電源回路部６は、主にソース領域６８に接続されたバックゲート８０を有する第２のＭＯＳＦＥＴ８、第３のＭＯＳＦＥＴ９または第４のＭＯＳＦＥＴ１７で構成される。一方、インタフェース部４は、主に第１のＭＯＳＦＥＴ７で構成される。
なお、オン電位Ｖｏｎは電源回路部６で生成され、電源電位Ｖｄｄ１＜オン電位Ｖｏｎの関係が成り立っている。

電源回路部６に供給される電源電位Ｖｄｄ２に対しては、最大定格は、例えば４Ｖとなる。そこで、電源回路部６の少なくとも高耐圧が必要な部分は、ソース領域６８に接続されたバックゲート８０を有する第３のＭＯＳＦＥＴ９または第４のＭＯＳＦＥＴ１７により構成され、その高いドレイン耐圧ゆえに、高い最大定格を実現することができる。なお、電源回路部６をすべて第３のＭＯＳＦＥＴ９または第４のＭＯＳＦＥＴ１７で構成してもよい。

上記のとおり、駆動回路部５には高電位電源としてオン電位Ｖｏｎが、低電位電源としてオフ電位Ｖｏｆｆが供給され、出力振幅はＶｏｎ−Ｖｏｆｆとなる。例えば、オン電位Ｖｏｎ＝３．５Ｖ、オフ電位Ｖｏｆｆ＝−１．５Ｖとすると、論理振幅が５Ｖの制御信号Ｃｏｎ１ａ〜Ｃｏｎｋａ、Ｃｏｎ１ｂ〜Ｃｏｎｋｂを出力する必要がある。

そこで、駆動回路部５の少なくとも高耐圧が必要な部分は、ソース領域６８に接続されたバックゲート８０を有する第２または第４のＭＯＳＦＥＴ８、１７と同一構造の第３のＭＯＳＦＥＴ９により構成される。その高いドレイン耐圧ゆえに、５Ｖの論理振幅を実現することができる。なお、駆動回路部５をすべて第３のＭＯＳＦＥＴ９または第４のＭＯＳＦＥＴ１７で構成してもよい。
駆動回路部５及び電源回路部６においては、高速動作は要求されないため、寄生容量の大きい第３のＭＯＳＦＥＴ９を用いても問題はない。

インタフェース部４は、例えば２６ＭＨｚのクロック周波数で動作し、かつ、０．５ｍＡの低消費電流である必要がある。インタフェース部４の少なくとも高速動作が要求される部分は、第１のＭＯＳＦＥＴ７で構成されているので、高速性と低消費電流を実現することができる。

なお、インタフェース部４に供給される電源電位Ｖｄｄ１は、例えば１．８Ｖとオン電位Ｖｏｎよりも低いため、ドレイン耐圧が比較的低い第１のＭＯＳＦＥＴ７であっても問題ない。
また、インタフェース部４をすべて第１のＭＯＳＦＥＴ７で構成してもよい。
このように、半導体装置１においては、スイッチ部３の接続状態を制御する端子切替信号がシリアルデータとして入力される場合でも、低消費電流で高速動作が可能である。

また、駆動回路部５に含まれる第２のＭＯＳＦＥＴ８のゲート長Ｌｇ２は、インタフェース部４に含まれる第１のＭＯＳＦＥＴ７のゲート長Ｌｇ１よりも長くし、かつ電源回路部６に含まれる第３のＭＯＳＦＥＴ９のゲート長Ｌｇ３は、第１のＭＯＳＦＥＴ７のゲート長Ｌｇ１よりも長くする。

インタフェース部４に含まれる第１のＭＯＳＦＥＴ７において、ＰＭＯＳのゲート長をＬｇ１ｐ、ＮＭＯＳのゲート長をＬｇ１ｎとする。駆動回路部５に含まれる第２のＭＯＳＦＥＴ８において、ＰＭＯＳのゲート長をＬｇ２ｐ、ＮＭＯＳのゲート長をＬｇ２ｎとする。電源回路部６に含まれる第３のＭＯＳＦＥＴ９において、ＰＭＯＳのゲート長をＬｇ３ｐ、ＮＭＯＳのゲート長をＬｇ３ｎとする。

各ＦＥＴのゲート長が（１）式〜（４）式を満たすように設定する。

Ｌｇ１ｐ＜Ｌｇ２ｐ …（１）
Ｌｇ１ｎ＜Ｌｇ２ｎ …（２）
Ｌｇ１ｐ＜Ｌｇ３ｐ …（３）
Ｌｇ１ｎ＜Ｌｇ３ｎ …（４）

なお、第３のＭＯＳＦＥＴ９のゲート長Ｌｇ３は、第２のＭＯＳＦＥＴ８のゲート長Ｌｇ２と等しくてもよい。すなわち、Ｌｇ３ｐ＝Ｌｇ２ｐ、かつＬｇ３ｎ＝Ｌｇ２ｎでもよい。
各ＦＥＴのゲート長は、例えば（５）式のように設定することができる。

Ｌｇ１＝Ｌｇ１ｐ＝Ｌｇ１ｎ＝０．２５μｍ
Ｌｇ２＝Ｌｇ２ｐ＝Ｌｇ２ｎ＝１μｍ
Ｌｇ３＝Ｌｇ３ｐ＝Ｌｇ３ｎ＝１μｍ …（５）

第２及び第３のＭＯＳＦＥＴ８、９のゲート長Ｌｇ２、Ｌｇ３を１μｍとすることで、駆動回路部５及び電源回路部６に含まれる各ＦＥＴの信頼性耐圧を向上させることができる。一方、インタフェース部４に含まれる第１のＭＯＳＦＥＴ７のゲート長Ｌｇ１を０．２５μｍと小さい値にすることで、高速性を向上させることができ、インタフェース部４においてクロック端子ＳＣＬＫに入力されるクロックに対するシリアルデータの位相余裕を大きくすることができる。

このように、第１、第２及び第３のＭＯＳＦＥＴ７、８、９のゲート長を設定することにより、インタフェース部４をさらに高速化し、駆動回路部５及び電源回路部６の信頼性を向上させることができる。

また、第２のＭＯＳＦＥＴ８のしきい値電圧Ｖｔｈ２は、第１のＭＯＳＦＥＴ７のしきい値電圧Ｖｔｈ１よりも絶対値を高く、かつ、第３のＭＯＳＦＥＴ９のしきい値電圧Ｖｔｈ３は前記第１のＭＯＳＦＥＴ７のしきい値電圧Ｖｔｈ１よりも絶対値を高く設定する。

インタフェース部４に含まれる第１のＭＯＳＦＥＴ７において、ＰＭＯＳのしきい値電圧をＶｔｈ１ｐ、ＮＭＯＳのしきい値電圧をＶｔｈ１ｎとする。駆動回路部５に含まれる第２のＭＯＳＦＥＴ８において、ＰＭＯＳのしきい値電圧をＶｔｈ２ｐ、ＮＭＯＳのしきい値電圧をＶｔｈ２ｎとする。電源回路部６に含まれる第３のＭＯＳＦＥＴ９において、ＰＭＯＳのしきい値電圧をＶｔｈ３ｐ、ＮＭＯＳのしきい値電圧をＶｔｈ３ｎとする。

各ＦＥＴのしきい値電圧が、（６）式〜（９）式を満たすように設定する。

｜Ｖｔｈ１ｐ｜＜｜Ｖｔｈ２ｐ｜ …（６）
Ｖｔｈ１ｎ＜Ｖｔｈ２ｎ …（７）
｜Ｖｔｈ１ｐ｜＜｜Ｖｔｈ３ｐ｜ …（８）
Ｖｔｈ１ｎ＜Ｖｔｈ３ｎ …（９）

なお、第３のＭＯＳＦＥＴ９のしきい値電圧Ｖｔｈ３は、第２のＭＯＳＦＥＴ８のしきい値電圧Ｖｔｈ２と等しくてもよい。すなわち、Ｖｔｈ３ｐ＝Ｖｔｈ２ｐ、かつＶｔｈ３ｎ＝Ｖｔｈ２ｎでもよい。
各ＦＥＴのしきい値電圧は、例えば（１０）式のように設定することができる。

Ｖｔｈ１ｐ＝−０．３Ｖ
Ｖｔｈ１ｎ＝０．３Ｖ
Ｖｔｈ２ｐ＝Ｖｔｈ３ｐ＝−０．６Ｖ
Ｖｔｈ２ｎ＝Ｖｔｈ３ｎ＝０．６Ｖ …（１０）

インタフェース部４に含まれる第１のＭＯＳＦＥＴ７のしきい値電圧Ｖｔｈ１の絶対値を小さくすることで、その高速性を向上させることができる。また、インタフェース部４においてクロック端子ＳＣＬＫに入力されるクロックに対するシリアルデータの位相余裕を大きくすることができる。

また、駆動回路部５及び電源回路部６にそれぞれ含まれる第２及び第３のＭＯＳＦＥＴ８、９のしきい値電圧Ｖｔｈ２、Ｖｔｈ３の絶対値を大きくすることで、ノイズマージンを大きくすることができる。そのため、スイッチ部３から漏洩してくる高周波信号に対するノイズ耐性が向上する。

なお、インタフェース部４においては、高周波信号が入力している期間は、その出力部に設けられている、例えばラッチ回路などの保持回路が保持しているデータを出力しているだけなので、回路を構成するＣＭＯＳ論理回路のノイズマージンが小さくても、高周波ノイズによる誤動作の懸念はない。

このように、第１、第２及び第３のＭＯＳＦＥＴ７、８、９のしきい値電圧を設定することにより、高速化を図りつつ、さらに高周波信号による誤動作の危険性を小さくすることができる。

（第２の実施形態）
図８は、第２の実施形態に係る半導体装置の構成を例示するブロック図である。なお、図１に表した半導体装置１と共通する要素には、同一の符号を付している。
図８に表したように、半導体装置１ａは、ＳＯＩ基板２上に設けられた、スイッチ部３、インタフェース部４ａ、駆動回路部５、電源回路部６、及びデコーダ１８を備える。

半導体装置１ａにおいては、図１に表した半導体装置１のインタフェース部４はインタフェース部４ａに置き換えられ、さらにデコーダ１８が追加されている。デコーダ１８は、入力したｉビットのパラレルデータＶｃ１〜Ｖｃｉを、差動信号の２ｋビットのパラレルデータＤ１ａ〜Ｄｋａ、Ｄ１ｂ〜Ｄｋｂにデコードする。ここで、ｉは、ｉ≧ｌｏｇ_２ｋを満たす１以上の最小の整数である。

従って、切替信号端子ＳＤＡＴＡには、上記のｉビットにエンコードしたシリアルデータを端子切替信号として入力することができる。インタフェース部４ａは、エンコードされたｉビットのシリアルデータをｉビットのパラレルデータＶｃ１〜Ｖｃｉに変換する。
デコーダ１８には、電源電位Ｖｄｄ１を用いることができる。また、内部電源回路を設けて、電源電位Ｖｄｄ２からデコーダ１８に供給する電源電位を生成してもよい。

また、デコーダ１８を構成するＭＯＳＦＥＴ１９としては、第１のＭＯＳＦＥＴ７、第２のＭＯＳＦＥＴ８、第４のＭＯＳＦＥＴ１７のレイアウトのいずれでもよい。デコーダ１８には、比較的低い電源電位が供給され、また、高速動作が要求されないからである。
駆動回路部５及び電源回路部６は、半導体装置１と同様に、ソース領域６８に接続されたバックゲート８０を有する第２のＭＯＳＦＥＴ８及び第３のＭＯＳＦＥＴ９を含んでいる。

また、インタフェース部４は、フローティング状態のバックゲート８０を有する第１のＭＯＳＦＥＴ７を含んでおり、かつ、電源電位Ｖｄｄ１＜オン電位Ｖｏｎの関係が成り立っている。
半導体装置１ａにおいては、高速で動作するインタフェース部４ａの、例えばシフトレジスタやラッチ回路などの保持回路の段数がｉビットに減少するため、さらに低消費電力化される。

例えば、ｋ＝８ビットの場合を想定すると、ｉ＝３ビットになる。
図１に表した半導体装置１においては、インタフェース部４は、８×２＝１６ビットの差動データＤ１ａ〜Ｄ８ａ、Ｄ１ｂ〜Ｄ８ｋｂを出力することになる。これらの信号は、例えば８つのシフトレジスタ及びラッチ回路で生成、保持される。

これに対して、半導体装置１ａにおいては、デコーダ１８がインタフェース部４ａの後段に設けられているため、エンコードされたデータＶｃ１〜Ｖｃｉを生成すればよい。例えば、ｋ＝８ビットに対してはｉ＝３ビットのデータＶｃ１、Ｖｃ２、Ｖｃ３でよい。そのため、インタフェース部４ａのシフトレジスタ、ラッチ回路は３つでよい。

このように半導体装置１ａにおいては、インタフェース部４ａに含まれる第１のＭＯＳＦＥＴ７の数が少なくなるので、さらに低消費電力化される。
従って、半導体装置１ａによれば、スイッチ部３の接続状態を制御する信号がシリアル伝送される半導体装置を容易に実現することができ、かつ、シリアル伝送時の消費電力を小さくできる。

（第３の実施形態）
図９は、第３の実施形態に係る半導体装置の構成を例示する平面図である。
図９においては、図１に表した半導体装置１ｂのレイアウトを模式的に表している。なお、図１に表した半導体装置１と共通する要素には、同一の符号を付している。

半導体装置１ｂにおいては、ＳＯＩ基板２上に、インタフェース部４、駆動回路部５、電源回路部６、及びパッド２０ａ、２０ｂが設けられている。インタフェース部４、駆動回路部５、及び電源回路部６の回路構成については、図１の半導体装置１と同様である。

半導体装置１ｂにおいては、インタフェース部４は、パッド２０ａとパッド２０ｂとの間の領域に設けられている。ここで、パッド２０ａ、２０ｂは、接地ＧＮＤ用パッド、電源電位Ｖｄｄ１用パッドである。なお、パッド２０ａ、２０ｂのいずれか一方は接地ＧＮＤに接続される接地パッドであり、他方は電源電位Ｖｄｄ１が供給される電源パッドである。

インタフェース部４はレイアウト効率の良い第１のＭＯＳＦＥＴ７を含んでいるので、パッド間の狭い領域にレイアウトすることが十分可能である。そのため、端子切替信号のシリアルインタフェース化によるチップ面積の増大はない。また、電源パッドと接地パッドが直近に存在するため安定して高速動作が可能である。

従って、半導体装置１ｂによれば、スイッチ部３の接続状態を制御する信号がシリアル伝送される半導体装置を容易に実現することができ、かつ、そのチップ面積をパラレル伝送されるものと同程度にできる。

なお、半導体装置１、１ａにおいては、切替信号端子ＳＤＡＴＡにシリアルデータの端子切替信号が入力される場合について説明した。しかし、シリアルデータとしては、高周波端子ＲＦ１〜ＲＦｋのｋビットまたはエンコードしたｉビットのデータ以外に他のデータを付加してもよい。

例えばマイクロプロセッサなどは、複数の要素にデータを出力することが多い。そのため、切替信号端子ＳＤＡＴＡには複数の要素が接続されてもよく、各要素を識別するアドレスが追加されたシリアルデータが入力されてもよい。この場合、インタフェース部４、４ａは、アドレスを識別して、入力されたシリアルデータをパラレルデータに変換して出力する。

さらに、切替信号端子ＳＤＡＴＡは、入力及び出力の可能な双方向バスに接続されてもよい。この場合、インタフェース部は４、４ａは、パラレルデータをシリアルデータに変換して、切替信号端子ＳＤＡＴＡに出力してもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１、１ａ、１ｂ…半導体装置、２…ＳＯＩ基板、３、３ａ…スイッチ部、４、４ａ…インタフェース部、５…駆動回路部、６…電源回路部、７…第１のＭＯＳＦＥＴ、８…第２のＭＯＳＦＥＴ、９…第３のＭＯＳＦＥＴ、１０…高電位電源線、１１…低電位電源線、１２ａ〜１２ｋ…レベルシフタ、１３ａ〜１３ｆ…第１のスイッチ素子、１４ａ〜１４ｆ…第２のスイッチ素子、１７…第４のＭＯＳＦＥＴ、１８…デコーダ回路、２０ａ、２０ｂ…パッド、６０…シリコン基板、６２…ＳＯＩ層、６８…ソース領域、７０…ゲート電極、７２…ドレイン領域、８０…バックゲート、ＡＮＴ…アンテナ端子、ＲＦ１〜ＲＦ６、ＲＦｋ…高周波端子、Ｓ１１〜Ｓ１ｍ…シャントＦＥＴ、Ｔ１１〜Ｔ１ｎ…スルーＦＥＴ

Claims

フローティング状態のバックゲートを有しＳＯＩ基板上に設けられた第１のＭＯＳＦＥＴを含み、第１電源電位が供給され、入力されたシリアルデータの端子切替信号を前記第１電源電位をハイレベルとするパラレルデータに変換するインタフェース部と、
ソースに接続されたバックゲートを有し前記ＳＯＩ基板上に設けられた第２のＭＯＳＦＥＴを含み、第２電源電位が供給され、前記第２電源電位から前記第１電源電位よりも高いオン電位を生成する電源回路部と、
ソースに接続されたバックゲートを有し前記ＳＯＩ基板上に設けられた第３のＭＯＳＦＥＴを含み、前記パラレルデータの前記ハイレベルを前記オン電位にレベルシフトした制御信号を出力する駆動回路部と、
前記ＳＯＩ基板上に設けられ、前記制御信号を入力して端子間の接続を切り替えるスイッチ部と、
を備えたことを特徴とする半導体装置。
前記第２のＭＯＳＦＥＴのゲート長は、前記第１のＭＯＳＦＥＴのゲート長よりも長く、
前記第３のＭＯＳＦＥＴのゲート長は、前記第１のＭＯＳＦＥＴのゲート長よりも長いことを特徴とする請求項１記載の半導体装置。
前記第２のＭＯＳＦＥＴのしきい値電圧の絶対値は、前記第１のＭＯＳＦＥＴのしきい値電圧の絶対値よりも高く、
前記第３のＭＯＳＦＥＴのしきい値電圧の絶対値は、前記第１のＭＯＳＦＥＴのしきい値電圧の絶対値よりも高いことを特徴とする請求項１記載の半導体装置。
前記パラレルデータをデコードするデコーダ回路をさらに備えたことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
前記ＳＯＩ基板上の前記インタフェース部の両側に設けられた、前記インタフェース部に電源を供給する電源パッドと、接地パッドと、をさらに備えたことを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。