JP5271210B2 - スイッチ回路 - Google Patents
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Description
また、低消費電流化のために、半導体スイッチ集積回路にDC−DC変換回路を制御する端子を設け、低歪みが必要である例えば大信号の送信時のみDC−DC変換回路を動作させることができるような構成が提案されている(例えば、特許文献1参照)。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
また、論理値ローレベルを”0”で表し、論理値ハイレベルを”1”で表す。さらに、mビット(mは、1以上)からなる信号Dを最上位ビット(MSB)から最下位ビット(LSB)の順番に左側から右側に並べて、例えば、m=3の場合、信号D=4を”100”などと表す。
図1は、本発明の実施形態に係るスイッチ回路の構成を例示するブロック図である。
図1に表したように、本実施例のスイッチ回路81は、スイッチ部10、ドライバ部20、デコーダ部30、DC−DC変換部40及び電源制御部60を備える。そして、これらを同じ半導体基板に形成して1チップ化した構造、または複数のチップに形成して1つのパッケージ体としてパッケージングした構造を備える。
スイッチ部10は、第1の端子P10を複数の第2の端子P01〜P03のいずれか1つと接続させるスイッチ素子を有する。本実施例においては、第1の端子P10を3個の第2の端子P01、P02、P03のいずれか1つと接続させる場合を例示している。
ドライバ部20は、デコーダ部30の出力73(スイッチ制御信号)と、DC−DC変換部40の出力72(電源)を入力して、スイッチ部10のスイッチ素子を駆動するスイッチ駆動信号を生成する。
なお、本実施例においては、デコーダ部30を備え、端子切替信号をデコードしてドライバ部20にスイッチ制御信号を入力する構成を例示しているが、本発明はこれに限定されない。制御端子Ctlに入力される外部からの端子切替信号を直接ドライバ部20に入力して、スイッチ素子を駆動してもよい。
次に、スイッチ部10、ドライバ部20、DC−DC変換部40の各部について説明する。
図2に表したように、本実施例のスイッチ部10aは、第1の端子P10を3つの第2の端子P01、P02、P03のいずれか1つと接続するスイッチ素子S11、S12、S13を有する。また、スイッチ素子S11、S12、S13は、ドライバ部20の出力71のスイッチ駆動信号によりそれぞれオン、またはオフに制御される。
スイッチ素子S11、S12、S13としては、例えばFETを用いることができる。
なお、本実施例においては、ドライバ部20の出力71が3本の信号線71a、71b、71cを有する場合を例示している。
図3は、図1に表したドライバ部の構成を例示するブロック図である。
図3に表したように、ドライバ部20aは、3つのインバータ(否定回路)21a〜21cを有する。インバータ21a〜21cのそれぞれの出力に信号線71a〜71cが接続されている。また、インバータ21a〜21cのすべての電源端子は、DC−DC変換部40の出力72に接続されている。つまり、インバータ21a〜21cには、外部から供給される電源Vddと異なるドライバ部の電源72がDC−DC変換部40より供給される。
デコーダ部30は、外部から入力される端子切替信号をデコードしてスイッチ制御信号を生成するもので、例えば、本実施例においては、2ビットの端子切替信号を3ビットのスイッチ制御信号に変換する論理回路により構成される。例えば、端子切替信号が2から0に切り替わる場合、デコードしたスイッチ制御信号は”100”から”001”に変化する。すなわち、2ビット目がオンの状態から0ビット目がオンの状態にスイッチ制御信号が変化する。
図4に表したように、オシレータ41aは、遅延回路43、2入力1出力の選択回路45(マルチプレクサ)を有する。ここで、遅延回路43は、直列に接続された奇数個のインバータ43a〜43eを有する。なお、本実施例においては、5個のインバータ43a〜43eを有する場合を例示しているが、奇数個の任意数のインバータを直列接続して構成することができる。
選択回路45(マルチプレクサ)は、入力A、入力Bの2つの入力端子、出力端子Y及び選択端子Sを有し、選択端子Sに入力される信号が”0”のとき、入力Aに入力された信号を出力Yに出力し、選択端子Sに入力される信号が”1”のとき、入力Bに入力された信号を出力Yに出力する論理回路である。
(比較例)
図5は、比較例のスイッチ回路の構成を例示するブロック図である。
図5に表したように、比較例のスイッチ回路181は、スイッチ部10、ドライバ部20、デコーダ部30及びDC−DC変換部140を備える。
すなわち、電源制御部60がなく、電源制御信号による制御がないDC−DC変換部140を備えることが本実施例のスイッチ回路81と異なる。
比較例のスイッチ回路181の動作について、主要な信号のタイミングチャートを用いて説明する。
図6(a)に表したように、時間T<0で、端子切替信号Vc=2=”10”の状態である。つまり、比較例のスイッチ部110は、時間T<0で、第1の端子P10を第2の端子P03に接続した状態である。
このように、時間T<0においては、外部から入力される端子切替信号Vc=2に応じて第1の端子P10と第2の端子P03とが接続され、安定した状態となっている。
デコーダ部30は、端子切替信号Vcをデコードしてドライバ部20にスイッチ制御信号”010”を出力する。ドライバ部20は、スイッチ制御信号”010”を入力してスイッチ駆動信号を生成しスイッチ部10に出力する。
図7は、図1に表したスイッチ回路の主要な信号のタイミングチャートである。
図7においては、スイッチ回路81の主要な信号、図7(a)端子切替信号Vc、図7(b)電源制御信号Vmode、図7(c)オシレータ発振周波数f、図7(d)DC−DC変換部の消費電流Idd、図7(e)ドライバ部の電源電圧VPのタイミングチャートを表している。
また、図7(b)に表したように、時間T<0で、端子切替信号Vcに変化がないため、電源制御信号Vmodeは、”0”である。
デコーダ部30は、端子切替信号Vcをデコードしてドライバ部20にスイッチ制御信号を出力する。ドライバ部20は、スイッチ制御信号を入力してスイッチ駆動信号を生成しスイッチ部10に出力する。
このとき、図7(b)〜(d)に表したように、電源制御信号Vmodeが”1”のため、オシレータ41の発振周波数fが周波数の高いf1となる。
そのため、図7(d)に表したように、比較例のスイッチ回路181と同様に、ドライバ部20の電源電圧VPは数〜数十μsで定常状態の電圧に戻る。
電源制御信号Vmodeが”0”になると、オシレータ41の発振周波数fは、再びf2に戻る。DC−DC変換部40の消費電流Iddも、Idd1より小さいIdd2に戻る。
また、定常状態の第2の状態においては、ドライバ部20の電源電圧VPは、比較例のスイッチ回路181の電源電圧VP=V1と等しいため、低歪み特性も維持される。
また、本実施例のスイッチ回路81においては、スイッチ回路81が備える電源制御部60により外部からの端子切替え信号を検出して、第2の状態から第1の状態に動作モードの切り替え制御を行う。そのため、スイッチ回路81に外部からDC−DC変換部40の制御をする端子が不要であり、スイッチ回路81の端子切替信号とDC−DC変換部40を制御する電源制御信号とのタイミングを同期させるなどの制御も不要となる。
図8に表したように、スイッチ回路81bは、スイッチ部10b、ドライバ部20、デコーダ部30、DC−DC変換部40b及び電源制御部60を備える。そして、これらを同じ半導体基板に形成して1チップ化した構造、または複数のチップに形成して1つのパッケージ体としてパッケージングした構造を備える。
図9は、スイッチ部の構成を例示する回路図である。
図9に表したように、第1の端子P10と、複数の第2の端子P01〜P06のそれぞれとの間には、n段(nは自然数)のスルーFET(Field Effect Transistor)T11、T12、・・・、T1n、T21、T22、・・・、T2n、・・・、T61、T62、・・・、T6nが直列に接続されている。
抵抗RT21、・・・、RT6n、RS21、・・・、RS6mは、それぞれ高周波信号がドライバ部20bに漏洩しない程度の高い抵抗値を有する。
ただし、オン電位Vonが高すぎたり、オフ電位Voffが低すぎるとFETの耐圧を超えてしまうので、オン電位Vonおよびオフ電位Voffには最適な範囲がある。
図10は、デコーダ部及びドライバ部の構成を例示する回路図である。
図10に表したように、ドライバ部20bは、レベルシフタ23a〜23fが並置されている。各レベルシフタ23a〜23fには、他の回路部に供給される電源電位Vddよりも高い電圧VPが高電位電源72として供給されている。
スイッチ回路81bは、SP6Tのスイッチ部10bを備えている。そのため、デコーダ部30bは、制御端子Ctlに入力される3ビットの端子切替信号Vcをデコードしている。また、レベルシフタ23a〜23fは、差動回路であるため、デコーダ部30bとレベルシフタ23a〜23fとの間に、反転・非反転信号生成回路部が設けられている。
図11においては、図10に表したドライバ部20bを構成するレベルシフタ23の回路図を表している。
ドライバ部20bは、図11に表したレベルシフタ23と同一構成の6つのレベルシフタ23a〜23fにより構成される。
負電圧Vnが接地電位の場合は、レベルシフタ23は、ハイレベルがVdd、ローレベルが0Vの差動入力信号を、ハイレベルが正の電圧VP、ローレベルが0Vの差動出力信号に変換する。なお、負電圧Vnが接地電位の場合は、後段レベルシフタ22はなくてもよく、ラインL1、L2を差動出力とすることができる。
図12に表したように、チャージポンプ42bは、高電位電源端子72と接地との間に直列接続した複数のダイオードと、各ダイオード間とオシレータ41bの出力である差動クロックCLK、CLK−とに接続された複数のコンデンサを有する。
差動クロックCLK、CLK−によるコンデンサの電荷の蓄積、移動により高電位電源端子72に正の電圧VPが生成される。
カレントミラーの基準側には、抵抗R2が挿入されている。また、抵抗R2の両端には、直列接続したNMOS N1及び抵抗R1が接続されている。NMOS N1のゲートには、電源制御信号Vmodeが入力される。
ここで、カレントミラーの抵抗R1、R2は、R1<R2の関係を有し、かつ、NMOS N1のオン抵抗は、抵抗R1に比べて十分小さいものとする。
これにより、正の電圧VPが所望の値に達する時定数が短縮する。
図13は、エッジ検出回路の構成を例示する回路図である。
図13に表したように、エッジ検出回路61においては、端子切替信号Vcの否定をRC遅延回路DLYで遅延させ、バッファBUFで波形整形した信号Vdを生成している。そして、端子切替信号Vcと信号Vdとの排他的論理和の否定をとることにより、端子切替信号の変化を検出している。
図14においては、エッジ検出回路61の主要な信号、制御端子Ctlの端子切替信号Vc(図14(a))、遅延信号Vd(図14(b))、出力OUT(図14(c))のタイミングチャートを表している。
図14(c)に表したように、端子切替信号Vcが変化する立上がり及び立ち下がりにおいて、出力OUTには一定幅のパルスが発生している。
図15に表したように、電源制御部60bは、3つのエッジ検出回路61a〜61c、論理和回路OR1などにより構成される。端子切替信号Vcの各ビットVc1〜Vc3のそれぞれにエッジ検出回路61a〜61cが設けられている。そして、エッジ検出回路61a〜61cの出力の論理和(OR)が電源制御部60bの出力となっている。すなわち、端子切替信号Vcの各ビットVc1〜Vc3の内、少なくとも1つが変化すれば、電源制御信号Vmodeに第1の時間T1の幅のパルスが生じる。
図16は、比較例のスイッチ回路の主要な信号のタイミングチャートである。
図16においては、比較例のスイッチ回路の主要な信号、図16(a)端子切替信号Vc、図16(b)チャージポンプの出力電流IP、図16(c)DC−DC変換部の消費電流Idd、図16(d)ドライバ部の電源電圧VPのタイミングチャートを表している。
図16(a)に表したように、時間T<0で、端子切替信号Vc=4=”100”の状態である。つまり、スイッチ部10bは、時間T<0で、第1の端子P10を第2の端子P05に接続した状態である。
このように、時間T<0においては、外部から入力される端子切替信号Vc=4に応じて第1の端子P10と第2の端子P05とが接続され、安定した状態となっている。
図17は、図8に表したスイッチ回路の主要な信号のタイミングチャートである。
図17においては、スイッチ回路81bの主要な信号、図17(a)端子切替信号Vc、図17(b)電源制御信号Vmode、図17(c)チャージポンプの出力電流IP、図17(d)DC−DC変換部の消費電流Idd、図17(e)ドライバ部の電源電圧VPのタイミングチャートを表している。
また、図17(b)に表したように、時間T<0で、端子切替信号Vcに変化がないため、電源制御信号Vmodeは、”0”である。
このとき、図17(b)〜(d)に表したように、電源制御信号Vmodeが”1”のため、チャージポンプ42bの出力電流IPは、第1の状態のときの電流I1に切り替わっている。降下した電圧VPを所定時間内に定常状態の電圧に戻すようにチャージポンプ42bのコンデンサに電荷がチャージされる。このため、DC−DC変換部の消費電流Iddは、電源制御信号Vmodeが”1”の間は、Idd1に増えることになる。
そのため、図17(e)に表したように、比較例のスイッチ回路と同様に、ドライバ部20の電源電圧VPは数〜数十μsで定常状態の電圧に戻る。
電源制御信号Vmodeが”0”になると、チャージポンプ42bの出力電流IPは、再び電流I2に戻り、DC−DC変換部の消費電流Iddも低消費電流Idd2に戻る。
そのため、スイッチ回路81bにおいては、電源制御部60のない比較例のスイッチ回路に対し、端子切り替え動作時以外の定常状態では低消費電流に抑える事が可能となる。
また、定常状態の第2の状態においては、ドライバ部20の電源電圧VPは、比較例のスイッチ回路の電源電圧VP=V1と等しいため、低歪み特性も維持される。
また、スイッチ回路81bにおいては、スイッチ回路81bが備える電源制御部60により外部からの端子切替え信号を検出して、第2の状態から第1の状態に動作モードの切り替え制御を行う。そのため、スイッチ回路81bに外部からDC−DC変換部40bの制御をする端子が不要であり、スイッチ回路81bの端子切替信号とDC−DC変換部40bを制御する電源制御信号とのタイミングを同期させるなどの制御も不要となる。
図18に表したように、スイッチ回路81cにおいては、DC−DC変換部40cが負電圧Vnを生成するチャージポンプ42cをさらに有する点が、図8に表したスイッチ回路81bと相違する。なお、チャージポンプ42cの出力には、クランプ回路52とコンデンサCnが接続されている。
図19に表したように、オシレータ41b、チャージポンプ42bについては、図12に表したリングオシレータ41b、チャージポンプ42bと同様である。また、チャージポンプ42cは、低電位電源72aに負電圧Vnを出力する。チャージポンプ42cは、ダイオードの向きが逆であることと段数が少ないこと以外は、チャージポンプ42bと同様である。
図20においては、スイッチ回路81cの主要な信号、図20(a)端子切替信号Vc、図20(b)電源制御信号Vmode、図20(c)チャージポンプ42bの出力電流Ip、図20(d)チャージポンプ42cの出力電流In、図20(e)DC−DC変換部の消費電流Idd、図20(f)ドライバ部入力正電圧(高電位電源電圧)VP、図20(g)ドライバ部入力負電圧(低電位電源電圧)Vnのタイミングチャートを表している。
また、図20(b)に表したように、時間T<0で、端子切替信号Vcに変化がないため、電源制御信号Vmodeは、”0”である。
図20(f)、図20(g)に表したように、比較例のスイッチ回路と同様に、ドライバ部20の電源電圧VP、Vnは数〜数十μsで定常状態の電圧に戻る。
電源制御信号Vmodeが”0”になると、チャージポンプ42b、42cの出力電流IP、Inは、再び電流I2、In2に戻り、DC−DC変換部の消費電流Iddも低消費電流Idd12に戻る。
そのため、スイッチ回路81cにおいては、電源制御部60のない場合のスイッチ回路に対し、端子切り替え動作時以外の定常状態では低消費電流に抑える事が可能となる。
また、定常状態の第2の状態においては、ドライバ部20の高電位電源電圧VP、低電位電源電圧Vnは、電源制御部のないスイッチ回路の電源電圧VP=V1、Vn=Vn1と等しいため、低歪み特性も維持される。
また、スイッチ回路81cにおいては、スイッチ回路81cが備える電源制御部60により外部からの端子切替え信号を検出して、第2の状態から第1の状態に動作モードの切り替え制御を行う。そのため、スイッチ回路81cに外部からDC−DC変換部40bの制御をする端子が不要であり、スイッチ回路81cの端子切替信号とDC−DC変換部40bを制御する電源制御信号とのタイミングを同期させるなどの制御も不要となる。
また、スイッチ回路81cは、図11において説明したように、正の電源電圧VPと負の電源電圧Vnとを用いてスイッチFETを駆動することにより、より優れた挿入損失特性や歪み特性を得ることが可能となる。
図21に表したように、本実施例のスイッチ回路82は、クランプ回路50を備えている点がスイッチ回路81と異なり、これ以外については、図1に表したスイッチ回路81と同様である。
また、電源制御信号Vmodeが”1”のとき、すなわち、第2の端子の切替が発生してDC−DC変換部40が第1の状態に制御されるとき、クランプ回路50はオフで、DC−DC変換部40から出力されるドライバ電源の電圧はそのまま、ドライバ部20に供給される。
図22においては、スイッチ回路82の主要な信号、図22(a)端子切替信号Vc、図22(b)電源制御信号Vmode、図22(c)クランプ回路の動作、図22(d)オシレータ発振周波数f、図22(e)DC−DC変換部の消費電流Idd、図22(f)ドライバ部の電源電圧VPのタイミングチャートを表している。
また、図22(b)に表したように、時間T<0で、端子切替信号Vcに変化がないため、電源制御信号Vmodeは、”0”である。
図22(c)に表したように、時間T<0で、クランプ回路50はオンの状態であり、DC−DC変換部40の出力を安定化してドライバ部20に電源を供給している。
デコーダ部30は、端子切替信号Vcをデコードしてドライバ部20にスイッチ制御信号を出力する。ドライバ部20は、スイッチ制御信号を入力してスイッチ駆動信号を生成しスイッチ部10に出力する。
このとき、図22(b)〜(d)に表したように、電源制御信号Vmodeが”1”のため、オシレータ41の発振周波数fが周波数の高いf1となる。
この第1の状態は、チャージポンプ42のコンデンサの電荷が放電され、チャージポンプ42のコンデンサの電荷を充電中の状態であり、クランプ回路50で電位を安定化する必要はない。この第1の状態のときクランプ回路50をオンさせたままでは、クランプ回路50の不要な電流が流れることになる。このため、本実施例のように、DC−DC変換部40の状態に連動してオン、オフさせることにより、電流消費を抑えることができる。
また、各具体例のいずれか2つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
20、20a、20b ドライバ部
21a〜21c、43a〜43e インバータ(否定回路)
21、22、23、23a〜23f レベルシフタ
30、30b デコーダ部
40、40b、40c DC−DC変換部
41、41a、41b オシレータ(リングオシレータ)
42、42b、42c チャージポンプ
43 遅延回路
45 選択回路(マルチプレクサ)
50、51、52 クランプ回路
60、60b 電源制御部
61、61a〜61c エッジ検出回路
71 ドライバ部の出力
72、72a ドライバ部の電源(チャージポンプの出力)
73 デコーダ部の出力
74 オシレータ出力
81、81b、81c、82 スイッチ回路
110 スイッチ部
140 DC−DC変換部
141 オシレータ
142 チャージポンプ
172 電源
181 スイッチ回路
Cp、Cn コンデンサ
Ctl 制御端子
N1 NMOS
P01、P02、P03、P04、P05、P06、P0N 第2の端子
P10 第1の端子
R1、R2 抵抗
Vdd 電源
Claims (7)
- 少なくとも1つの第1の端子、複数の第2の端子及び前記第1の端子を前記第2の端子のいずれか1つと接続させるスイッチ素子を有するスイッチ部と、
外部からの端子切替信号により前記スイッチ素子を駆動するドライバ部と、
負荷変動に対する応答特性が第1の状態と、負荷変動に対する応答特性が前記第1の状態よりも遅い第2の状態とを有し、前記ドライバ部に電源を供給するDC−DC変換部と、
前記端子切替信号の変化に基づいて定められる第1の時間は前記DC−DC変換部を前記第1の状態に制御し、前記第1の時間以外の第2の時間は前記DC−DC変換部を前記第2の状態に制御する電源制御部と、
を備えることを特徴とするスイッチ回路。 - 前記DC−DC変換部から供給される電源の電圧を安定化するクランプ回路と、
前記クランプ回路を制御するクランプ制御回路と、
をさらに備え、
前記クランプ制御回路は、前記第1の時間は前記クランプ回路をオフし、前記第2の時間は前記クランプ回路をオンすることを特徴とする請求項1記載のスイッチ回路。 - 前記DC−DC変換部において、前記第1の状態のときの出力電流は、前記第2の状態よりも大きくなることを特徴とする請求項1または2に記載のスイッチ回路。
- 前記DC−DC変換部は、
オシレータと、
前記オシレータの出力により動作するチャージポンプと、
を有し、
前記第1の状態は、前記オシレータの発振周波数が第1の周波数であり、前記第2の状態は、前記第1の周波数より発振周波数が低い第2の周波数であることを特徴とする請求項1〜3のいずれか1つに記載のスイッチ回路。 - 前記DC−DC変換部は、
オシレータと、
前記オシレータの出力により動作するチャージポンプと、
を有し、
前記第1の状態のときの前記オシレータの出力電流は、前記第2の状態よりも大きくなることを特徴とする請求項1〜4のいずれか1つに記載のスイッチ回路。 - 前記オシレータは、電圧制御オシレータを有し、
前記第1の状態は、前記オシレータの入力電圧が第1の電圧であり、前記第2の状態は、前記入力電圧が前記第1の電圧と異なる第2の電圧であることを特徴とする請求項4記載のスイッチ回路。 - 前記オシレータは、リングオシレータを有し、
前記第1の状態と前記第2の状態とで前記リングオシレータの段数が異なることを特徴とする請求項4記載のスイッチ回路。
Priority Applications (2)
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Applications Claiming Priority (3)
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