JP2015171220A - スイッチ制御回路および無線通信装置 - Google Patents
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Abstract
【課題】チャージポンプ駆動用の発振信号が受信信号と干渉を起こさないようにする。【解決手段】スイッチ制御回路1は、切替制御データの電圧レベルを各ビットごとに変換して、スイッチ回路2を切替制御する切替制御信号を生成するレベルシフタ7と、レベルシフタ7の電源電圧を生成する電圧生成回路6と、を備える。電圧生成回路6は、発振周波数がスペクラム拡散された第1発振信号を生成する第1発振器21と、第1発振信号に基づいて基準電圧の昇圧および降圧動作の少なくとも一方を行って、電源電圧を生成するチャージポンプ22と、を有する。【選択図】図1
Description
本発明の実施形態は、スイッチ回路の切替を行うスイッチ制御回路、半導体装置および無線通信装置に関する。
最近のスマートフォンや携帯電話等の移動体通信端末は、GSM(Global System for Mobile Communications、登録商標)方式に加えて、UMTS(Universal Mobile Telecommunications System)方式と呼ばれる第三世代(3G)、更に3Gのデータ通信を高速化したLTE(Long Term Evolution)と呼ばれる第四世代(3.9G)などの無線通信規格に対応したものが増えている。これらの複数の無線方式に対応可能するには、移動体通信端末の内部に、例えばSP8T(Single-Pole 8-Throw)のような複数の高周波入出力端子の切替を行う高周波半導体スイッチ回路を設ける必要がある。
高周波半導体スイッチ回路は、高速に無線信号を切り替える回路部分と、デジタル論理演算を行う回路部分が混在しており、両回路間で信号の送受を行う際に、信号のレベル変換が必要となる。信号のレベル変換を行うには、複数の電源電圧が必要となる。通常は、発振器と電源回路を用いて基準電圧を昇圧または降圧して複数の電源電圧を生成している。
しかしながら、例えばUMTS方式の場合、送信周波数に近接した所定の周波数帯域内で受信を行うため、電源回路駆動用の発振信号の高調波成分が受信信号と干渉して正常に受信できなくなるおそれがある。
本発明が解決しようとする課題は、電源電圧生成用の発振信号が受信信号と干渉を起こしにくくすることができるスイッチ制御回路および無線通信装置を提供することにある。
本実施形態によれば、スイッチ回路を切替制御する切替制御信号を生成するレベルシフタと、
発振周波数がスペクトラム拡散された第1発振信号を生成する第1発振器と、前記第1発振信号に基づいて基準電圧の昇圧および降圧動作の少なくとも一方を行って、電源電圧を生成する電源回路と、を有し、前記レベルシフタに変換電源電圧を供給する電圧生成回路と、を備えるスイッチ制御回路が提供される。
発振周波数がスペクトラム拡散された第1発振信号を生成する第1発振器と、前記第1発振信号に基づいて基準電圧の昇圧および降圧動作の少なくとも一方を行って、電源電圧を生成する電源回路と、を有し、前記レベルシフタに変換電源電圧を供給する電圧生成回路と、を備えるスイッチ制御回路が提供される。
以下、図面を参照して本発明の実施形態を説明する。以下の実施形態では、スイッチ制御回路および無線通信装置内の特徴的な構成および動作を中心に説明するが、スイッチ制御回路および無線通信装置には以下の説明で省略した構成および動作が存在しうる。ただし、これらの省略した構成および動作も本実施形態の範囲に含まれるものである。
図1は一実施形態に係るスイッチ制御回路1とスイッチ回路2の概略構成を示すブロック図である。図1のスイッチ制御回路1とスイッチ回路2は、半導体基板上に一体に形成してワンチップ化してもよいし、あるいは複数の半導体チップで構成してもよい。
図1のスイッチ制御回路1は、入力インタフェース部3と、デコーダ4と、ドライバ部5と、電圧生成回路6とを有する。
入力インタフェース部3は、入力された複数の切替制御信号のそれぞれをバッファリングする複数の入力バッファを有する。複数の切替制御信号は、例えば無線方式の切替を制御する不図示の通信コントローラから出力される。
デコーダ4は、入力インタフェース部3でバッファリングされた複数の切替制御信号をデコードして、nビットの切替制御データを生成する。デコーダ4を設けることで、入力インタフェース部3に入力される複数の切替制御信号の本数を削減できる。なお、デコーダ4は必須の構成ではなく、省略する場合もありうる。
ドライバ部5は、切替制御データの各ビット値のレベル変換を行う複数のレベルシフタ7を有する。複数のレベルシフタ7でレベル変換された信号(切替制御信号)は、スイッチ回路2に入力される。このように、ドライバ部5は、切替制御データの信号レベルを、スイッチ回路2で切替動作を行うのに適した電圧レベルの切替制御信号に変換する。
スイッチ回路2は、レベル変換された切替制御信号に基づいて、複数の高周波信号RF1〜RFnから一つを選択して、アンテナポートANTに接続する。
図2はスイッチ回路2の内部構成の一例を示す回路図である。図2のスイッチ回路2は、SP8T(Single-Pole 8-Throw)スイッチと呼ばれるものである。このSP8Tスイッチは、切替制御信号(Con1a、Con1b)〜(Con4a、Con4b)に応じて、8つのRFポートRF1〜RF8のいずれか一つをアンテナポートANTと導通させる切替動作を行う。
図2のSP8Tスイッチは、アンテナポートANTと8つのRFポートRF1〜RF8のそれぞれとの間に複数のFETを多段直列接続して構成されるスルーFET9と、各RFポートと接地電位との間に複数のFETを多段直列接続して構成されるシャントFET10とを有する。各FETの閾値電圧Vthは例えば0Vである。
スルーFET9とシャントFET10が複数のFETを多段直列接続しているのは、送信時には、数十ボルトの電圧振幅になるため、各FETにかかる電圧を抑えるためである。
図3はドライバ部5内のレベルシフタ7の第1例を示す回路図である。ドライバ部5には、複数の切替制御データに対応する複数のレベルシフタ7が設けられており、そのそれぞれが図3と同様の回路で構成されている。図3のレベルシフタ7は、正電圧からなる第1電源電圧Vddと、負電圧からなる第2電源電圧Vnとを用いてレベル変換を行う。第2電源電圧Vnは電圧生成回路6で生成される。第1電源電圧Vddはスイッチ制御回路1に外部から供給される外部電源電圧でもよいし、この外部電源電圧を不図示の降圧型レギュレータで降圧した電圧でもよい。
図3のレベルシフタ7は、インバータ11と、ソース側が第1電源電圧Vddに接続された2つのPMOSトランジスタQ1,Q2と、一方のゲートが他方のドレインに接続されてソースが接地電位に設定される2つのNMOSトランジスタQ3,Q4からなる電圧保持回路12とを有する。
デコーダ4が生成した切替制御データは、各ビットごとに対応するレベルシフタ7に入力される。レベルシフタ7内のインバータは、切替制御データを反転出力する。
例えば、切替制御データがハイレベルであれば、インバータ11の出力はロウレベルになり、PMOSトランジスタQ1がオンして、第1電源電圧Vddに近い電圧レベルのハイ電圧がCon[i]から出力される。このとき、PMOSトランジスタQ2はオフ状態であるため、Con[i]/は第2電源電圧Vnに近い電圧レベルのロウ電圧を出力する。
図4は電圧生成回路6の内部構成を具体化した一例を示すブロック図である。図示のように、電圧生成回路6は、第1発振器21と、チャージポンプ(電源回路)22と、第2発振器23とを有する。このうち、第1発振器21とチャージポンプ22は負電圧生成回路6aを構成する。第1発振器21は、発振周波数がスペクトラム拡散された第1発振信号を生成する。チャージポンプ22は、第1発振信号に基づいて、基準電圧の昇圧または降圧動作を行う。チャージポンプ22で昇圧または降圧された電圧は、リップル成分を含んでいるため、フィルタ24でリップル成分を除去して負電圧が生成される。生成された負電圧は、ドライバ部5内の各レベルシフタ7に供給される。第2発振器23は、後述するように、第1発振器21の発振周波数を連続的に変化させるために用いられる。このように、電圧生成回路6は、レベルシフタ7に変換電源電圧を供給する。
図5はスイッチ制御回路1とスイッチ回路2における各信号の周波数スペクトラムを示す図である。図5の横軸は周波数、縦軸は電力レベルである。図5の例では、送信信号周波数fRFを1GHzとしている。例えばUMTS方式の場合、送信信号周波数よりも45MHz高い周波数を中心とする4MHzの帯域幅が受信帯域である。一方、図3の第1発振器21で生成される第1発振信号の発振周波数fR0は例えば15MHzである。第1発振信号の発振周波数が常に15MHzであるとすると、15MHzの整数倍の周波数間隔で第1発振信号の高調波ノイズが発生する。よって、図4に示すように、受信帯域の中心周波数である1GHz+45MHzにこの高調波ノイズが重畳されてしまい、場合によっては、高調波ノイズがUMTS方式のノイズレベルの制限閾値を超えてしまい、正常な受信動作を行えないおそれがある。
図6は第1発振信号の発振周波数が一定の場合の高調波ノイズの周波数スペクトラムを示す図である。図示のように、発振周波数(例えば15MHz)の整数倍の周波数をピーク値として指数関数的に電力レベルが低下するような波形となる。このため、受信帯域の中心周波数である1GHz+45MHzでの高調波ノイズは最大となり、UMTS等で定めた規格値よりも高調波ノイズが大きくなってしまうおそれがある。これは、受信時のS/N比の低下につながる。
これに対して、本実施形態では、第2発振器23で生成された第2発振信号を第1発振器21に入力して、第1発振器21で生成される第1発振信号の発振周波数を連続的に変化させる。すなわち、本実施形態による第1発振器21は、第1発振信号の発振周波数をスペクトラム拡散させる。このため、図7に示すように、第1発振信号の高調波の発振周波数は広範な周波数範囲に拡散し、またピーク値も下がる。これにより、第1発振信号の高調波ノイズが受信帯域内で規格値を超えるおそれが少なくなり、受信時のS/N比が向上し、受信性能がよくなる。
次に、第1発振信号の発振周波数をスペクトラム拡散させる具体的な手法について説明する。図4の負電圧生成回路6aは、第1発振器21とは別個に、第2発振器23を備えている。第2発振器23が生成する第2発振信号の発振周波数は、第1発振器21が生成する第1発振信号の発振周波数よりも低く設定されている。したがって、第2発振信号は、第1発振信号よりもゆったりした周波数で信号レベルが変化する。よって、第2発振信号を第1発振器21内の所定の場所に入力することで、第1発振器21が生成する第1発振信号の発振周波数を第2発振信号の発振周波数に合わせて連続的に可変させることができる。
(第1発振器21の第1例)
図8は第1発振器21の内部構成を具体化した第1例の回路図である。図8の第1発振器21は、n個(nは3以上の奇数)のインバータをリング状に接続した第1リングオシレータ31と、各インバータの正側電源経路に接続される第1カレントミラー回路32と、負側電源経路に接続される第2カレントミラー回路33と、これら第1および第2カレントミラー回路32,33の間に接続される可変インピーダンス回路34とを有する。第1および第2カレントミラー回路32,33と可変インピーダンス回路34は、第1リングオシレータ31内の各インバータの遅延時間を可変制御する遅延制御回路として機能する。
図8は第1発振器21の内部構成を具体化した第1例の回路図である。図8の第1発振器21は、n個(nは3以上の奇数)のインバータをリング状に接続した第1リングオシレータ31と、各インバータの正側電源経路に接続される第1カレントミラー回路32と、負側電源経路に接続される第2カレントミラー回路33と、これら第1および第2カレントミラー回路32,33の間に接続される可変インピーダンス回路34とを有する。第1および第2カレントミラー回路32,33と可変インピーダンス回路34は、第1リングオシレータ31内の各インバータの遅延時間を可変制御する遅延制御回路として機能する。
各インバータは、カスコード接続されるPMOSトランジスタQ21およびNMOSトランジスタQ22を有する。各インバータのPMOSトランジスタQ21には、カレントミラー回路内の対応するPMOSトランジスタQ23がカスコード接続されており、各インバータのNMOSトランジスタQ22には、カレントミラー回路内の対応するNMOSトランジスタQ24がカスコード接続されている。
可変インピーダンス回路34のインピーダンスは、周波数可変ポート20に入力される信号により制御される。より具体的には、周波数可変ポート20に入力される信号の電圧レベルに応じて、可変インピーダンス回路34のインピーダンスは変化する。可変インピーダンス回路34は、可変抵抗素子で構成してもよいし、トランジスタと可変抵抗素子で構成してもよいし、その他の回路で構成してもよい。
第1発振器21の第1例では、第2発振器23が生成した第2発振信号を、周波数可変ポート20に入力する。第2発振信号は、所定の発振周波数で電圧レベルが変化する信号であるため、可変インピーダンス回路34のインピーダンスも連続的に変化することになる。可変インピーダンス回路34のインピーダンスが連続的に変化すると、第1および第2カレントミラー回路32,33に流れる電流が連続的に変化する。これにより、各インバータの正側電源経路から負側電源経路に流れる電流が連続的に変化する。これはすなわち、各インバータの遅延時間が連続的に変化することを意味する。各インバータの遅延時間が連続的に変化すると、第1発振器21で生成される第1発振信号の発振周波数が連続的に変化する。よって、図7に示すように、第1発振信号の周波数スペクトラムは広範な周波数範囲に拡散する。
図9は第2発振器23の内部構成を具体化した一例を示す回路図である。図9の第2発振器23は、m個(mは3以上の奇数)のインバータをリング状に接続した第2リングオシレータ35と、各インバータの正側電源経路に接続される第3カレントミラー回路36と、負側電源経路に接続される第4カレントミラー回路37と、これら第3および第4カレントミラー回路36,37の間に接続されるインピーダンス回路38とを有する。
第2発振器23で生成される第2発振信号の発振周波数は固定でよいため、第2発振器23には可変インピーダンス回路と周波数可変ポートを設ける必要はない。また、第2発振信号は、第1発振信号よりも発振周波数が低いため、m>nとして、第2リングオシレータ35のインバータの接続段数を第1リングオシレータ31よりも多くすればよい。一例として、第2リングオシレータ35の発振周波数は、第1リングオシレータ31の発振周波数の1/10程度に設定される。あるいは、第3および第4カレントミラー回路36,37にて、第2リングオシレータ35内の各インバータの電源経路に流れる電流を調整して、第2発振信号の発振周波数を第1発振信号の発振周波数よりも低くしてもよい。
図9では、第2発振器23で生成された第2発振信号を、カップリングコンデンサ39を介して第1発振器21内の第1リングオシレータ31に入力している。カップリングコンデンサ39を設ける理由は、直流電圧成分を除去するためである。また、図8の第1発振器21内の可変インピーダンス回路34は、第1および第2カレントミラー回路32,33の間に直列接続されるNMOSトランジスタQ5とインピーダンス素子R1とを有する。第2発振信号はNMOSトランジスタのゲートに入力されるため、第2発振信号の信号レベルに応じてNMOSトランジスタのドレイン−ソース抵抗が変化し、これにより、第1および第2カレントミラー回路32,33を流れる電流を連続的に変化させることができる。
本発明者は、第2発振信号を第1発振器21内の周波数可変ポート20に入力した場合と入力しない場合の第1発振信号の信号波形をシミュレーションで求めた。このシミュレーションでは、第2発振信号の発振周波数を400kHzとし、第2発振信号を周波数可変ポート20に入力しない場合の第1発振信号の発振周波数を4.53MHzとした。
図10はシミュレーション結果を示す信号波形図であり、図10(a)は第2発振信号の信号波形図、図10(b)は第2発振信号を入力した場合の第1発振信号の信号波形図、図10(c)は第2発振信号を入力しない場合の第1発振信号の信号波形図を示している。
図10(b)と図10(c)の信号波形を比較してわかるように、第2発振信号を周波数可変ポート20に入力することで、第1発振信号は第2発振信号の信号レベルの変化に応じて周波数変調されて、第1発振信号の発振周波数は第2発振信号の周期で連続的に変化する。これにより、第1発振器21で生成される高調波成分も、広範な周波数範囲に拡散され、高調波成分のピークレベルを全体的に抑制することができる。
図3のレベルシフタ7は、切替制御データのロウレベル側を負電圧にレベル変換するものであるが、ハイレベル側をより高い昇圧電圧にレベル変換するレベルシフタ7を用いてもよい。図11はハイレベル側の電源電圧を昇圧して、ロウレベル側の電源電圧を負電圧にするレベルシフタ7の一例を示す回路図である。
図11のレベルシフタ7は、インバータ40と、初段レベル変換部41と、後段レベル変換部42とを有する。初段レベル変換部41は、デコーダ4が生成した切替制御データのハイレベル信号を昇圧電圧にまで引き上げる動作を行う。後段レベル変換部42は、デコーダ4が生成した切替制御データのロウレベル信号を負電圧にまで引き下げる動作を行う。
初段レベル変換部41は、電圧保持回路43と、2つのNMOSトランジスタQ6,Q7とを有する。電圧保持回路43は、一方のゲートが他方のソースに接続された2つのPMOSトランジスタQ8,Q9を有する。同様に、後段レベル変換部42は、電圧保持回路44と、2つのPMOSトランジスタQ10,Q11とを有する。電圧保持回路44は、一方のゲートが他方のソースに接続された2つのNMOSトランジスタQ12,Q13を有する。
図3のレベルシフタ7は、切替制御データのロウレベル側を負電圧にするのに対し、図11のレベルシフタ7は、切替制御データのロウレベル側を負電圧にすることに加えて、ハイレベル側を昇圧電圧にまで引き上げるため、より大振幅のスイッチ駆動信号を生成することができる。
このように、ドライバ部5に、図3のレベルシフタ7と図11のレベルシフタ7のどちらを設けるかは、後段のスイッチ回路2の仕様によって決まる。
図11の昇圧電圧は、不図示の昇圧電圧生成回路にて生成される。この昇圧電圧生成回路は、図3の負電圧生成回路6aと同様に、発振器と、チャージポンプと、フィルタとを用いて構成される。発振器は、例えば図3の第1発振器21と同様に、2つのリングオシレータで構成され、発振器の発振周波数が連続的に変化するようにしている。これにより、図11のレベルシフタ7を用いた場合でも、発振器から発生される高調波ノイズが受信帯域中に高いピークとなって出現するおそれがなくなる。
(第1発振器21の第2例)
図8では、第1発振器21内の第1リングオシレータ31を構成する各インバータの電源経路に流れる電流を調整することで、第1リングオシレータ31の発振周波数を連続的に変化させていたが、第1リングオシレータ31の発振周波数を連続的に変化させる手法は、図8の回路に限定されない。
図8では、第1発振器21内の第1リングオシレータ31を構成する各インバータの電源経路に流れる電流を調整することで、第1リングオシレータ31の発振周波数を連続的に変化させていたが、第1リングオシレータ31の発振周波数を連続的に変化させる手法は、図8の回路に限定されない。
図12は第1発振器21の内部構成を具体化した第2例を示す図である。図12の第1発振器21は、第1リングオシレータ31内の各段のインバータのボディに第2リングオシレータ35で生成された第2発振信号を入力する。
図13は第1リングオシレータ31内のインバータ一段分の構成を示す回路図である。図13からわかるように、第1リングオシレータ31内のインバータは、PMOSトランジスタQ21とNMOSトランジスタQ22とで構成されており、図3のような第1および第2カレントミラー回路32,33用のトランジスタは接続されていない。その代わり、これらトランジスタのボディには、第2リングオシレータ35で生成された第2発振信号が入力されている。
なお、PMOSトランジスタQ21のボディに入力される第2発振信号の最小信号レベルは、第1リングオシレータ31の電源電圧レベルVd1以上に設定される。例えば、Vd1=2V、ボディの最低電圧は2V、最大電圧は3.5Vに設定される。
また、NMOSトランジスタQ22のボディに入力される第2発振信号の最大信号レベルは、0V以下に設定される。例えば、ボディの最大電圧は0V、最低電圧は−2Vに設定される。
第2リングオシレータ35で生成された第2発振信号の発振周波数は、第1リングオシレータ31内のボディ電圧を変調しない場合の第1発振信号の発振周波数の1/10程度に設定される。
これにより、第1リングオシレータ31内の各インバータのボディ電圧は、第2発振信号の発振周波数に応じて緩やかに変動する。ボディ電圧が変動すると、各インバータの閾値電圧が変化するため、各インバータの遅延時間が変化し、結果として、第1発振器21で生成される第1発振信号の発振周波数も連続的に変化する。
図13では、第1リングオシレータ31内の各インバータを構成するPMOSトランジスタQ22のボディとNMOSトランジスタQ21のボディの双方に第2発振信号を入力しているが、これらボディのうち、いずれか一方のみに第2発振信号を入力し、他方のボディは対応するトランジスタのソースに接続してもよい。
図14は上述した実施形態によるスイッチ制御回路1およびスイッチ回路2を実装した無線通信装置51の概略構成を示すブロック図である。図14の無線通信装置51は、例えば携帯電話やスマートフォン、PCなどの複数の無線方式を切り替えて使用可能な各種の無線機器である。
図14の無線通信装置51は、周波数帯域および無線方式の少なくとも一方がそれぞれ異なっておりそれぞれ別個に無線通信を行う複数の無線部52と、これら無線部52に接続される上述のスイッチ回路2およびスイッチ制御回路1を有する。これら複数の無線部52、スイッチ回路2およびスイッチ制御回路1は、それぞれ別チップとして支持基板(例えばプリント配線板)に実装されてもよいし、あるいは、複数の無線部52、スイッチ回路2およびスイッチ制御回路1を同一の半導体基板上に形成してもよい。また、無線通信装置51内にスイッチ回路2およびスイッチ制御回路1を複数組設けてもよい。
このように、本実施形態では、レベルシフタ7の電源電圧を生成するために用いられる第1発振信号の発振周波数をスペクトラム拡散させるため、第1発振信号の高調波成分の信号レベルを抑制でき、受信帯域でのS/N比を向上させることができる。
特に、本実施形態は、第1発振信号を生成する第1リングオシレータ31に別個の第2リングオシレータ35を接続するだけで実現でき、回路パラメータの複雑な調整も必要ないため、従来の回路構成からの設計変更に手間をかけなくて済む。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1 スイッチ制御回路、2 スイッチ回路、3 入力インタフェース部、4 デコーダ、5 ドライバ部、6 電圧生成回路、6a 負電圧生成回路、7 レベルシフタ、9 スルーFET、10 シャントFET、11 インバータ、12 電圧保持回路、20 周波数可変ポート、21 第1発振器、22 チャージポンプ、23 第2発振器、24 フィルタ、31 第1リングオシレータ、32 第1カレントミラー回路、33 第2カレントミラー回路、34 可変インピーダンス回路、35 第2リングオシレータ、36 第3カレントミラー回路、37 第4カレントミラー回路、38 インピーダンス回路、39 カップリングコンデンサ、40 インバータ、41 初段レベル変換部、42 後段レベル変換部、43,44 電圧保持回路
Claims (6)
- スイッチ回路を切替制御する切替制御信号を生成するレベルシフタと、
発振周波数がスペクトラム拡散された第1発振信号を生成する第1発振器と、前記第1発振信号に基づいて基準電圧の昇圧および降圧動作の少なくとも一方を行って、電源電圧を生成する電源回路と、を有し、前記レベルシフタに変換電源電圧を供給する電圧生成回路と、を備えるスイッチ制御回路。 - 前記第1発振信号の発振周波数よりも低い発振周波数で発振する第2発振信号を生成する第2発振器を備え、
前記第1発振器は、前記第2発振信号の電圧レベルに応じて、前記第1発振信号の発振周波数を可変制御する請求項1に記載のスイッチ制御回路。 - 前記第1発振器は、
リング状に接続されたn個(nは3以上の奇数)のインバータと、
前記第2発振信号の電圧レベルに応じて、前記n個のインバータのそれぞれの遅延時間を可変制御する遅延制御回路と、を有する請求項2に記載のスイッチ制御回路。 - 前記遅延制御回路は、
前記n個のインバータに流れる電流を調整するカレントミラー回路と、
前記第2発振信号の電圧レベルに応じて、前記カレントミラー回路を介して各インバータに流れる電流を調整する可変インピーダンス回路と、を有する請求項3に記載のスイッチ制御回路。 - 前記第1発振器は、リング状に接続されたn個(nは3以上の奇数)のインバータを備え、
前記n個のインバータのそれぞれは、互いに導電型の異なる2つのMOSトランジスタを有し、
前記第2発振信号は、前記2つのMOSトランジスタの少なくとも一方のボディに入力される請求項2に記載のスイッチ制御回路。 - 異なる無線方式の高周波信号を入出力する複数の無線部と、
前記複数の無線部に入出力される複数の高周波信号のうち一つを切替制御信号に基づいて選択するスイッチ回路と、
前記切替制御信号を生成するスイッチ制御回路と、を備え、
前記スイッチ制御回路は、
前記スイッチ回路の切替制御信号の電圧レベルを変換するレベルシフタと、
発振周波数がスペクトラム拡散された第1発振信号を生成する第1発振器と、前記第1発振信号に基づいて基準電圧の昇圧および降圧動作の少なくとも一方を行って、電源電圧を生成する電源回路と、を有し、前記レベルシフタに変換電源電圧を供給する電圧生成回路と、を備える無線通信装置。
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KR101319731B1 (ko) * | 2012-04-26 | 2013-10-17 | 삼성전기주식회사 | 무선통신 시스템에서의 송수신 신호 스위칭 타임 제어회로 |
US9350232B2 (en) * | 2013-03-14 | 2016-05-24 | Apple Inc. | Power supply with continuous spread-spectrum switching signal |
US9093106B2 (en) * | 2013-04-05 | 2015-07-28 | Rohm Co., Ltd. | Motor drive device, magnetic disk storage device, and electronic appliance |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019506125A (ja) * | 2016-02-12 | 2019-02-28 | キャパシタ サイエンシス インコーポレイテッド | 容量性エネルギー蓄積セル、容量性エネルギー蓄積モジュール、及び容量性エネルギー蓄積システム |
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