JP2016009938A - 正負電位生成回路 - Google Patents

Abstract

【課題】正電位および負電位を生成する際に発生される高調波ノイズが接地ラインに重畳されないようにする。
【解決手段】正負電位生成回路は、一端側から正電位を出力するとともに、他端側から負電位を出力するチャージポンプと、
正電位に含まれる高調波ノイズを除去する第１フィルタと、
第１フィルタの出力電位を調整する第１クランプ回路と、
負電位に含まれる高調波ノイズを除去する第２フィルタと、
第２フィルタの出力電位を調整する第２クランプ回路と、を備え、
チャージポンプは、一端側から出力される電流のすべてを第１フィルタに流すとともに、第２クランプ回路から第２フィルタを通過した電流のすべてを他端側に流す。
【選択図】図１

Description

本発明の実施形態は、正電位および負電位を生成する正負電位生成回路に関する。

携帯電話やスマートフォン等の携帯端末の高周波回路部では、送信回路と受信回路が高周波信号用スイッチ回路（以下、高周波スイッチ回路）を介して共通のアンテナに選択的に接続されるようになっている。従来、このような高周波スイッチ回路のスイッチ素子には、化合物半導体を用いたＨＥＭＴ（High Electron Mobility Transistor：高電子移動度トランジスタ）が用いられてきたが、近年の低価格および小型化の要求から、シリコン基板上に形成されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：金属酸化物半導体電界効果トランジスタ）に置き換えることが検討されている。

但し、通常のシリコン基板上に形成されたＭＯＳＦＥＴは、ソースあるいはドレイン電極とシリコン基板との間の寄生容量が大きいことと、シリコンが半導体であることから、高周波信号の電力損失が大きいという問題がある。そこで、高周波スイッチ回路をＳＯＩ（Silicon On Insulator）基板上に形成する技術が提案されている（例えば、特許文献１参照）。

高周波スイッチのオン電位は、高周波スイッチ内のＭＯＳＦＥＴが導通状態となって、オン抵抗が十分に小さくなるゲート電位である。また、オフ電位は、ＭＯＳＦＥＴが遮断状態となって、高周波信号が重畳されても、遮断状態を十分に維持できるゲート電位である。

オン電位は、所望の電位（例えば３Ｖ）より低いと、高周波スイッチ内のＦＥＴのオン抵抗が低くなり、挿入損失とオン歪が増大してしまう。また、オフ電位は、所望の電位（例えば−２Ｖ）より高いと、最大許容入力電力が低下してオフ歪が増大してしまう。

このように、高周波スイッチのゲート電位は、オン時もオフ時も最適な電位に設定しないと、高周波スイッチの電気的特性が悪くなってしまう。このような事情で、高周波スイッチのゲート電位を所望の電位に設定するための電源回路が必要となる。

通常、電源回路は、チャージポンプを用いて所望の電位を生成する。チャージポンプは、クロック信号に同期して電圧の昇圧や降圧動作を行うため、接地ラインに周期的な高調波ノイズが重畳されてしまう。

このため、高周波スイッチを電源回路とともにＳＯＩ基板上に形成したとすると、電源回路の接地ライン上の高調波ノイズが、高周波スイッチの接地ラインにも混入し、高周波スイッチで切り替える高周波信号にも、この高調波ノイズが重畳されてしまい、受信感度が低下するなどの不具合が発生するおそれがある。

特開２０００−２９４７８６号公報

本発明が解決しようとする課題は、正電位および負電位を生成する際に発生される高調波ノイズが接地ラインに重畳されないようにした正負電位生成回路を提供することである。

本実施形態によれば、一端側から正電位を出力するとともに、他端側から負電位を出力するチャージポンプと、
前記正電位に含まれる高調波ノイズを除去する第１フィルタと、
前記第１フィルタの出力電位を調整する第１クランプ回路と、
前記負電位に含まれる高調波ノイズを除去する第２フィルタと、
前記第２フィルタの出力電位を調整する第２クランプ回路と、を備え、
前記チャージポンプは、前記一端側から出力される電流のすべてを前記第１フィルタに流すとともに、前記第２クランプ回路から前記第２フィルタを通過した電流のすべてを前記他端側に流す正負電位生成回路が提供される。

第１の実施形態による正負電位生成回路１を内蔵する高周波スイッチ回路２の概略構成を示すブロック図。 第１の実施形態による正負電位生成回路１の内部構成を示す回路図。 一比較例によるチャージポンプ１１の回路図。 図３のチャージポンプ１１の不具合を説明する図。 レベルシフタ２５の内部構成の一例を示す回路図。 第２の実施形態による正負電位生成回路１の内部構成を示す回路図。 第３の実施形態による正負電位生成回路１の内部構成を示す回路図。

以下、図面を参照して本発明の実施形態を説明する。以下の実施形態では、正負電位生成回路内の特徴的な構成および動作を中心に説明するが、正負電位生成回路には以下の説明で省略した構成および動作が存在しうる。ただし、これらの省略した構成および動作も本実施形態の範囲に含まれるものである。

（第１の実施形態）
図１は第１の実施形態による正負電位生成回路１を内蔵する高周波スイッチ回路２の概略構成を示すブロック図である。図１の高周波スイッチ回路２は、制御回路３と、高周波スイッチ部４とを備えている。本実施形態では、図１の高周波スイッチ回路２の全体を半導体基板（例えばＳＯＩ基板）上に形成することを念頭に置いている。これにより、ワンチップ化が可能となり、携帯電話等の軽薄短小の電子機器への実装が容易になる。

制御回路３は、電源回路５と、デコーダ６と、駆動回路７とを有する。電源回路５は、電源電位Ｖddを用いて正電位Ｖｐと負電位Ｖｎを生成する。後述するように、電源回路５の内部に正負電位生成回路１が設けられている。デコーダ６は、高周波スイッチ回路２の外部から入力されたスイッチ制御信号Ｖc1、Ｖc2等をデコードして、デコード信号Ｄ１、Ｄ２、Ｄ３等を生成する。駆動回路７は、デコード信号Ｄ１等に基づいて、高周波スイッチ部４を切替制御するための切替制御信号ｃｏｎｔ１、ｃｏｎｔ１／、ｃｏｎｔ２、ｃｏｎｔ２／等を生成する。

高周波スイッチ部４は、スルーＦＥＴ群８とシャントＦＥＴ群９とを有する。スルーＦＥＴ群８とシャントＦＥＴ群９はそれぞれ、ゲート電位を共通にする直列接続された複数のＭＯＳＦＥＴを有する。スルーＦＥＴ群８の一端は共通信号ノードRF_comに接続され、スルーＦＥＴ群８の他端は対応する高周波信号ノードＲＦ１、ＲＦ２などに接続されている。共通信号ノードRF_comは、例えば不図示のアンテナに接続される。

シャントＦＥＴ群９の一端は対応する高周波信号ノードＲＦ１、ＲＦ２などに接続され、シャントＦＥＴ群９の他端は接地されている。

図１の例では、高周波信号ノードＲＦ１、ＲＦ２等のそれぞれごとに、スルーＦＥＴ群８とシャントＦＥＴ群９とを設けている。一つの高周波信号ノードに対応するシャントＦＥＴ群９とスルーＦＥＴ群８は、駆動回路７からの切替制御信号により、相補的に動作する。すなわち、高周波信号ノードＲＦ１のスルーＦＥＴ群８がオンとき、シャントＦＥＴ群９はオフとなる。また、このとき、他の高周波信号ノードＲＦ２等に対応するスルーＦＥＴ群とシャントＦＥＴ群はそれぞれオフとオンになる。これにより、駆動回路７からの切替制御信号により、いずれか一つの高周波信号ノードが共通信号ノードRF_comに導通することになる。

図２は第１の実施形態による正負電位生成回路１の内部構成を示す回路図である。図２の正負電位生成回路１は、チャージポンプ１１と、第１フィルタ１２と、第１クランプ回路１３と、第２フィルタ１４と、第２クランプ回路１５とを有する。正負電位生成回路１には、差動出力リングオシレータ１６から差動クロック信号が供給される。

差動出力リングオシレータ１６は、互いに位相が反転した差動クロック信号を出力する。本明細書では、差動クロック信号を構成する一方のクロック信号を第１クロック信号ＣＫと呼び、他方のクロック信号を第２クロック信号ＣＫ／と呼ぶ。

チャージポンプ１１は、差動クロック信号に同期して、一端側ノードＮ１から正電位を出力するとともに、他端側ノードＮ２から負電位を出力する。第１フィルタ１２は、一端側ノードＮ１の正電位に含まれる高調波ノイズを除去するローパスフィルタである。第１クランプ回路１３は、第１フィルタ１２の出力電位レベルを調整する。第２フィルタ１４は、他端側ノードＮ２の負電位に含まれる高調波ノイズを除去するローパスフィルタである。第２クランプ回路１５は、第２フィルタ１４の出力電位レベルを調整する。

図２のチャージポンプ１１は、より詳細には、直列接続された複数のＣＭＯＳ対と、複数の第１キャパシタＣｃｋ１１〜Ｃｃｋ１４と、複数の第２キャパシタＣｃｋ２１〜Ｃｃｋ２４とを有するクロスカップル型のチャージポンプ１１である。

これら直列接続された複数のＣＭＯＳ対２１のうち一端側のＣＭＯＳ対２１は一端側ノードＮ１に接続され、複数のＣＭＯＳ対２１のうち他端側のＣＭＯＳ対２１は他端側ノードＮ２に接続されている。

各ＣＭＯＳ対２１は、並列接続された第１ＣＭＯＳ回路２２および第２ＣＭＯＳ回路２３を有する。これら第１ＣＭＯＳ回路２２のゲートと第２ＣＭＯＳ回路２３のゲートとは、交差接続されている。すなわち、一方のＣＭＯＳ回路のゲートは他方のＣＭＯＳ回路のドレインに接続され、他方のＣＭＯＳ回路のゲートは一方のＣＭＯＳ回路のドレインに接続されている。

より詳細には、第１ＣＭＯＳ回路２２および第２ＣＭＯＳ回路２３はそれぞれ、ＮＭＯＳトランジスタＱ１またはＱ２と、ＰＭＯＳトランジスタＱ３またはＱ４とを有する。各ＣＭＯＳ対２１における２個のＮＭＯＳトランジスタＱ１，Ｑ２のソースは互いに接続され、２個のＰＭＯＳトランジスタＱ３，Ｑ４のソースも互いに接続されている。

第１キャパシタＣｃｋ１１〜Ｃｃｋ１４のそれぞれは、対応するＣＭＯＳ対２１における第１ＣＭＯＳ回路２２のゲートおよび対応する第２ＣＭＯＳ回路２３のドレインと、第１クロック信号ＣＫの供給ノードと、の間に接続されている。

第２キャパシタＣｃｋ２１〜Ｃｃｋ２４のそれぞれは、対応するＣＭＯＳ対２１における第２ＣＭＯＳ回路２３のゲートおよび対応する第２ＣＭＯＳ回路２３のドレインと、第２クロック信号ＣＫ／の供給ノードと、の間に接続されている。

チャージポンプ１１は、第１クロック信号ＣＫおよび第２クロック信号ＣＫ／からなる差動クロック信号に同期して、複数の第１キャパシタＣｃｋ１１〜Ｃｃｋ１４と複数の第２キャパシタＣｃｋ２１〜Ｃｃｋ２４にて充放電を繰り返し、これにより、正電位Ｖｐと負電位Ｖｎを生成する。一端側ノードＮ１から正電位が出力され、他端側ノードＮ２から負電位が出力される。

一端側ノードＮ１から出力された電流は、第１フィルタ１２を介して第１クランプ回路１３に流れ込む。また、第２クランプ回路１５から第２フィルタ１４を通過した電流は、他端側ノードＮ２に流れ込む。

図２に示すように、一端側ノードＮ１は第１フィルタ１２の入力ノードに接続され、他端側ノードＮ２は第２フィルタ１４の入力ノードに接続されており、一端側ノードＮ１と他端側ノードＮ２のいずれも、接地ラインには接続されていない。

また、チャージポンプ１１内の複数のＣＭＯＳ対２１、複数の第１キャパシタＣｃｋ１１〜Ｃｃｋ１４、および複数の第２キャパシタＣｃｋ２１〜Ｃｃｋ２４のいずれも接地ラインには接続されていない。このように、チャージポンプ１１は、接地ラインに接続されていないため、チャージポンプ１１が差動クロック信号に同期してチャージポンプ動作を行っている最中に発生する高調波ノイズが接地ラインに流れ込む電流経路は存在しない。

第１フィルタ１２は、チャージポンプ１１の一端側ノードＮ１から出力される正電位に含まれる高調波ノイズを除去するローパスフィルタである。第１フィルタ１２は、例えば、一端側ノードＮ１と接地ラインとの間に接続されるキャパシタＣ１と、一端側ノードＮ１と正電位Ｖｐのノードの間に接続されるインピーダンス素子Ｒ１と、正電位Ｖｐのノードと接地ラインとの間に接続されるキャパシタＣｐとを有する。

第２フィルタ１４は、チャージポンプ１１の他端側ノードＮ２から出力される負電位に含まれる高調波ノイズを除去するローパスフィルタである。第２フィルタ１４は、例えば、他端側ノードＮ２と接地ラインとの間に接続されるキャパシタＣ２と、他端側ノードＮ２と負電位Ｖｎのノードの間に接続されるインピーダンス素子Ｒ２と、負電位Ｖｎのノードと接地ラインとの間に接続されるキャパシタＣｎとを有する。

第１フィルタ１２内のキャパシタの容量と第２フィルタ１４内のキャパシタ容量とは、正電位Ｖｐのノードと負電位Ｖｎのノードの方向から見た正負電位生成回路１の内部のインピーダンスを下げるために、例えば数百ｐＦという大きい値に設定される。

第１クランプ回路１３は、正電位Ｖｐのノードと接地ラインとの間に接続されている。第１クランプ回路１３は、正電位Ｖｐのノードの電位レベルを確定するための回路であり、例えば複数のダイオードを直列接続して構成することができる。

また、電源電位ノードＶd1と正電位Ｖｐのノードとの間にプルアップ用のダイオードＤ１が接続されている。このダイオードＤ１は、省略してもよいが、正負電位生成回路１の電源投入時に、正電位Ｖｐのノードの電位レベルを電源電位ノードＶd1に近いレベルまで瞬時に引き上げるためのものでる。このダイオードＤ１を設けることで、正電位Ｖｐが所望の電位になるまでの時間を短縮できる。

次に、図２の正負電位生成回路１の動作を説明する。正負電位生成回路１に対して電源電位を供給すると、差動出力リングオシレータ１６は、発振動作を開始し、互いに位相が反転する第１クロック信号ＣＫおよび第２クロック信号ＣＫ／からなる差動クロック信号を生成する。

チャージポンプ１１は、差動クロック信号が複数の第１キャパシタＣｃｋ１１〜Ｃｃｋ１４と複数の第２キャパシタＣｃｋ２１〜Ｃｃｋ２４の各一端に入力されると充放電を繰り返し、これに応じて一端側ノードＮ１から正電位を出力し、他端側ノードＮ２から負電位を出力する。チャージポンプ１１内の複数のＣＭＯＳ対２１の接続段数が多いほど、正電位と負電位の絶対値は大きくなる。また、差動クロック信号の電圧振幅が大きいほど、正電位と負電位の絶対値は大きくなる。差動クロック信号の電圧振幅は、差動出力リングオシレータ１６に供給される電源電位に依存する。よって、電源電位が一定の場合には、チャージポンプ１１内の複数のＣＭＯＳ対２１の接続段数を調整することで、正電位と負電位の絶対値を可変制御できる。

例えば、接地レベルが０Ｖで、正電位の絶対値と負電位の絶対値を等しくしたい場合、チャージポンプ１１内の複数のＣＭＯＳ対２１の接続段数を２ｎ段（ｎは１以上の整数）とすると、一端側ノードＮ１から数えてｎ段目のＣＭＯＳ対２１と（ｎ＋１）段目のＣＭＯＳ対２１との間のノードが、０Ｖの中点となる。中点の位置は、正電位の絶対値と負電位の絶対値が互いに異なる場合には、ｎ段目のＣＭＯＳ対２１と（ｎ＋１）段目のＣＭＯＳ対２１との間以外の場所にずれる。

チャージポンプ１１の一端側ノードＮ１から出力される正電位に含まれる高調波ノイズは、第１フィルタ１２で除去される。よって、正電位Ｖｐのノードには、高調波ノイズのない正電位が供給される。

同様に、チャージポンプ１１の他端側ノードＮ２から出力される負電位に含まれる高調波ノイズは、第２フィルタ１４で除去される。よって、負電位Ｖｎのノードには、高調波ノイズのない負電位Ｖｎが供給される。

図３は一比較例によるチャージポンプ１１の回路図である。図３のチャージポンプ１１は、正電圧を生成する第１チャージポンプ部１１ａと、負電圧を生成する第２チャージポンプ部１１ｂと、第１フィルタ１２と、第２フィルタ１４と、第１クランプ回路１３と、第２クランプ回路１５とを有する。

第１チャージポンプ部１１ａと第２チャージポンプ１１の内部構成は、図２のチャージポンプ１１と同様であり、直列接続された複数のＣＭＯＳ対２１と、複数の第１キャパシタＣｃｋ１ａ、Ｃｃｋ１ｂまたはＣｃｋ３ａ、Ｃｃｋ４ａと、複数の第２キャパシタＣｃｋ１ｂ、Ｃｃｋ２ｂまたはＣｃｋ３ｂ、Ｃｃｋ４ｂとを有する。ただし、図３の複数のＣＭＯＳ対２１の他端側ノードＮ２は接地されている。この点が図２のチャージポンプ１１との決定的な違いである。

図３に示す一比較例によるチャージポンプ１１では、第１チャージポンプ部１１ａと第２チャージポンプ部１１ｂが差動クロック信号に同期してチャージポンプ動作を行ったときに生じる高調波ノイズが接地ラインに重畳されてしまう。

図４は図３のチャージポンプ１１の不具合を説明する図である。本実施形態では、チャージポンプ１１を内蔵する電源回路５と高周波スイッチ部４とを同一の半導体基板（例えばＳＯＩ基板）上に形成することを念頭に置いているため、チャージポンプ１１と高周波スイッチ部４との間には、図４に示すように結合容量Ｃｘが存在する。結合容量Ｃｘは、例えば数ｆＦ程度の小さい容量であるが、以下のような問題が生じる。

高周波スイッチ部４で切替制御する高周波送信信号Ｔｘは、結合容量Ｃｘにてチャージポンプ１１と容量結合する。チャージポンプ１１には差動クロック信号ＣＫ、ＣＫ／が供給されており、チャージポンプ１１は非線形回路であるため、差動クロック信号ＣＫ、ＣＫ／と高周波信号Ｔｘとの間にミキシングが起こる。

ここで、差動クロック信号ＣＫ、ＣＫ／の周波数を１０ＭＨｚと仮定する。クロック信号は、一般に矩形波に近く、極めて高次の高調波成分が存在する。また、差動クロック信号ＣＫ、ＣＫ／と高周波送信信号Ｔｘとのミキシングによっても高次の高調波成分が生成される。例えば、差動クロック信号ＣＫ、ＣＫ／の１９次の高調波と高周波送信信号Ｔｘとの周波数和のノイズが発生する。このノイズ周波数は、以下の（１）式で表される。

１９５０ＭＨｚ＋１０ＭＨｚ×１９＝２１４０ＭＨｚ …（１）
（１）式で表される信号をノイズ信号Ｍｘと呼ぶことにする。

ノイズ信号Ｍｘは、チャージポンプ１１の接地ラインに重畳される。その理由は、半導体チップ内の接地ラインと、ＧＮＤパッドにより規定される理想的な接地ラインとの間には、寄生インダクタンスが存在しており、半導体チップ内の接地ラインは高周波領域では電気的に浮いた状態にあり、チャージポンプ１１の接地ラインに流れたノイズ信号が減衰せずに接地ラインに残存してしまうためである。よって、このノイズ信号は、高周波スイッチ部４の接地ラインにも流れることになる。高周波スイッチ部４の内部にあるシャントＦＥＴ群９はオフ状態であっても、接地ラインとの間のオフ容量がある。よって、接地ラインにノイズ信号が重畳されると、シャントＦＥＴ群９に接続された高周波信号ノードにもこのノイズ信号が重畳されてしまう。このノイズ信号Ｍｘは、（１）式で示すように、受信信号の周波数であるため、高周波の受信信号帯域にノイズが混入して、受信感度の低下を招いてしまう。

このように、図３に示す一比較例によるチャージポンプ１１は、接地ラインに接続される電流経路を有するため、チャージポンプ動作で発生した高調波ノイズが接地ラインに流れてしまい、同じく接地ラインに接続された高周波スイッチ部４の受信帯域に悪影響を与えてしまう。

これに対して、本実施形態によるチャージポンプ１１は、接地ラインに接続される電流経路を持たないため、チャージポンプ動作による高調波ノイズが接地ラインに流れ込むおそれはない。

なお、本実施形態による正負電位生成回路１は、チャージポンプ１１自体は接地ラインに接続されていないが、チャージポンプ１１の一端側ノードＮ１に接続された第１フィルタ１２と他端側ノードＮ２に接続された第２フィルタ１４は、それぞれ接地ラインに接続されている。ただし、チャージポンプ１１で発生する瞬時的な高調波ノイズは第１フィルタ１２と第２フィルタ１４で吸収されるため、第１フィルタ１２と第２フィルタ１４内の接地ラインに流れ込む高調波ノイズはそれほど大きくない。

本実施形態による正負電位生成回路１で生成した正電位および負電位は、図１に示すように駆動回路７に供給される。駆動回路７は、その内部にレベルシフタ２５を有する。レベルシフタ２５は、デコード信号Ｄ１等の電位レベルを変換して、高周波スイッチ部４を切替制御するための切替制御信号ｃｏｎ１等を生成する。

図５はレベルシフタ２５の内部構成の一例を示す回路図である。図５のレベルシフタ２５は、初段レベルシフタ部２５ａと、後段レベルシフタ部２５ｂとを有する。

初段レベルシフタ部２５ａは、正電位Ｖｐと接地ラインとの間に直列接続されるＰＭＯＳトランジスタＱ５およびＮＭＯＳトランジスタＱ６と、同じく正電位Ｖｐと接地ラインとの間に直列接続されるＰＭＯＳトランジスタＱ７およびＮＭＯＳトランジスタＱ８と、を有する。ＮＭＯＳトランジスタＱ６のゲートには、いずれかのデコード信号Ｄ［ｉ］が入力され、ＮＭＯＳトランジスタＱ８のゲートには、このデコード信号Ｄ［ｉ］の反転信号が入力される。ＰＭＯＳトランジスタＱ５，Ｑ６は交差接続されている。すなわち、ＰＭＯＳトランジスタＱ５のゲートはトランジスタＱ７，Ｑ８の接続ノードに接続され、ＰＭＯＳトランジスタＱ７のゲートはトランジスタＱ５，Ｑ６の接続ノードに接続されている。

後段レベルシフタ部２５ｂは、正電位Ｖｐと負電位Ｖｎとの間に直列接続されるＰＭＯＳトランジスタＱ９およびＮＭＯＳトランジスタＱ１０と、同じく正電位Ｖｐと負電位ｖｎとの間に直列接続されるＰＭＯＳトランジスタＱ１１およびＮＭＯＳトランジスタＱ１２とを有する。

ＮＭＯＳトランジスタＱ１０，Ｑ１２は交差接続されている。ＰＭＯＳトランジスタＱ９のゲートはトランジスタＱ５，Ｑ６の接続ノードに接続され、この接続ノードから電位レベル変換後の信号Ｃｏｎｔ［ｉ］が出力される。ＰＭＯＳトランジスタＱ１０のゲートはトランジスタＱ７，Ｑ８の接続ノードに接続され、この接続ノードから電位レベル変換後の信号Ｃｏｎｔ［ｉ］の反転信号Ｃｏｎｔ［ｉ］／が出力される。

このように、第１の実施形態によるチャージポンプ１１には、接地ラインに接続される電流経路がないため、チャージポンプ動作により発生する瞬時的な電流変化による高調波ノイズが接地ラインに流れ込むおそれがなくなる。よって、接地ラインを共通化する高周波スイッチ部４が切替制御する受信信号帯域に、チャージポンプ動作による高調波ノイズが重畳されるおそれもなくなり、受信特性が向上する。

（第２の実施形態）
以下に説明する第２の実施形態は、チャージポンプ１１内の回路構成が第１の実施形態とは異なるものである。

図６は第２の実施形態による正負電位生成回路１の内部構成を示す回路図である。図６の正負電位生成回路１は、図２と比べて、チャージポンプ１１の内部構成が異なる他は共通する。

図６のチャージポンプ１１は、直列接続された複数のダイオードと、隣接する２個のダイオードの接続経路と第１クロック信号ＣＫの供給ノードとの間に接続される複数の第１キャパシタＣｃｋ１１〜Ｃｃｋ１４と、隣接する２個のダイオードの接続経路と第２クロック信号ＣＫ／の供給ノードとの間に接続される複数の第２キャパシタＣｃｋ２１〜Ｃｃｋ２４とを有する。第１キャパシタＣｃｋ１１〜Ｃｃｋ１４と第２キャパシタＣｃｋ２１〜Ｃｃｋ２４は、それぞれ交互にダイオードの段間に接続されている。

このように、図６のチャージポンプ１１は、いわゆるディクソン型のチャージポンプ１１である。チャージポンプ１１内の各ダイオードは、例えばＳＯＩ基板上に形成されるｐｎ接合ダイオードである。ＳＯＩ基板上にｐｎ接合ダイオードを形成することにより、ウェルのない理想的なｐｎ接合ダイオードを形成できる。

図６のチャージポンプ１１においても、差動クロック信号に同期して、第１キャパシタＣｃｋ１１〜Ｃｃｋ１４と第２キャパシタＣｃｋ２１〜Ｃｃｋ２４は充放電を繰り返し、これに応じて、チャージポンプ１１は、一端側ノードＮ１から正電位を出力し、他端側ノードＮ２から負電位を出力する。正電位と負電位の電位レベルは、差動クロック信号の電圧振幅と、チャージポンプ１１内のダイオードの接続段数とに依存する。

チャージポンプ１１の一端側ノードＮ１に接続されたダイオードのカソードは、第１フィルタ１２の入力ノードに直接接続されている。また、チャージポンプ１１の他端側ノードＮ２に接続されたダイオードのアノードは、第２フィルタ１４の入力ノードに直接されている。

図６のチャージポンプ１１内には、接地ラインに接続される電流経路が存在せず、チャージポンプ１１に接続される一端側ノードＮ１と他端側ノードＮ２も接地ラインには接続されていない。よって、第１の実施形態と同様に、チャージポンプ動作により生じた瞬時的な高調波ノイズが接地ラインに流れ込むおそれはない。

このように、第２の実施形態においても、チャージポンプ１１内に接地ラインに接続された電流経路がないため、チャージポンプ動作により発生する瞬時的な電流変化による高調波ノイズが接地ラインに流れ込むおそれがなくなる。

（第３の実施形態）
以下に説明する第３の実施形態は、チャージポンプ動作を制御できるようにしたものである。

図７は第３の実施形態による正負電位生成回路１の内部構成を示す回路図である。図７の正負電位生成回路１は、チャージポンプ１１の内部構成は図２と同じあるが、チャージポンプ１１内の基準ノードの電位を予め定めた基準電位に設定するか否かを切り替える基準電位切替部３１と、差動クロック信号の駆動能力を可変させるバッファ回路３２と、第１電位監視部３３と、第２電位監視部３４とを備えている。

基準電位切替部３１が基準電位に設定するか否かを切り替える基準ノードとは、例えば、チャージポンプ１１の中点である。中点は、正電位Ｖｐと負電位Ｖｎの絶対値が等しい場合には理想的には接地レベルになるように設定される。ところが、正負電位生成回路１が生成した正電位Ｖｐおよび負電位Ｖｎを使用する駆動回路７等で大きな負荷変動が生じると、一時的に中点の電位レベルが変動する。中点の電位レベルが変動すると、正電位Ｖｐと負電位Ｖｎの電位レベルも変動するため、チャージポンプ１１は、理想的な正電位Ｖｐと負電位Ｖｎに戻すための制御を行うが、負荷変動量が大きい場合には、理想的な正電位Ｖｐと負電位Ｖｎに戻るまでに時間がかかるおそれがある。そこで、基準電位切替部３１は、負荷変動が生じた場合には、強制的に中点を基準電位（例えば接地レベル）に設定して、チャージポンプ１１が迅速に理想的な正電位Ｖｐと負電位Ｖｎを出力できるようにする。

基準電位切替部３１は、負荷変動が生じたか否かを第１電位監視部３３と第２電位監視部３４からの信号により判断する。第１電位監視部３３は、第１フィルタ１２の出力電位すなわち正電位Ｖｐのノードの正電位Ｖｐを監視して、正電位Ｖｐが所定の電位レベル以上変動した場合には、そのことを示す信号を出力する。第２電位監視部３４は、第２フィルタ１４の出力電位すなわち負電位Ｖｎのノードの負電位Ｖｎを監視して、負電位Ｖｎが所定の電位レベル以上変動した場合には、そのことを示す信号を出力する。

基準電位切替部３１は、第１電位監視部３３と第２電位監視部３４の少なくとも一方にて、所望の電位レベルから所定の電位レベル以上電位が変動したことがわかると、チャージポンプ１１内の基準ノードを強制的に基準電位に設定する。この動作を基準電位切替部３１のオン動作と呼び、基準ノードを基準電位に設定しない動作をオフ動作と呼ぶ。

バッファ回路３２は、差動出力リングオシレータ１６から出力された差動クロック信号の駆動能力を調整してチャージポンプ１１に供給する。より具体的には、チャージポンプ１１が生成する正電位Ｖｐと負電位Ｖｎが所望の電位レベルに達していない間は、バッファ回路３２は差動クロック信号の駆動能力を高くする。すなわち、チャージポンプ１１に入力される差動クロック信号の電圧振幅を大きくする。これにより、チャージポンプ１１は、より短時間で正電位Ｖｐと負電位Ｖｎの絶対値を大きくすることができ、チャージポンプ１１のチャージポンプ動作を高速化させることができる。

また、バッファ回路３２は、チャージポンプ１１が生成する正電位Ｖｐと負電位Ｖｎが所望の電位レベルに達した場合には、差動クロック信号の駆動能力を弱くする。すなわち、チャージポンプ１１に入力される差動クロック信号の電圧振幅を小さくする。これにより、チャージポンプ１１は、正電位Ｖｐと負電位Ｖｎの電位レベルを維持できる程度のチャージポンプ動作を行う。したがって、差動クロック信号に同期してチャージポンプ１１内に流れる瞬時的な電流を抑制でき、耐ノイズ性能が向上する。また、差動クロック信号の駆動能力を弱めることで、消費電力の低減も図れる。

バッファ回路３２は、第１電位監視部３３と第２電位監視部３４からの信号に基づいて、正電位Ｖｐおよび／または負電位Ｖｎが所望の電位レベルから所定の電位レベル以上相違しているか否かを判断し、所定の電位レベル以上相違している場合には、差動クロック信号の駆動能力を高くする動作を行い、所定の電位レベル未満しか相違していない場合には、差動クロック信号の駆動能力を低くする動作を行う。

また、バッファ回路３２は、差動クロック信号の駆動能力を段階的または連続的に調整するようにしてもよい。この場合、第１電位監視部３３と第２電位監視部３４にて、正電位Ｖｐの実測値と目標値との差分を検出するとともに、負電位Ｖｎの実測値と目標値との差分を検出し、バッファ回路３２は、これらの差分に基づいて段階的または連続的に差動クロック信号の駆動能力を調整すればよい。

なお、基準電位切替部３１とバッファ回路３２の双方を正負電位生成回路１内に設ける必要はなく、基準電位切替部３１とバッファ回路３２の少なくとも一方を正負電位生成回路１内に設ければよい。また、基準電位切替部３１とバッファ回路３２の双方を正負電位生成回路１内に設ける場合は、基準電位切替部３１とバッファ回路３２を連動して動作させるのが望ましい。すなわち、正電位Ｖｐと負電位Ｖｎの少なくとも一方が予め想定した所望の電位から所定の電位レベル以上相違している場合には、基準電位切替部３１をオンにしてチャージポンプ１１内の基準ノードを基準電位に設定するとともに、バッファ回路３２にて差動クロック信号の駆動能力を増大させるのが望ましい。また、正電位Ｖｐと負電位Ｖｎの少なくとも一方が予め想定した所望の電位から所定の電位レベル未満しか相違していない場合には、基準電位切替部３１をオフにするとともに、バッファ回路３２にて差動クロック信号の駆動能力を低下させるのが望ましい。

このように、第３の実施形態では、チャージポンプ１１内の基準ノードを基準電位に設定するか否かを切り替える基準電位切替部３１を設けるため、正電位Ｖｐと負電位Ｖｎの少なくとも一方の電位レベルが変動した場合に、基準ノードを基準電位に強制的に設定してチャージポンプ動作を高速化させることができ、負荷変動が変動しても、迅速に正電位Ｖｐと負電位Ｖｎを所望の電位に復帰させることができる。

また、第３の実施形態では、差動クロック信号の駆動能力を切替可能なバッファ回路３２を設けるため、正電位Ｖｐと負電位Ｖｎが所望の電位に達するまでは差動クロック信号の駆動能力を高めて、チャージポンプ動作を高速化させることができ、正電位Ｖｐと負電位Ｖｎを迅速に所望の電位レベルに設定できる。

図７では、チャージポンプ１１の内部構成を図２と同一にしたが、図６と同一にしてもよい。また、図７の正電位Ｖｐのノードにも、図６と同様のプルアップ用のダイオードを接続してもよい。

本発明の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本発明の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。

１ 正負電位生成回路、２ 高周波スイッチ回路、３ 制御回路、４ 高周波スイッチ部、５ 電源回路、６ デコーダ、７ 駆動回路、１１ チャージポンプ、１２ 第１フィルタ、１３ 第１クランプ回路、１４ 第２フィルタ、１５ 第２クランプ回路、１６ 差動出力リングオシレータ、２１ ＣＭＯＳ対、２２ 第１ＣＭＯＳ回路、２３ 第２ＣＭＯＳ回路、３１ 基準電位切替部、３２ バッファ回路、３３ 第１電位監視部、３４ 第２電位監視部

Claims (8)

1. 一端側から正電位を出力するとともに、他端側から負電位を出力するチャージポンプと、
   前記正電位に含まれる高調波ノイズを除去する第１フィルタと、
   前記第１フィルタの出力電位を調整する第１クランプ回路と、
   前記負電位に含まれる高調波ノイズを除去する第２フィルタと、
   前記第２フィルタの出力電位を調整する第２クランプ回路と、を備え、
   前記チャージポンプは、前記一端側から出力される電流のすべてを前記第１フィルタに流すとともに、前記第２クランプ回路から前記第２フィルタを通過した電流のすべてを前記他端側に流す正負電位生成回路。
2. 前記差動クロック信号は、互いに位相が反転した第１クロック信号および第２クロック信号を有し、
   前記チャージポンプは、
   並列接続された第１ＣＭＯＳ回路および第２ＣＭＯＳ回路を有するＣＭＯＳ対を複数個直列接続した複数のＣＭＯＳ対と、
   前記複数のＣＭＯＳ対のそれぞれにおける前記第１ＣＭＯＳ回路のゲートおよび対応する前記第２ＣＭＯＳ回路のドレインと、前記第１クロック信号の供給ノードと、の間に接続される第１キャパシタと、
   前記複数のＣＭＯＳ対のそれぞれにおける前記第２ＣＭＯＳ回路のゲートおよび対応する前記第１ＣＭＯＳ回路のドレインと、前記第２クロック信号の供給ノードと、の間に接続される第２キャパシタと、を有し、
   直列接続される前記複数のＣＭＯＳ対のうち一端側のＣＭＯＳ対は前記一端側に接続され、前記複数のＣＭＯＳ対のうち他端側のＣＭＯＳ対は前記他端側に接続される請求項１に記載の正負電位生成回路。
3. 前記差動クロック信号は、互いに位相が反転した第１クロック信号および第２クロック信号を有し、
   前記チャージポンプは、
   順方向に直列接続される複数のダイオードと、
   直列接続される前記複数のダイオードの段間のそれぞれと、前記第１クロック信号または前記第２クロック信号の供給ノードと、の間に接続される第１キャパシタまたは第２キャパシタと、を有し、
   直列接続される前記複数のダイオードのうち一端側のダイオードのカソードは前記一端側に接続され、前記複数のダイオードのうち他端側のダイオードのアノードは前記他端側に接続される請求項１に記載の正負電位生成回路。
4. 前記第１フィルタの出力電位を監視する第１電位監視部と、
   前記第２フィルタの出力電位を監視する第２電位監視部と、
   前記第１電位監視部および前記第２電位監視部の監視結果に基づいて、前記チャージポンプ内の基準ノードの電位を所定の基準電位に設定するか否かを切り替える基準電位切替部と、を備える請求項１乃至３のいずれかに記載の正負電位生成回路。
5. 前記基準電位切替部は、前記第１フィルタおよび前記第２フィルタの出力電位がそれぞれ所望の電位に達するまでは、前記基準ノードの電位を前記基準電位に設定する請求項４に記載の正負電位生成回路。
6. 前記第１フィルタの出力電位を監視する第１電位監視部と、
   前記第２フィルタの出力電位を監視する第２電位監視部と、
   前記第１電位監視部および前記第２電位監視部の監視結果に基づいて、前記差動クロック信号の駆動能力を調整する駆動能力調整部と、を備える請求項１乃至３のいずれかに記載の正負電位生成回路。
7. 前記駆動能力調整部は、前記第１フィルタおよび前記第２フィルタの出力電位がそれぞれ所望の電位に達するまでは前記差動クロック信号の駆動能力を高くし、前記所定の電位に達した後は前記差動クロック信号の駆動能力を低くする請求項６に記載の正負電位生成回路。
8. 前記第１フィルタの出力電位を監視する第１電位監視部と、
   前記第２フィルタの出力電位を監視する第２電位監視部と、
   前記第１電位監視部および前記第２電位監視部の監視結果に基づいて、前記チャージポンプ内の基準ノードの電位を基準電位に設定するか否かを切り替える基準電位切替部と、
   前記第１電位監視部および前記第２電位監視部の監視結果に基づいて、前記差動クロック信号の駆動能力を調整する駆動能力調整部と、を備え、
   前記第１フィルタおよび前記第２フィルタの出力電位がそれぞれ所望の電位に達するまでは、前記基準電位切替部が前記基準ノードの電位を前記基準電位に設定した状態で、前記駆動能力調整部は前記差動クロック信号の駆動能力を高くし、前記第１フィルタおよび前記第２フィルタの出力電位がそれぞれ所望の電位に達した後は、これら出力電位の電位変動が生じない限り、前記基準電位切替部が前記基準ノードへの前記基準電位の電位設定を停止した状態で、前記駆動能力調整部は前記差動クロック信号の駆動能力を低くする請求項１乃至３のいずれかに記載の正負電位生成回路。

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