JP2009201096A - スイッチ回路 - Google Patents

Abstract

【課題】高周波用スイッチ回路としての歪み特性が悪くなってしまうという問題があった。
【解決手段】本発明のスイッチ回路は、入出力端子間に直列に接続されたトランジスタと、トランジスタの導通状態を制御する信号が入力される制御端子と、トランジスタの制御電極と制御端子間に接続された第１の抵抗と、制御端子とトランジスタの制御電極間に第１の抵抗と並列に接続された、ダイオードと第２の抵抗の直列回路を備えたことを特徴とする。
【選択図】図１

Description

本発明は高周波スイッチ回路に関するものであり、高入力電力特性を持つスイッチ回路を実現するものである。

近年、移動体通信機器の高性能化に伴い、端末機に用いられる高周波半導体装置の小型化および高性能化が強く求められている。また、特に、アンテナ切り替えを行う高周波スイッチ回路には、低挿入損失化、低歪化および高入力電力化を同時に達成することが要求されている。

また、複数の周波数に対応可能な機器では、アンテナ切り替えを行うスイッチとしては１対ｎの切り替えを行うスイッチ（以後、ＳＰｎＴスイッチと称す）が多く用いられている。このアンテナ切り替えを行うスイッチには、ＧａＡｓ基板上に形成された接合型ＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｔｙｐｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：以後、Ｊ−ＦＥＴと称す）を用いるのが一般的である。

ＳＰｎＴスイッチでは、複数の出力端子（あるいは入力端子）と、１つの入力端子（あるいは出力端子）間に、スイッチ素子としてのＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：以後、単にＦＥＴと称す）が単数あるいは複数接続され、ＦＥＴの制御電極（ゲート電極）に対して、制御信号を入力することで、任意の入出力端子間を接続している。

このような、ＦＥＴを用いたスイッチ素子では、ゲート容量などにより、制御信号に対しての応答時間が遅延してしまう。そのため、特許文献１に記載された技術では、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：以後、ＭＯＳＦＥＴと称す）のゲート電極とパルス発生器１００の間に双方向のダイオード２００を並列に接続してＭＯＳＦＥＴのオン、オフの切り替え時間を短縮している（図１２参照）。
実開平４−８９６２３号公報

しかしながら、高周波用のスイッチ回路としては、Ｊ−ＦＥＴのゲート電極と制御端子間に抵抗を接続し、オフ状態とする経路のＪ−ＦＥＴを確実にオフ状態とする必要がある。一方で、高周波回路に用いられるスイッチ回路のＪ−ＦＥＴのゲート電極に、特許文献１に示すＭＯＳＦＥＴのように双方向ダイオードを直接接続して高速化を図った場合、高周波信号（ＲＦ信号）が入力された場合は、ダイオードがオン、オフ動作を繰り返し、スイッチ回路としての歪み特性が悪くなってしまうという問題があった。

スイッチ回路は、入出力端子間に直列に接続されたトランジスタと、トランジスタの導通状態を制御する信号が入力される制御端子と、トランジスタの制御電極と制御端子間に接続された第１の抵抗と,制御端子とトランジスタの制御電極間に第１の抵抗と並列に接続された、ダイオードと第２の抵抗の直列回路を備えたことを特徴とする。
上記のように構成したスイッチ回路では第２の抵抗により、入力信号の歪みを低減することが可能となる。

歪み特性を悪化させずに、入力電力に対する優れた特性を有する高周波スイッチを提供することが可能となる。

以後、図面を参照して本発明について詳細に説明する。

実施の形態１
図１は、本発明の実施の形態１のスイッチ回路１０を示す回路図である。図１に示すように実施の形態１の高周波用スイッチ回路１０は、入出力端子（入出力端子２と区別するため、以後、入力端子としての動作を基本にして説明する）１、複数の入出力端子（入出力端子１と区別するため、以後、出力端子としての動作を基本にして説明する）２〜２ｎ、複数のスイッチ素子３〜３ｎ、複数の制御端子４〜４ｎを有している。つまり、本実施の形態におけるスイッチ回路１０は、ＳＰｎＴスイッチであり、例えば１本のアンテナに対し、１対ｎの接続を実施するためのスイッチ回路である。

ここで、図１に示されるスイッチ回路１０は、ギガヘルツ（Ｇｈｚ）帯などの高周波の信号を入出力するためのスイッチ回路である。そのため、スイッチとなるトランジスタとしてはＧａＡｓ基板上に形成されたＪ−ＦＥＴが使用される。また、それぞれのスイッチ素子３〜３ｎは、複数の単位スイッチ素子（３−１〜３−３、３ｎ−１〜３ｎ−３）を有している。この複数の単位スイッチ素子３−１〜３−３、３ｎ−１〜３ｎ−３は、入力端子１と出力端子２〜２ｎ間に直列に接続されている。各単位スイッチ素子の詳細な構成については、後述する。

また、図１では、図面の簡略化のため１つの入力端子１に対し、２つの出力端子２、２ｎのみ示されているが、上記したように本実施の形態のスイッチ回路１０は、ＳＰｎＴスイッチである。よって、出力端子２及び２ｎ間に複数の出力端子２ｋ（ｋは任意の自然数）を有することも可能である。また、図１では、入力端子１及び出力端子２〜２ｎの間には３つの単位スイッチ素子（３−１〜３−３、３ｎ−１〜３ｎ−３）が接続されている例を示しているが、入出力端子間に接続される単位スイッチ素子の数は任意であり単数であっても良い。ただし、高周波スイッチ回路としては周波数特性を向上させるために複数のＪ−ＦＥＴを用いたスイッチ素子であることが好ましい。

入力端子１は、高周波信号（ＲＦ信号）が入力される端子である。入力端子１は、アンテナなどに接続され、アンテナが受信したＲＦ信号が入力される（出力端子として機能する場合は入出力端子２〜２ｎの任意の端子に入力された信号をアンテナに出力する）。出力端子２〜２ｎは、入力端子１に入力された信号を後段の回路へと出力するための出力端子である（入力端子として機能する場合は、入出力端子２〜２ｎの任意の端子に入力された信号を入出力端子１に入力する）。制御端子４〜４ｎは、入力端子１と任意の出力端子２〜２ｎを接続するための制御信号を入力する端子である。この制御端子４〜４ｎに入力される信号に基づいて、入力端子１と出力端子２〜２ｎのうちの任意の出力端子が接続される。スイッチ素子３〜３ｎは、制御端子４〜４ｎに入力される制御信号に基づいて、入力端子１と出力端子２〜２ｎの接続状態を決定する素子である。

ここで、本実施の形態では、スイッチ素子３〜３ｎに用いられる各単位スイッチ素子（３−１〜３−３、３ｎ−１〜３ｎ−３）の構成は同一であるため、単位スイッチ３−１に関して、その詳細な構成を説明する。他の単位スイッチ素子（３−２、３−３、３ｎ−１〜３ｎ−３）の構成についてはその詳細な説明を省略する。

単位スイッチ３−１は、第１の抵抗３１、ダイオード３２、３３、第２の抵抗３４、Ｊ−ＦＥＴ３５、バイアス供給用抵抗３６を有している。

第１の抵抗３１は、制御端子４とＪ−ＦＥＴ３５の制御電極（ゲート電極）との間に直列に接続されている。ダイオード３２、３３は、制御端子４とＪ−ＦＥＴ３５のゲート電極との間に直列に接続されている。ダイオード３２、３３は、それぞれアノードが制御端子４側に、カソードがＪ−ＦＥＴ３５のゲート電極側に接続されている。第２の抵抗３４はダイオード３２、３３とＪ−ＦＥＴ３５のゲート電極との間に直列に接続されている。これらのダイオード３２、３３及び第２の抵抗３４は、第１の抵抗３１に対して並列に接続されている。なお、ダイオード３２、３３に関しては任意の数のダイオードの数を設定することが可能であり、図１に示されたように２段接続のダイオードに限定されるものではない。

Ｊ−ＦＥＴ３５は、入力端子１及び出力端子２の間に直列に接続される。本実施の形態ではスイッチ素子３は、スイッチであるＪ−ＦＥＴを３個直列につないだ構造とされるため、単位スイッチ素子３−１のＪ−ＦＥＴ３５のソース（ドレイン）は、単位スイッチ素子３−２のＪ−ＦＥＴ３５−２のソース（ドレイン）に接続される構成となっている。上記したように、入出力端子間の単位スイッチ素子の数は任意に設定できるため、Ｊ−ＦＥＴ３５のソース（ドレイン）は、直接出力端子２に接続されても良い。Ｊ−ＦＥＴ３５のゲート電極は、上記したように制御端子４に接続され、制御端子４に入力される制御信号によって、Ｊ−ＦＥＴ３５の導通状態が決定される。

バイアス供給用抵抗３６は、入出力端子間が接続されない場合の、入出力端子間のインピーダンスを調整するための抵抗素子である。バイアス供給用抵抗３６は、Ｊ−ＦＥＴ３５のソースードレイン間に、Ｊ−ＦＥＴ３５に対して並列に接続される。

このように構成された本実施の形態のスイッチ回路１０の動作について説明する。なお、以後の動作説明においても各単位スイッチ回路（３−１〜３−３、３ｎ−１〜３ｎ−３）の動作は、同様であるため、単位スイッチ回路３−１の動作についてのみ説明する。

制御端子４の電位がＬｏｗレベルからＨｉｇｈレベルへと立ち上がった場合、ダイオード３２、３３及び第２の抵抗３４が接続されていなければ、Ｊ−ＦＥＴ３５のゲート電位は第１の抵抗３１を介する電流とＪ−ＦＥＴ３５のゲート容量によって決定される。

しかしながら、本実施の形態では、第１の抵抗３１に対して並列にダイオード３２、３３及び第２の抵抗３４が接続されている。そのため、Ｊ−ＦＥＴ３５のゲート電位をＶｇ、２段接続されたダイオード３２、３３のそれぞれのしきい値電圧をＶＦ、第２の抵抗の抵抗値をＲ２、制御端子４からダイオード３２、３３、抵抗３４を介してＪ−ＦＥＴ３５のゲート電極に対して流れる電流値をＩｇとした場合、
Ｖｇ＞２・ＶＦ＋Ｒ２・Ｉｇ ・・・（１）
となるまでは、ダイオード３２、３３及び第２の抵抗３４を介した電流経路を通して、Ｊ−ＦＥＴ３５のゲート電位が上昇する。Ｖｇが上記した（１）式の電位に達した後は、Ｊ−ＦＥＴ３５のゲート電位Ｖｇは、第１の抵抗３１を介した電流により上昇する。このように、本実施の形態では、Ｊ−ＦＥＴ３５のゲート電極を充電する経路として、ダイオード３２、３３及び抵抗３４を介した電流経路を設けることで、制御端子４の立ち上がりに対して、Ｊ−ＦＥＴ３５がオン状態となるまでの時間の追従を早くすることが可能となる。この制御信号に対するゲート電位Ｖｇの変化の様子を図２に示す。図２において、実線は制御端子４に入力される制御信号の変化を示し、破線は本実施の形態におけるゲート電位Ｖｇの変化を示す。また、点線は、本実施の形態に示されたダイオード３２．３３、第２の抵抗３４を介する電流経路を設けない場合のゲート電位Ｖｇの変化を示している。

また、本実施の形態では、ダイオード３３とＪ−ＦＥＴ３５のゲート電極間に第２の抵抗３４を設けている。この第２の抵抗３４により、入力端子１に大きな電圧振幅を有するＲＦ信号が入力された場合でも、入力信号に対する歪みを小さくすることが可能となる。仮に図１２に示すようにＭＯＳＦＥＴのゲート電極に双方向ダイオードを直接接続した場合、ＳＰｎＴスイッチにおいてオフ状態としたい経路（例えば入力端子１−出力端子２間）のＪ−ＦＥＴ３５のゲートには、入力信号に対応した大振幅の電圧が印加される。この振幅は、入力信号の電圧振幅をＶＲＦとし、出力端子２に対する経路をオフ状態とする場合、単位スイッチ回路３−１のＪ−ＦＥＴ３５のゲート電極には５／６・ＶＲＦの振幅の電圧が印加されることとなる（スイッチ素子３のＪ−ＦＥＴを３段直列の構成としているため、ゲート−ソース間容量、ゲート−ドレイン間容量が全てのＪ−ＦＥＴで等しいとした場合、Ｊ−ＦＥＴ３５のゲート電極には５／６・ＶＲＦの電圧振幅が与えられる）。

このような電圧振幅を有する電圧がダイオードに与えられた場合、ダイオードがオン・オフの動作を繰り返してしまう。その結果、オフ状態としたいパスにおける出力端での反射などの影響によって入力端子１に与えられる入力信号に対する歪みが大きくなる。そのため、本実施の形態では、ダイオード３２、３３とＪ−ＦＥＴ３５のゲート電極との間に第２の抵抗３４を挿入し、電圧振幅を分圧している。このように、ダイオード３２、３３及び第２の抵抗３４を用いて入力端子１に大きな電圧振幅を有する信号が入力された場合でも、その大きな電圧振幅がＪ−ＦＥＴ３５のゲート電位に与える影響を小さくすることが可能である。なお、入力される信号の電圧振幅の範囲などから適宜、ダイオードの接続段数、第２の抵抗の抵抗値を決定することによって入力端子１の分圧値は適宜調整することが可能である。このように構成することで本実施の形態によれば入力信号に対しての歪み特性の改善が可能となる。

つまり、Ｊ−ＦＥＴ３５のゲート電極からみて、歪を発生するダイオード３２、３３との間に第２の抵抗３４を設けている。ダイオード３２、３３で発生する歪の電圧成分をＶＤｉとすれば、この電圧によりＪ−ＦＥＴ３５のゲート電極に現れる電圧ＶＧｎは、第２の抵抗３４をＲ３４とし、オフ状態のＪ−ＦＥＴ３５のゲート−ソース、ゲート−ドレイン間容量をＣｏｆｆとして

（入力端子のインピーダンスを５０ｏｈｍとした）
で表わされる。（２）式から分かるようにＲ３４が大きい場合、Ｊ−ＦＥＴ３５のゲート電極に現れるダイオード３２、３３で発生する歪の電圧成分による影響は小さくなる。

仮に、この第２の抵抗３４がダイオード３２、３３と制御端子４（５）との間に接続されていたとすると、上記（２）式は、

となり、Ｊ−ＦＥＴのゲート電極にはダイオードで発生する歪の電圧成分による影響が直に現れる。

図３及び図４は、本実施の形態のスイッチ回路１０に対して、入力端子１に入力されるＲＦ信号の電力を大きくしていった場合の高調波特性を示す。図３は、入力信号に対する２倍波に対する高調波特性（ｆ０−２ｆ０）を示し、図４は、入力信号に対する３倍波に対する高調波特性（ｆ０−３ｆ０）を示している。図３、４では、比較のために本実施の形態のように第２の抵抗３４を介さずに双方向ダイオードを接続した場合を点線で示し、本実施の形態に示した第２の抵抗３４を挿入した場合を破線で示す。図３、４に示すように、本実施の形態のスイッチ回路１０によればスイッチ回路の歪みを小さく抑えることが可能であるため、電力効率を悪化させることがない。

以上詳細に説明したように、本実施の形態によれば、制御信号の変化に対して高速に追従し、電力効率を悪化させることのない高調波用のスイッチ回路を提供することが可能となる。

実施の形態２
実施の形態１では制御端子４に与えられる信号がＬｏｗレベルからＨｉｇｈレベルに変わる際のスイッチ回路について説明している。本実施の形態では、制御端子４に与えられる信号がＨｉｇｈレベルからＬｏｗレベルに変わる際の実施の形態２のスイッチ回路２０について説明する。図５は、実施の形態２におけるスイッチ回路２０の回路を示す回路図である。図１において示したスイッチ回路３の構成以外は、実施の形態１と同様であるため、同一の要素に関しては、同一の符号を付し、その詳細な説明を省略する。本実施の形態におけるスイッチ回路２０では、スイッチ素子２３が実施の形態１と異なっている。特に各単位スイッチ素子２３−１〜２３−３、２３ｎ−１〜２３ｎ−３の構成が異なっている。実施の形態２における各単位スイッチ素子２３−１〜２３−３、２３ｎ−１〜２３ｎ−３の構成は同一であるため、以下、単位スイッチ素子２３−１に関してその構成を説明する。

単位スイッチ２３−１は、第１の抵抗２３１、ダイオード２３２、２３３、第２の抵抗２３４、Ｊ−ＦＥＴ２３５、バイアス供給用抵抗２３６を有している。

第１の抵抗２３１は、制御端子４とＪ−ＦＥＴ２３５の制御電極（ゲート電極）との間に直列に接続されている。ダイオード２３２、２３３は、制御端子４とＪ−ＦＥＴ２３５のゲート電極との間に直列に接続されている。ダイオード２３２、２３３は、それぞれアノードがＪ−ＦＥＴ３５のゲート電極側に、カソードが制御端子４側に接続されている。第２の抵抗２３４はダイオード２３２、２３３とＪ−ＦＥＴ２３５のゲート電極との間に直列に接続されている。これらのダイオード２３２、２３３及び第２の抵抗２３４は、第１の抵抗２３１に対して並列に制御端子４とＪ−ＦＥＴ３５のゲート電極との間を接続している。なお、ダイオード２３２、２３３に関しては任意の数のダイオードの段数を設定することが可能であり、図５に示されたように２段接続のダイオードに限定されるものではない。

Ｊ−ＦＥＴ２３５は、入力端子１及び出力端子２の間に直列に接続される。本実施の形態ではスイッチ素子２３は、Ｊ−ＦＥＴを３個直列につないだ構造とされる。そのため、単位スイッチ素子２３−１のＪ−ＦＥＴ３５のソース（ドレイン）は、単位スイッチ素子２３−２のＪ−ＦＥＴ２３５−２のソース（ドレイン）に接続される構成となっている。上記したように、入出力端子間の単位スイッチ素子の数は任意に設定できるため、Ｊ−ＦＥＴ２３５のソース（ドレイン）は、直接出力端子２に接続されても良い。

このように構成された実施の形態２において、制御信号がＨｉｇｈからＬｏｗに切り替わった際には、ゲート電極のゲート電位Ｖｇは当初、ダイオード２３２、２３３及び抵抗２３４を介した電流で放電される。この点に関しては電流の方向が異なるのみで実施の形態１と同様である。その後、Ｖｇ＜２・ＶＦ＋Ｒ２・Ｉｇとなった場合には第１の抵抗２３１を介して放電される。

このように構成することで、制御信号がＨｉｇｈからＬｏｗに切り替わった場合でも、制御信号の変化に高速に追従することが可能である（図６参照）。図６では、図２に示した場合と同様に、実線は制御端子４に入力される制御信号の変化を示し、破線は本実施の形態におけるゲート電位Ｖｇの変化を示す。また、点線は、本実施の形態に基づくダイオード２３２．２３３、第２の抵抗２３４を介する電流経路を設けない場合のゲート電位Ｖｇの変化を示している。なお、第２の抵抗２３４がＪ−ＦＥＴ２３５とダイオード２３２、２３３の間に介在することにより、スイッチ回路の歪みが大きくなることもなく電力効率を向上させることが可能である点は、実施の形態１と同様である。

変形例１
図７は、実施の形態１及び２の変形例を示す回路図である。この変形例１は実施の形態１及び２で説明したスイッチ回路１０、２０を組み合わせたものである。そのため、実施の形態１および２と共通する要素については同一の符号を付しその詳細な説明を省略する。図７に示すように回路を構成することで、制御信号がＬｏｗからＨｉｇｈ及びＨｉｇｈからＬｏｗに変わった際のどちらの変化に対しても、Ｊ−ＦＥＴの導通状態を高速に追従させることが可能である。図８は、図７に示すスイッチ回路における制御信号の変化に対するゲート電位の変化を示す。図２、図６と同様に、実線は制御端子４に入力される制御信号の変化を示し、破線は本実施の形態におけるゲート電位Ｖｇの変化を示す。また、点線は、本実施の形態に基づくダイオード、第２の抵抗を介する電流経路を設けない場合のゲート電位Ｖｇの変化を示している。なお、第２の抵抗３４（２３４）がＪ−ＦＥＴ３５（２３５）とダイオードの間に介在することにより、スイッチ回路の歪みが大きくなることもなく電力効率を向上させることが可能である点は、実施の形態１及び２と同様である。

実施の形態３
図９は、本発明の実施の形態３のスイッチ回路８０を示す回路図である。スイッチ回路８０は、入出力端子（以後、入力端子として説明する）８１、複数の入出力端子（以後、出力端子として説明する）８２〜８２ｎ、複数のスイッチ素子８３〜８３ｎ、制御端子８４〜８４ｎ、スイッチ素子制御部８５を有している。本実施の形態におけるスイッチ回路８０は、ＳＰｎＴスイッチであり、１対ｎの接続を実施するためのスイッチ回路である。

ここで、図９に示されるスイッチ素子８３〜８３ｎはギガヘルツ（Ｇｈｚ）帯などの高周波の信号を入出力するためのスイッチ素子である。それぞれのスイッチ素子８３〜８３ｎは、複数の単位スイッチ素子（８３−１〜８３−３、８３ｎ−１〜８３ｎ−３）を有している。この複数の単位スイッチ素子８３−１〜８３ｎ−３は、入力端子８１と出力端子８２〜８２ｎ間に直列に接続されている。単位スイッチ素子の詳細な構成については、後述する。

また、図９では、図面の簡略化のため１つの入力端子８１に対し、２つの出力端子８２、８２ｎのみ示されているが、出力端子８２及び８２ｎ間に複数の出力端子８２ｋ（ｋは任意の自然数）を有することも可能である。また、図９では、入力端子８１及び出力端子８２〜８２ｎの間には３つの単位スイッチ素子（８３−１〜８３−３、８３ｎ−１〜８３ｎ−３）が接続されている例を示しているが、入出力端子間に接続される単位スイッチ素子の数は任意であり単数であっても良い。

入力端子８１は、高周波信号（ＲＦ信号）が入力される端子である。入力端子８１は、アンテナなどに接続され、アンテナが受信したＲＦ信号が入力される。出力端子８２〜８２ｎは、入力端子８１に入力された信号を後段の回路へと出力するための出力端子である。制御端子８４〜８４ｎは、入力端子８１と任意の出力端子８２〜８２ｎを接続するための制御信号を入力する端子である。この制御端子８４〜８４ｎに入力される信号に基づいて、入力端子８１と任意の出力端子８２〜８２ｎが接続される。スイッチ素子８３〜８３ｎは、制御端子８４〜８４ｎに入力される制御信号に基づいて、入力端子８１と出力端子８２〜８２ｎの接続状態を決定する素子である。スイッチ素子制御部８５は、制御端子８４〜８４ｎに入力される信号の変化に基づいて、単位スイッチ素子に含まれるＪ−ＦＥＴのゲート電位を制御するための回路である。

ここでスイッチ素子８３〜８３ｎに用いられる単位スイッチ素子（８３−１〜８３−３、８３ｎ−１〜８３ｎ−３）の構成は同一であるため、単位スイッチ８３−１に関して、その詳細な構成を説明し、他の単位スイッチの構成についてはその詳細な説明を省略する。

単位スイッチ８３−１は、第２の抵抗８３４（８３４−１）、Ｊ−ＦＥＴ８３５、バイアス供給用抵抗８３６を有している。

第２の抵抗８３４は、スイッチ素子制御部８５とＪ−ＦＥＴ８３５の制御電極（ゲート電極）との間に直列に接続されている。Ｊ−ＦＥＴ８３５は、入力端子８１及び出力端子８２の間に直列に接続される。本実施の形態ではスイッチ素子８３は、Ｊ−ＦＥＴを３個直列につないだ構造とされる。そのため、単位スイッチ素子８３−１のＪ−ＦＥＴ８３５のソース（ドレイン）は、単位スイッチ素子８３−２のＪ−ＦＥＴ８３５−２のソース（ドレイン）に接続される構成となっている。上記したように、入出力端子間の単位スイッチ素子の数は任意に設定できるため、Ｊ−ＦＥＴ８３５のソース（ドレイン）は、直接、出力端子８２に接続されても良い。

バイアス供給用抵抗８３６は、入出力端子間が接続されない場合の、入出力端子間のインピーダンスを調整するための抵抗素子である。バイアス供給用抵抗８３６は、Ｊ−ＦＥＴ８３５のソース−ドレイン間に、Ｊ−ＦＥＴ８３５に対して並列に接続される。

スイッチ素子制御部８５は、制御端子８４に入力される制御信号に基づいて各単位スイッチ素子８３−１〜８３−３、８３ｎ−１〜８３ｎ−３のＪ−ＦＥＴのゲート電位を制御する回路である。スイッチ素子制御部は、第１の抵抗８５１、ダイオード８５２、８５３、第３の抵抗８５４を有している。

第１の抵抗８５１は、制御端子８４とＪ−ＦＥＴ８３５の制御電極（ゲート電極）との間に直列に接続されている。より詳細には、制御端子８４と単位スイッチ素子の第２の抵抗（例えば抵抗８３４−１）の間に直列に接続されている。ダイオード８５２、８５３は、制御端子８４とＪ−ＦＥＴ８３５のゲート電極との間に直列に接続されている。より詳細には、制御端子８４と単位スイッチ素子の第２の抵抗（例えば抵抗８３４−１）との間に直列に接続されている。ダイオード８５２、８５３は、それぞれアノードが制御端子８４側に、カソードがＪ−ＦＥＴ８３５のゲート電極側に接続されている。第３の抵抗８５４はダイオード８５２、８５３とＪ−ＦＥＴ８３５のゲート電極との間に直列に接続されている。これらのダイオード８５２、８５３及び第３の抵抗８５４は、第１の抵抗８５１に対して並列に制御端子８４とＪ−ＦＥＴ８３５のゲート電極との間を接続している。なお、ダイオード８５２、８５３に関しては任意の数のダイオードの段数を設定することが可能であり、図９に示されたように２段接続のダイオードに限定されるものではない。

このように構成された実施の形態３におけるスイッチ回路８０が、実施の形態１と相違する点について以下に説明する。

実施の形態１においては、各単位スイッチ回路３がダイオード及び第１、第２の抵抗を有していた。それに対し、本実施の形態では各単位スイッチ素子は、第２の抵抗及びＪ−ＦＥＴ、バイアス供給用抵抗のみを有した構成とされている。各単位スイッチ素子の第２の抵抗の一端は共通接続され、スイッチ素子制御部８５へと接続されている。そして、このスイッチ素子制御部８５に第１の抵抗８５１およびダイオード８５２、８５３が設けられ、各単位スイッチ素子に共通接続されている。

このように構成された本実施形態のスイッチ回路８０の動作について説明する。制御端子８４の電位がＬｏｗレベルからＨｉｇｈレベルへと立ち上がった場合、第１の抵抗８５１に対して並列にダイオード８５２、８５３及び第３の抵抗８５４が接続されている。そのため、Ｊ−ＦＥＴ８３５のゲート電位をＶｇ、２段接続されたダイオード８５２、８５３のそれぞれのしきい値電圧をＶＦ、第２の抵抗８３４−１の抵抗値をＲ２、第３の抵抗８５４の抵抗値をＲ３、制御端子８４からＪ−ＦＥＴ８３５のゲート電極に対して流れる電流値をＩｇとした場合、
Ｖｇ＞２・ＶＦ＋（Ｒ２＋Ｒ３）・Ｉｇ
となるまでは、ダイオード８５２、８５３及び第２、第３の抵抗８３４−１、８５４を介した電流経路を通して、Ｊ−ＦＥＴ８３５のゲート電位が上昇する。Ｖｇが上記した電位に達した後は、Ｊ−ＦＥＴ８３５のゲート電位Ｖｇは、第１の抵抗８５１、第２の抵抗８３４−１を介した電流によりゲート電位Ｖｇは上昇する。このようにＪ−ＦＥＴ８３５のゲート電極を充電する経路として、ダイオード８５２、８５３及び抵抗８５４、８３４を介した電流経路を設けた。これにより、制御端子８４の上昇に対して、Ｊ−ＦＥＴ８３５がオン状態となるまでの追従を早くすることが可能となる。

ここで、図９に示した回路で実施の形態１の図１に示した回路と、同等の特性を満たすためには、第２の抵抗の抵抗値（図１における第２の抵抗３４と図９における第２の抵抗８３４（８３４−１〜８３４−３）がそれぞれ等しくなければならない。また、ダイオードを介した経路のみでない場合に電流を供給する経路の抵抗値も等しくする必要がある。つまり、実施の形態１における各単位スイッチ素子の第１の抵抗の合成抵抗値（３−１、３−２、３−３に含まれる第１の抵抗３４の合成抵抗）と、実施の形態３におけるスイッチ素子制御部８５の抵抗８５１と各単位スイッチ素子の第２の抵抗（８３４−１〜８３４−３）を併せた合成抵抗値とを等しくする必要がある。上記の通りに抵抗値を調整した場合はスイッチ素子制御部８５に含まれる第３の抵抗８５４の抵抗値はゼロであることが好ましい。このように抵抗値を調整することにより、実施の形態１に用いられる回路よりもスイッチ回路に使用される素子数を削減することが可能となる。そのため、基板上でスイッチ回路を形成する面積の削減が可能となる。

また、第２の抵抗８３４がＪ−ＦＥＴ８３５とダイオード８５２、８５３の間に介在する。これにより、実施の形態１と同様にスイッチ回路の歪みが大きくなることもなく電力効率を向上させることが可能である。

実施の形態４
実施の形態３では制御端子８４に与えられる信号がＬｏｗレベルからＨｉｇｈレベルに変わる際のスイッチ回路について説明している。本実施の形態では、制御端子８４に与えられる信号がＨｉｇｈレベルからＬｏｗレベルに変わる際の実施の形態４のスイッチ回路９０について説明する。図１０は、実施の形態４におけるスイッチ回路９０の回路を示す回路図である。スイッチ素子制御部９５の構成以外は、実施の形態４と同様であるため、同一の符号を付し、その詳細な説明を省略する。本実施の形態におけるスイッチ回路９０では、スイッチ素子制御部９５が実施の形態３と異なっている。スイッチ素子制御部９５は、第１の抵抗９５１、ダイオード９５２、９５３、第３の抵抗９５４を有している。

第１の抵抗９５１は、制御端子８４とＪ−ＦＥＴ８３５の制御電極（ゲート電極）との間に直列に接続されている。ダイオード９５２、９５３は、制御端子８４とＪ−ＦＥＴ８３５のゲート電極との間に直列に接続されている。ダイオード９５２、９５３は、それぞれアノードがＪ−ＦＥＴ８３５のゲート電極側に、カソードが制御端子８４側に接続されている。第３の抵抗９５４はダイオード９５１、９５２とＪ−ＦＥＴ８３５のゲート電極との間に直列に接続されている。これらのダイオード９５２、９５３及び第３の抵抗９５４は、第１の抵抗９５１に対して並列に制御端子８４とＪ−ＦＥＴ８３５のゲート電極との間を接続している。

このように構成された実施の形態４において、制御信号がＨｉｇｈからＬｏｗに切り替わった際には、ゲート電位Ｖｇは当初、ダイオード９５２、９５３及び第２、第３の抵抗８３４、９５１を介した電流で放電される。その後、Ｖｇ＜２・ＶＦ＋（Ｒ２＋Ｒ３）・Ｉｇとなった場合には第１の抵抗９５１、第２の抵抗８３４を介して放電される。

このように構成することで、制御信号がＨｉｇｈからＬｏｗに切り替わった場合でも、制御信号の変化に高速に追従することが可能である。また、第２の抵抗がＪ−ＦＥＴとダイオードの間に介在することにより、実施の形態１と同様にスイッチ回路の歪みが大きくなることもなく電力効率を向上させることが可能である。また、実施の形態３と同様に、抵抗値を設定することにより、実施の形態２に示したスイッチ回路よりも使われる素子数を削減し、小面積化が可能である。

変形例２
図１１は、実施の形態３及び４を用いた変形例２を示す回路図である。この変形例２は実施の形態３及び４で説明したスイッチ回路８０、９０を組み合わせたものであるため、実施の形態３および４と共通する要素については同一の符号を付しその詳細な説明を省略する。図１１に示すように回路を構成することで、制御信号がＬｏｗからＨｉｇｈ及びＨｉｇｈからＬｏｗに変わった際のどちらの変化に対しても、Ｊ−ＦＥＴの導通状態を制御信号の変化に高速に追従させることが可能である。

以上、本発明の実施の形態に基づいて詳細に説明したが、本発明は以上説明した実施の形態に限定されるものではなく、当業者において適宜変更が可能である。

本発明の実施の形態１のスイッチ回路１０を示す回路図である。 制御信号に対するゲート電位Ｖｇの変化の様子を示す図である。 本実施の形態のスイッチ回路に対して、入力端子１に入力されるＲＦ信号の電力を大きくしていった場合の高調波特性を示す図である。 本実施の形態のスイッチ回路に対して、入力端子１に入力されるＲＦ信号の電力を大きくしていった場合の高調波特性を示す図である。 実施の形態２におけるスイッチ回路２０の回路を示す回路図である。 制御信号に対するゲート電位Ｖｇの変化の様子を示す図である。 変形例１におけるスイッチ回路の回路を示す回路図である。 制御信号に対するゲート電位Ｖｇの変化の様子を示す図である。 実施の形態３におけるスイッチ回路８０の回路を示す回路図である。 実施の形態４におけるスイッチ回路９０の回路を示す回路図である。 変形例２におけるスイッチ回路の回路を示す回路図である。 ＭＯＳＦＥＴを用いたスイッチ回路を示す図である。

符号の説明

１、８１ 入出力端子（入力端子）
２、２ｎ、８２、８２ｎ 入出力端子（出力端子）
３、３ｎ、２３、２３ｎ、８３、８３ｎ スイッチ素子
３−１〜３−３、３ｎ−１〜３ｎ−３、８３−１〜８３−３、８３ｎ−１〜８３ｎ−３ 単位スイッチ素子
３１、２３１、８５１、９５１ 第１の抵抗
３２、３３、８５２、８５３、９５２、９５３ ダイオード
３４、２３４、８３４ 第２の抵抗
８５４、９５４ 第３の抵抗
３５、２３５、８３５ Ｊ−ＦＥＴ
３６、２３６、８３６ バイアス供給用抵抗
８５、９５ スイッチ素子制御部

Claims (10)

1. 入出力端子間に直列に接続されたトランジスタと、
   前記トランジスタの導通状態を制御する信号が入力される制御端子と、
   前記トランジスタの制御電極と前記制御端子間に接続された第１の抵抗と、
   前記制御端子と前記トランジスタの制御電極間に前記第１の抵抗と並列に接続された、ダイオードと第２の抵抗の直列回路を備えたことを特徴とするスイッチ回路。
2. 前記ダイオードが、直列に接続された複数のダイオードであることを特徴とする請求項１に記載のスイッチ回路。
3. 前記ダイオードはアノードが前記制御端子側に接続され、カソードが前記制御電極側に
   接続されていることを特徴とする請求項１あるいは２に記載のスイッチ回路。
4. 前記ダイオードはアノードが前記制御電極側に接続され、カソードが前記制御端子側に
   接続されていることを特徴とする請求項１あるいは２に記載のスイッチ回路。
5. 前記直列回路が複数並列に接続され、
   少なくとも１つの直列回路は、アノードが前記制御端子側に接続され、カソードが前記制御電極側に接続されたダイオードを備え、
   さらに少なくとも１つの直列回路は、アノードが前記制御電極側に接続され、カソードが前記制御端子側に接続されたダイオードを備えたことを特徴とする請求項１あるいは２に記載のスイッチ回路。
6. 前記入出力端子間に、前記トランジスタが複数直列に接続されたことを特徴とする請求
   項１乃至５のいずれか１項に記載のスイッチ回路。
7. 一端が前記トランジスタの制御電極に接続され、他端が前記第１の抵抗と前記直列回路に接続された第３の抵抗を備えることを特徴とする請求項１乃至６のいずれか１項に記載のスイッチ回路。
8. 複数の前記トランジスタの制御電極に接続された複数の前記第３の抵抗の他端が共通接続され、前記第１の抵抗と前記直列回路は複数の前記トランジスタに共通に設けられたことを特徴とする請求項７に記載のスイッチ回路。
9. 前記スイッチ回路は、前記トランジスタのソースとドレイン間を接続するバイアス供給
   用抵抗を有することを特徴とする請求項１乃至７のいずれか１項に記載のスイッチ回路。
10. 前記第２の抵抗は、前記ダイオードと前記トランジスタの制御電極との間に接続されることを特徴とする請求項１に記載のスイッチ回路。

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