JP2002009598A - 電圧制御形スイッチング素子駆動回路 - Google Patents
電圧制御形スイッチング素子駆動回路Info
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- JP2002009598A JP2002009598A JP2000186424A JP2000186424A JP2002009598A JP 2002009598 A JP2002009598 A JP 2002009598A JP 2000186424 A JP2000186424 A JP 2000186424A JP 2000186424 A JP2000186424 A JP 2000186424A JP 2002009598 A JP2002009598 A JP 2002009598A
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Abstract
(57)【要約】
【課題】 単位時間当たりのドレイン電流の変化率をそ
のままにして、電圧制御形スイッチング素子の安全性を
確保しつつ、スイッチング素子のターンオフ時間を短縮
するスイッチング素子駆動回路を提供する。 【解決手段】 スイッチング素子のゲートに、所定の抵
抗値を有する第１の抵抗と該第１の抵抗と並列に接続さ
れるゲート抵抗切換回路とからなるゲート抵抗を直列接
続する。上記ゲート抵抗切換回路は、スイッチング素子
のゲート〜ソース間のゲート電圧ＶGSが所定値以上であ
るときに、第１の抵抗とともに、ゲート〜ソース間に充
電された容量ＣGSの電圧を放電するように動作する。
のままにして、電圧制御形スイッチング素子の安全性を
確保しつつ、スイッチング素子のターンオフ時間を短縮
するスイッチング素子駆動回路を提供する。 【解決手段】 スイッチング素子のゲートに、所定の抵
抗値を有する第１の抵抗と該第１の抵抗と並列に接続さ
れるゲート抵抗切換回路とからなるゲート抵抗を直列接
続する。上記ゲート抵抗切換回路は、スイッチング素子
のゲート〜ソース間のゲート電圧ＶGSが所定値以上であ
るときに、第１の抵抗とともに、ゲート〜ソース間に充
電された容量ＣGSの電圧を放電するように動作する。
Description
【０００１】
【発明の属する技術分野】本発明は、電圧制御形スイッ
チング素子の駆動回路に関する。
チング素子の駆動回路に関する。
【０００２】
【従来の技術】近年、ＭＯＳ ＦＥＴ(電界効果トランジ
スタ)，ＩＧＢＴ(絶縁ゲートバイポーラトランジスタ)
等の電圧制御形スイッチング素子が、種々の分野におい
て幅広く用いられている。電圧制御形スイッチング素子
の駆動に際して、スイッチング素子のゲートに電圧が印
加される。スイッチング素子は、この電圧の印加に応じ
て、ドレイン〜ソース間に電流が生じることにより、所
定時間(所謂ターンオン時間)を経てオン状態になる。こ
の状態で、ゲート〜ソース間に所定容量の電荷が蓄積さ
れる。ゲートに対する電圧の印加を止めると、上記スイ
ッチング素子は、蓄積された電荷が放電されることによ
り、所定時間(所謂ターンオフ時間)を経てオフ状態にな
る。従来では、スイッチング素子のスイッチング周波数
を向上させ、スイッチング動作を高速化するために、タ
ーンオン時間又はターンオフ時間の短縮化が図られる。
スタ)，ＩＧＢＴ(絶縁ゲートバイポーラトランジスタ)
等の電圧制御形スイッチング素子が、種々の分野におい
て幅広く用いられている。電圧制御形スイッチング素子
の駆動に際して、スイッチング素子のゲートに電圧が印
加される。スイッチング素子は、この電圧の印加に応じ
て、ドレイン〜ソース間に電流が生じることにより、所
定時間(所謂ターンオン時間)を経てオン状態になる。こ
の状態で、ゲート〜ソース間に所定容量の電荷が蓄積さ
れる。ゲートに対する電圧の印加を止めると、上記スイ
ッチング素子は、蓄積された電荷が放電されることによ
り、所定時間(所謂ターンオフ時間)を経てオフ状態にな
る。従来では、スイッチング素子のスイッチング周波数
を向上させ、スイッチング動作を高速化するために、タ
ーンオン時間又はターンオフ時間の短縮化が図られる。
【０００３】図３に、従来知られた電圧制御形スイッチ
ング素子の駆動回路２０の一例を示す。この駆動回路２
０は、電圧ＶDを印加し得る電源２４及び出力段スイッ
チ２５からなる駆動電力供給回路２３(破線で示す)と、
駆動対象であるＭＯＳ ＦＥＴ２１のゲート(図中のＧ)
に直列接続されたゲート抵抗２６とから構成される。こ
の駆動回路２０では、駆動電力供給回路２３の出力段ス
イッチ２５が、上記ＭＯＳ ＦＥＴ２１に電力が供給さ
れる側(図中のＨ)に設定されると、電源２４の電圧ＶD
が、ゲート抵抗２６を介して、ＭＯＳ ＦＥＴ２１のゲ
ートに印加される。これにより、ＭＯＳ ＦＥＴ２１の
ターンオン動作が開始される。ターンオン動作の開始か
ら所定時間が経過すると、ＭＯＳ ＦＥＴ２１のゲート
〜ソース(図中のＳ)間には、電源２４の電圧ＶDに対応
するゲート容量ＣGSの電荷が充電される。
ング素子の駆動回路２０の一例を示す。この駆動回路２
０は、電圧ＶDを印加し得る電源２４及び出力段スイッ
チ２５からなる駆動電力供給回路２３(破線で示す)と、
駆動対象であるＭＯＳ ＦＥＴ２１のゲート(図中のＧ)
に直列接続されたゲート抵抗２６とから構成される。こ
の駆動回路２０では、駆動電力供給回路２３の出力段ス
イッチ２５が、上記ＭＯＳ ＦＥＴ２１に電力が供給さ
れる側(図中のＨ)に設定されると、電源２４の電圧ＶD
が、ゲート抵抗２６を介して、ＭＯＳ ＦＥＴ２１のゲ
ートに印加される。これにより、ＭＯＳ ＦＥＴ２１の
ターンオン動作が開始される。ターンオン動作の開始か
ら所定時間が経過すると、ＭＯＳ ＦＥＴ２１のゲート
〜ソース(図中のＳ)間には、電源２４の電圧ＶDに対応
するゲート容量ＣGSの電荷が充電される。
【０００４】ゲート容量ＣGSの電荷が充電された状態か
ら、駆動電力供給回路２３の出力段スイッチ２５が、電
源２４からＭＯＳ ＦＥＴ２１への電力供給を断つ側(図
中のＬ)に設定されると、ゲート容量ＣGSの電荷がゲー
ト抵抗２６を通じて放電され、ゲート電圧ＶGSが低下す
る。そして、ゲート容量ＣGSが０になった時点で、ＭＯ
Ｓ ＦＥＴ２１のターンオフが完了する。
ら、駆動電力供給回路２３の出力段スイッチ２５が、電
源２４からＭＯＳ ＦＥＴ２１への電力供給を断つ側(図
中のＬ)に設定されると、ゲート容量ＣGSの電荷がゲー
ト抵抗２６を通じて放電され、ゲート電圧ＶGSが低下す
る。そして、ゲート容量ＣGSが０になった時点で、ＭＯ
Ｓ ＦＥＴ２１のターンオフが完了する。
【０００５】図４は、上記駆動回路２０において、出力
段スイッチ２５の「Ｈ」→「Ｌ」の切換えに伴ない、Ｍ
ＯＳ ＦＥＴ２１がターンオフされる場合の動作波形を
示す図である。ＭＯＳ ＦＥＴ２１のターンオフ時間(遅
れ時間ｔd(ｏｆｆ)＋立下り時間ｔf)は、一般に、容量
ＣGS及びゲート抵抗２６の放電時定数により決定される
もので、ゲート抵抗２６が大きければ長くなり、他方、
ゲート抵抗２６が小さければ短くなる。
段スイッチ２５の「Ｈ」→「Ｌ」の切換えに伴ない、Ｍ
ＯＳ ＦＥＴ２１がターンオフされる場合の動作波形を
示す図である。ＭＯＳ ＦＥＴ２１のターンオフ時間(遅
れ時間ｔd(ｏｆｆ)＋立下り時間ｔf)は、一般に、容量
ＣGS及びゲート抵抗２６の放電時定数により決定される
もので、ゲート抵抗２６が大きければ長くなり、他方、
ゲート抵抗２６が小さければ短くなる。
【０００６】
【発明が解決しようとする課題】ところで、かかる駆動
回路２０の構成では、ＭＯＳ ＦＥＴ２１のスイッチン
グ周波数を向上させ、スイッチング時間を短縮するため
に、ゲート抵抗２６を小さくすると、ドレイン(図中の
Ｄ)を通過する電流(以下、ドレイン電流という)Ｉ Dがシ
ャープに切れ、単位時間当たりのドレイン電流ＩDの変
化率−ｄｉ／ｄｔが大きくなる。これにより、ＭＯＳ
ＦＥＴ２１のドレイン側に接続された配線インダクタン
ス２２の両端には、大きなサージ電圧が発生し、ＭＯＳ
ＦＥＴ２１のドレイン〜ソース間に定格電圧以上のサ
ージ電圧が印加されて、ＭＯＳ ＦＥＴ２１に支障を来
す惧れがある。
回路２０の構成では、ＭＯＳ ＦＥＴ２１のスイッチン
グ周波数を向上させ、スイッチング時間を短縮するため
に、ゲート抵抗２６を小さくすると、ドレイン(図中の
Ｄ)を通過する電流(以下、ドレイン電流という)Ｉ Dがシ
ャープに切れ、単位時間当たりのドレイン電流ＩDの変
化率−ｄｉ／ｄｔが大きくなる。これにより、ＭＯＳ
ＦＥＴ２１のドレイン側に接続された配線インダクタン
ス２２の両端には、大きなサージ電圧が発生し、ＭＯＳ
ＦＥＴ２１のドレイン〜ソース間に定格電圧以上のサ
ージ電圧が印加されて、ＭＯＳ ＦＥＴ２１に支障を来
す惧れがある。
【０００７】本発明は、上記技術的課題に鑑みてなされ
たもので、単位時間当たりのドレイン電流の変化率をそ
のままにして、電圧制御形スイッチング素子の安全性を
確保しつつ、スイッチング素子のターンオフ時間を短縮
するスイッチング素子駆動回路を提供することを目的と
する。
たもので、単位時間当たりのドレイン電流の変化率をそ
のままにして、電圧制御形スイッチング素子の安全性を
確保しつつ、スイッチング素子のターンオフ時間を短縮
するスイッチング素子駆動回路を提供することを目的と
する。
【０００８】
【課題を解決するための手段】本願の第１の発明は、所
定の電圧制御形スイッチング素子を駆動する回路におい
て、該スイッチング素子のゲートに接続され、所定の抵
抗値を有する第１の抵抗と該第１の抵抗に並列接続され
るゲート抵抗切換回路とから構成されるゲート抵抗を有
しており、上記ゲート抵抗切換回路は、上記スイッチン
グ素子をターンオフするに際して、該スイッチング素子
のゲート電圧が所定値以上であるときに、上記第１の抵
抗とともに、ゲート容量の電圧を放電するように動作す
ることを特徴としたものである。
定の電圧制御形スイッチング素子を駆動する回路におい
て、該スイッチング素子のゲートに接続され、所定の抵
抗値を有する第１の抵抗と該第１の抵抗に並列接続され
るゲート抵抗切換回路とから構成されるゲート抵抗を有
しており、上記ゲート抵抗切換回路は、上記スイッチン
グ素子をターンオフするに際して、該スイッチング素子
のゲート電圧が所定値以上であるときに、上記第１の抵
抗とともに、ゲート容量の電圧を放電するように動作す
ることを特徴としたものである。
【０００９】また、本願の第２の発明は、上記第１の発
明において、上記ゲート抵抗切換回路が、所定の抵抗値
を有する第２の抵抗と、そのアノードが上記スイッチン
グ素子のゲート側に指向するダイオードと、そのカソー
ドが上記スイッチング素子のゲート側に指向するツェナ
ーダイオードとが直列接続されてなることを特徴とした
ものである。
明において、上記ゲート抵抗切換回路が、所定の抵抗値
を有する第２の抵抗と、そのアノードが上記スイッチン
グ素子のゲート側に指向するダイオードと、そのカソー
ドが上記スイッチング素子のゲート側に指向するツェナ
ーダイオードとが直列接続されてなることを特徴とした
ものである。
【００１０】更に、本願の第３の発明は、上記第１の発
明において、上記ゲート抵抗切換回路が、所定の抵抗値
を有する第２の抵抗と、そのカソードが上記スイッチン
グ素子のゲート側に指向するツェナーダイオードとが直
列接続されてなることを特徴としたものである。
明において、上記ゲート抵抗切換回路が、所定の抵抗値
を有する第２の抵抗と、そのカソードが上記スイッチン
グ素子のゲート側に指向するツェナーダイオードとが直
列接続されてなることを特徴としたものである。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態につい
て、添付図面を参照しながら説明する。図１は、本発明
の実施の形態に係る電圧制御形スイッチング素子用駆動
回路の構成を示す図である。この実施の形態では、駆動
回路１０の駆動対象であるスイッチング素子としては、
ＭＯＳ ＦＥＴ１１が用いられる。スイッチング素子駆
動回路１０は、定電圧ＶDを印加し得る電源２及び出力
段スイッチ３からなる駆動電力供給回路１(破線で囲む)
と、ＭＯＳ ＦＥＴ１のゲート(図中のＧ)に全体として
直列に接続されたゲート抵抗４(一点鎖線で囲む)とから
構成されている。また、ＭＯＳ ＦＥＴ１１のドレイン
(図中のＤ)には、配線インダクタンス１２が直列に接続
されている。
て、添付図面を参照しながら説明する。図１は、本発明
の実施の形態に係る電圧制御形スイッチング素子用駆動
回路の構成を示す図である。この実施の形態では、駆動
回路１０の駆動対象であるスイッチング素子としては、
ＭＯＳ ＦＥＴ１１が用いられる。スイッチング素子駆
動回路１０は、定電圧ＶDを印加し得る電源２及び出力
段スイッチ３からなる駆動電力供給回路１(破線で囲む)
と、ＭＯＳ ＦＥＴ１のゲート(図中のＧ)に全体として
直列に接続されたゲート抵抗４(一点鎖線で囲む)とから
構成されている。また、ＭＯＳ ＦＥＴ１１のドレイン
(図中のＤ)には、配線インダクタンス１２が直列に接続
されている。
【００１２】ゲート回路４は、所定の抵抗値を有する第
１の抵抗５と、該第１の抵抗５に並列接続されるゲート
抵抗切換回路６とから構成されている。更に、ゲート抵
抗切換回路６は、ＭＯＳ ＦＥＴ１１側から順に、所定
の抵抗値を有する第２の抵抗７と、そのアノードがＭＯ
Ｓ ＦＥＴ１１のゲート側に指向する第１のダイオード
８と、そのカソードがＭＯＳ ＦＥＴ１１のゲート側に
指向する第２のダイオード９とが、直列接続されてな
る。この実施の形態では、第１のダイオード８として、
順方向電圧に応じて電流が通ずるダイオードが用いら
れ、また、第２のダイオード９として、所定の逆方向電
圧から急に電流が増加する特性を有するツェナーダイオ
ードが用いられる。更に、第２のダイオード９として
は、電源の定電圧ＶDより低いツェナー電圧ＶZを有する
ものが用いられる。なお、以下では、場合に応じて、第
１のダイオード８を「ダイオード８」とあらわし、第２
のダイオード９を「ツェナーダイオード９」とあらわ
す。
１の抵抗５と、該第１の抵抗５に並列接続されるゲート
抵抗切換回路６とから構成されている。更に、ゲート抵
抗切換回路６は、ＭＯＳ ＦＥＴ１１側から順に、所定
の抵抗値を有する第２の抵抗７と、そのアノードがＭＯ
Ｓ ＦＥＴ１１のゲート側に指向する第１のダイオード
８と、そのカソードがＭＯＳ ＦＥＴ１１のゲート側に
指向する第２のダイオード９とが、直列接続されてな
る。この実施の形態では、第１のダイオード８として、
順方向電圧に応じて電流が通ずるダイオードが用いら
れ、また、第２のダイオード９として、所定の逆方向電
圧から急に電流が増加する特性を有するツェナーダイオ
ードが用いられる。更に、第２のダイオード９として
は、電源の定電圧ＶDより低いツェナー電圧ＶZを有する
ものが用いられる。なお、以下では、場合に応じて、第
１のダイオード８を「ダイオード８」とあらわし、第２
のダイオード９を「ツェナーダイオード９」とあらわ
す。
【００１３】かかる構成を備えた駆動回路１０では、駆
動電力供給回路１０の出力段スイッチ３が、上記ＭＯＳ
ＦＥＴ１１に電力が供給される側(図中のＨ)に設定さ
れると、まず、電源２の電圧ＶDが、ゲート抵抗６を介
して、ＭＯＳ ＦＥＴ１１のゲートに印加される。これ
により、ＭＯＳ ＦＥＴ１１のターンオン動作が開始さ
れる。ターンオン動作の開始から所定時間が経過する
と、ＭＯＳ ＦＥＴ１１のゲート〜ソース(図中のＳ)間
には、電源２の電圧ＶDに対応する容量ＣGS(以下、ゲー
ト容量という)の電荷が充電される。
動電力供給回路１０の出力段スイッチ３が、上記ＭＯＳ
ＦＥＴ１１に電力が供給される側(図中のＨ)に設定さ
れると、まず、電源２の電圧ＶDが、ゲート抵抗６を介
して、ＭＯＳ ＦＥＴ１１のゲートに印加される。これ
により、ＭＯＳ ＦＥＴ１１のターンオン動作が開始さ
れる。ターンオン動作の開始から所定時間が経過する
と、ＭＯＳ ＦＥＴ１１のゲート〜ソース(図中のＳ)間
には、電源２の電圧ＶDに対応する容量ＣGS(以下、ゲー
ト容量という)の電荷が充電される。
【００１４】続いて、ターンオン動作が完了された状態
より、ゲート駆動回路１の出力段スイッチ３が、電源２
からＭＯＳ ＦＥＴ１１への電力供給を断つ側(図中の
Ｌ)へ切り換えられると、ＭＯＳ ＦＥＴ１１のゲート〜
ソース間の容量ＣGSが電圧ＶDで充電されていたため、
ターンオフ遅れ時間ｔd(ｏｆｆ)の間、ゲート〜ソース
間の電圧ＶGS(以下、ゲート電圧という)は電圧ＶDと同
レベルに維持される。このとき、ツェナーダイオード９
のツェナー電圧ＶZが、電圧ＶDより低くなるため、ゲー
ト電圧ＶGSが所定値以上であれば、厳密には、ツェナー
ダイオード９に印加される電圧がツェナー電圧Ｖｚ以上
であれば、ゲート容量ＣGSの電圧が、ゲート抵抗４にお
いて、第１の抵抗５のループ(ｉ1ループ)と、第２の抵
抗７，ダイオード８，ツェナーダイオード９から構成さ
れるゲートゲート抵抗切換回路６のループ(ｉ2ループ)
との並列抵抗で急速に放電される。これにより、ターン
オフ遅れ時間ｔd(ｏｆｆ)は短縮される。
より、ゲート駆動回路１の出力段スイッチ３が、電源２
からＭＯＳ ＦＥＴ１１への電力供給を断つ側(図中の
Ｌ)へ切り換えられると、ＭＯＳ ＦＥＴ１１のゲート〜
ソース間の容量ＣGSが電圧ＶDで充電されていたため、
ターンオフ遅れ時間ｔd(ｏｆｆ)の間、ゲート〜ソース
間の電圧ＶGS(以下、ゲート電圧という)は電圧ＶDと同
レベルに維持される。このとき、ツェナーダイオード９
のツェナー電圧ＶZが、電圧ＶDより低くなるため、ゲー
ト電圧ＶGSが所定値以上であれば、厳密には、ツェナー
ダイオード９に印加される電圧がツェナー電圧Ｖｚ以上
であれば、ゲート容量ＣGSの電圧が、ゲート抵抗４にお
いて、第１の抵抗５のループ(ｉ1ループ)と、第２の抵
抗７，ダイオード８，ツェナーダイオード９から構成さ
れるゲートゲート抵抗切換回路６のループ(ｉ2ループ)
との並列抵抗で急速に放電される。これにより、ターン
オフ遅れ時間ｔd(ｏｆｆ)は短縮される。
【００１５】その後、ゲート電圧ＶGSが所定値未満にな
れば、ツェナーダイオード９により、上記ｉ2ループの
放電が阻止され、ゲート容量ＣGSの電圧は第１の抵抗５
のみのｉ1ループを介して放電されるようになり、ゲー
ト抵抗４は全体として大きくなる。これによって、単位
時間当たりのゲート電圧の変化率は小さくなり、ドレイ
ン電流ＩDの変化率−ｄｉ／ｄｔは抑制される。
れば、ツェナーダイオード９により、上記ｉ2ループの
放電が阻止され、ゲート容量ＣGSの電圧は第１の抵抗５
のみのｉ1ループを介して放電されるようになり、ゲー
ト抵抗４は全体として大きくなる。これによって、単位
時間当たりのゲート電圧の変化率は小さくなり、ドレイ
ン電流ＩDの変化率−ｄｉ／ｄｔは抑制される。
【００１６】図２は、ＭＯＳ ＦＥＴ１１のゲート電圧
ＶGSとゲート抵抗４の大きさＲGの関係を説明する図で
ある。この図から分かるように、ゲート電圧ＶGSが、電
源２の電圧ＶDと同レベルにある場合には、第１の抵抗
５とともに、ゲート抵抗切換回路６がゲート容量ＣGSの
電圧を放電するように動作するため、ゲート抵抗４の大
きさＲGは全体として小さくなる。そして、ゲート電圧
ＶGSがツェナー電圧ＶZ未満である場合には、第１の抵
抗５のみがゲート容量ＣGSの電圧を放電するように動作
するため、ゲート抵抗４の大きさＲGは全体として大き
くなる。
ＶGSとゲート抵抗４の大きさＲGの関係を説明する図で
ある。この図から分かるように、ゲート電圧ＶGSが、電
源２の電圧ＶDと同レベルにある場合には、第１の抵抗
５とともに、ゲート抵抗切換回路６がゲート容量ＣGSの
電圧を放電するように動作するため、ゲート抵抗４の大
きさＲGは全体として小さくなる。そして、ゲート電圧
ＶGSがツェナー電圧ＶZ未満である場合には、第１の抵
抗５のみがゲート容量ＣGSの電圧を放電するように動作
するため、ゲート抵抗４の大きさＲGは全体として大き
くなる。
【００１７】このように、駆動回路１０では、ゲート抵
抗４の大きさが、ＭＯＳ ＦＥＴ１１のゲート電圧ＶGS
が所定値以上である場合に小さくなるように、また、ゲ
ート電圧ＶGSが所定値未満である場合には大きくなるよ
うに切換え可能である。これにより、ターンオフ遅れ時
間ｔｄ(ｏｆｆ)が短縮される。これにより、ターンオフ
時間を短縮することができ、スイッチング素子のスイッ
チング周波数を向上させ、スイッチング動作を高速化す
ることができる。更に、駆動回路１０では、ターンオフ
時のドレイン電流ＩDの−ｄｉ／ｄｔが緩やかなまま
で、配線インダクタンス２の両端における大きなサージ
電圧の発生が抑制される。すなわち、駆動回路１０によ
れば、ＭＯＳ ＦＥＴ１１の安全性を確保しつつ、その
ターンオフ時間を短縮することが可能である。
抗４の大きさが、ＭＯＳ ＦＥＴ１１のゲート電圧ＶGS
が所定値以上である場合に小さくなるように、また、ゲ
ート電圧ＶGSが所定値未満である場合には大きくなるよ
うに切換え可能である。これにより、ターンオフ遅れ時
間ｔｄ(ｏｆｆ)が短縮される。これにより、ターンオフ
時間を短縮することができ、スイッチング素子のスイッ
チング周波数を向上させ、スイッチング動作を高速化す
ることができる。更に、駆動回路１０では、ターンオフ
時のドレイン電流ＩDの−ｄｉ／ｄｔが緩やかなまま
で、配線インダクタンス２の両端における大きなサージ
電圧の発生が抑制される。すなわち、駆動回路１０によ
れば、ＭＯＳ ＦＥＴ１１の安全性を確保しつつ、その
ターンオフ時間を短縮することが可能である。
【００１８】なお、本発明は、例示された実施の形態に
限定されるものでなく、本発明の要旨を逸脱しない範囲
において、種々の改良及び設計上の変更が可能であるこ
とは言うまでもない。例えば、前述した実施の形態で
は、電圧制御形スイッチング素子としてＭＯＳＦＥＴを
用いた場合を示したが、例えばＩＧＢＴ，ＩＥＧＴ(Inj
ection Enhanced Insulated Gate Bipolar Transistor)
などの他の電圧制御形スイッチング素子を用いる場合に
も、上記と同様の効果が得られる。また、前述した実施
の形態では、ゲート抵抗切換回路６に含まれる第１のダ
イオード８として、順方向電圧に応じて電流が通ずるダ
イオードが用いられたが、これに限定されることなく、
ツェナーダイオードを用いる場合にも、上記と同様の効
果が得られる。更に、ターンオン時間の大幅な短縮を求
めなければ、ゲート抵抗切換回路６に第１のダイオード
８を用いなくても、ターンオフ時において、上記と同様
にサーボ電圧を抑制する効果が得られる。
限定されるものでなく、本発明の要旨を逸脱しない範囲
において、種々の改良及び設計上の変更が可能であるこ
とは言うまでもない。例えば、前述した実施の形態で
は、電圧制御形スイッチング素子としてＭＯＳＦＥＴを
用いた場合を示したが、例えばＩＧＢＴ，ＩＥＧＴ(Inj
ection Enhanced Insulated Gate Bipolar Transistor)
などの他の電圧制御形スイッチング素子を用いる場合に
も、上記と同様の効果が得られる。また、前述した実施
の形態では、ゲート抵抗切換回路６に含まれる第１のダ
イオード８として、順方向電圧に応じて電流が通ずるダ
イオードが用いられたが、これに限定されることなく、
ツェナーダイオードを用いる場合にも、上記と同様の効
果が得られる。更に、ターンオン時間の大幅な短縮を求
めなければ、ゲート抵抗切換回路６に第１のダイオード
８を用いなくても、ターンオフ時において、上記と同様
にサーボ電圧を抑制する効果が得られる。
【００１９】
【発明の効果】本願の請求項１の発明によれば、所定の
抵抗値を有する第１の抵抗と該第１の抵抗に並列接続さ
れるゲート抵抗切換回路とから構成されるゲート抵抗が
設けられ、スイッチング素子をターンオフするに際し
て、該スイッチング素子のゲート電圧が所定値以上であ
るときに、上記ゲート抵抗切換回路が、上記第１の抵抗
とともに、ゲート容量の電圧を放電するように動作する
ため、ターンオフ遅れ時間を短縮し、ターンオフ時間の
短縮化を図ることができる。その結果、スイッチング素
子のスイッチング周波数を向上させ、スイッチング動作
を高速化することができる。
抵抗値を有する第１の抵抗と該第１の抵抗に並列接続さ
れるゲート抵抗切換回路とから構成されるゲート抵抗が
設けられ、スイッチング素子をターンオフするに際し
て、該スイッチング素子のゲート電圧が所定値以上であ
るときに、上記ゲート抵抗切換回路が、上記第１の抵抗
とともに、ゲート容量の電圧を放電するように動作する
ため、ターンオフ遅れ時間を短縮し、ターンオフ時間の
短縮化を図ることができる。その結果、スイッチング素
子のスイッチング周波数を向上させ、スイッチング動作
を高速化することができる。
【００２０】また、本願の請求項２の発明によれば、上
記ゲート抵抗切換回路が、所定の抵抗値を有する第２の
抵抗と、そのアノードが上記スイッチング素子のゲート
側に指向するダイオードと、そのカソードが上記スイッ
チング素子のゲート側に指向するツェナーダイオードと
が直列接続されてなるため、ターンオフ時の単位時間当
たりのドレイン電流の変化率を緩やかなままにして、ス
イッチング素子のドレインに接続された配線インダクタ
ンスの両端におけるサージ電圧の発生を抑制し、スイッ
チング素子の安全性を確保することができる。
記ゲート抵抗切換回路が、所定の抵抗値を有する第２の
抵抗と、そのアノードが上記スイッチング素子のゲート
側に指向するダイオードと、そのカソードが上記スイッ
チング素子のゲート側に指向するツェナーダイオードと
が直列接続されてなるため、ターンオフ時の単位時間当
たりのドレイン電流の変化率を緩やかなままにして、ス
イッチング素子のドレインに接続された配線インダクタ
ンスの両端におけるサージ電圧の発生を抑制し、スイッ
チング素子の安全性を確保することができる。
【００２１】更に、本願の請求項３の発明によれば、上
記ゲート抵抗切換回路が、所定の抵抗値を有する第２の
抵抗と、そのカソードが上記スイッチング素子のゲート
側に指向するツェナーダイオードとが直列接続されてな
るため、ターンオフ時の単位時間当たりのドレイン電流
の変化率を緩やかなままにして、スイッチング素子のド
レインに接続された配線インダクタンスの両端における
サージ電圧の発生を抑制し、スイッチング素子の安全性
を確保することができる。
記ゲート抵抗切換回路が、所定の抵抗値を有する第２の
抵抗と、そのカソードが上記スイッチング素子のゲート
側に指向するツェナーダイオードとが直列接続されてな
るため、ターンオフ時の単位時間当たりのドレイン電流
の変化率を緩やかなままにして、スイッチング素子のド
レインに接続された配線インダクタンスの両端における
サージ電圧の発生を抑制し、スイッチング素子の安全性
を確保することができる。
【図１】 本発明の実施の形態に係るスイッチング素子
駆動回路の構成を示す図である。
駆動回路の構成を示す図である。
【図２】 上記スイッチング素子駆動回路のゲート抵抗
切換え動作の説明図である。
切換え動作の説明図である。
【図３】 従来のスイッチング素子駆動回路の構成を示
す図である。
す図である。
【図４】 図３のスイッチング素子駆動回路においてＭ
ＯＳＦＥＴがターンオフする時の動作波形を示す図であ
る。
ＯＳＦＥＴがターンオフする時の動作波形を示す図であ
る。
１ 電力供給電源，２ 電源，３ 出力段スイッチ，４
ゲート抵抗，５第１の抵抗，６ ゲート抵抗切換回
路，７ 第２の抵抗，８ ダイオード，９ツェナーダイ
オード，１０ スイッチング素子駆動回路，１１ ＭＯ
Ｓ ＦＥＴ，１２ 配線インダクタンス，ＣGS ゲート
容量，ＶGS ゲート電圧
ゲート抵抗，５第１の抵抗，６ ゲート抵抗切換回
路，７ 第２の抵抗，８ ダイオード，９ツェナーダイ
オード，１０ スイッチング素子駆動回路，１１ ＭＯ
Ｓ ＦＥＴ，１２ 配線インダクタンス，ＣGS ゲート
容量，ＶGS ゲート電圧
Claims (3)
- 【請求項１】 所定の電圧制御形スイッチング素子を駆
動する回路において、 上記スイッチング素子のゲートに接続され、所定の抵抗
値を有する第１の抵抗と該第１の抵抗に並列接続される
ゲート抵抗切換回路とから構成されるゲート抵抗を有し
ており、 上記ゲート抵抗切換回路は、上記スイッチング素子のタ
ーンオフに際して、該スイッチング素子のゲート電圧が
所定値以上であるときに、上記第１の抵抗とともに、ゲ
ート容量の電圧を放電するように動作することを特徴と
する電圧制御形スイッチング素子駆動回路。 - 【請求項２】 上記ゲート抵抗切換回路が、所定の抵抗
値を有する第２の抵抗と、そのアノードが上記スイッチ
ング素子のゲート側に指向するダイオードと、そのカソ
ードが上記スイッチング素子のゲート側に指向するツェ
ナーダイオードとが直列接続されてなることを特徴とす
る請求項１記載の電圧制御形スイッチング素子駆動回
路。 - 【請求項３】 上記ゲート抵抗切換回路が、所定の抵抗
値を有する第２の抵抗と、そのカソードが上記スイッチ
ング素子のゲート側に指向するツェナーダイオードとが
直列接続されてなることを特徴とする請求項１記載の電
圧制御形スイッチング素子駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000186424A JP2002009598A (ja) | 2000-06-21 | 2000-06-21 | 電圧制御形スイッチング素子駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000186424A JP2002009598A (ja) | 2000-06-21 | 2000-06-21 | 電圧制御形スイッチング素子駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002009598A true JP2002009598A (ja) | 2002-01-11 |
| JP2002009598A5 JP2002009598A5 (ja) | 2005-11-04 |
Family
ID=18686588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000186424A Pending JP2002009598A (ja) | 2000-06-21 | 2000-06-21 | 電圧制御形スイッチング素子駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002009598A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2015107039A (ja) * | 2013-12-02 | 2015-06-08 | 日立マクセル株式会社 | 充放電スイッチ回路を有する電池パック |
| WO2017006539A1 (ja) * | 2015-07-03 | 2017-01-12 | パナソニックＩｐマネジメント株式会社 | 調光装置 |
| TWI631875B (zh) * | 2016-09-20 | 2018-08-01 | 日商松下知識產權經營股份有限公司 | 調光裝置之保護電路及調光裝置 |
-
2000
- 2000-06-21 JP JP2000186424A patent/JP2002009598A/ja active Pending
Cited By (11)
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