JP5366911B2 - 高周波用スイッチ回路 - Google Patents

Description

本発明は、高周波用スイッチ回路に関し、特に、携帯電話機等の小型、軽量、低消費電力の移動体通信機に設けられる高周波用スイッチ回路に関する。

携帯電話機等の移動体通信機には、アンテナの送信および受信の切り替え等、高周波信号の伝達経路を切り替えるために、高周波用スイッチ回路が用いられる。このような高周波用スイッチ回路においては、携帯電話機等における小型、軽量、低消費電力の要求から小型かつ低消費電力のスイッチ回路が要求されている。特に、最近は１ｍｍオーダの集積回路にこのような高周波用スイッチ回路を実装することが要請されている。このように小さい集積回路に高周波用スイッチ回路を実装するためには、端子数が少ない方が好ましいため、別途電源端子を設けることなく動作するような高周波用スイッチ回路が開発されている。例えば、複数の信号端子間の切り替えを制御する高周波用スイッチ回路の制御端子に印加される制御電圧を電源としてスイッチ回路自体を動作させる構成が知られている（例えば特許文献１，２参照）。

図７は従来の高周波用スイッチ回路の概略構成を示す回路図である。図７に示すスイッチ回路は、特許文献１によって開示されるスイッチ回路であり、共通信号端子Ｔ３と第１信号端子Ｔ１との接続を制御する第１制御端子ＣＴ１の第１制御電圧および／または共通信号端子Ｔ３と第２信号端子Ｔ２との接続を制御する第２制御端子ＣＴ２の第２制御電圧を用いて第１信号端子Ｔ１および第２信号端子Ｔ２のうち共通信号端子Ｔ３と接続される信号端子Ｔ１，Ｔ２を切り替える単極双投（SPDT: single pole dual throw）スイッチ回路として構成されている。より具体的には、図７に示すスイッチ回路は、第１および第２信号端子Ｔ１，Ｔ２間に直列に接続された第１および第２電界効果トランジスタ（ＦＥＴ）１０１，１０２のそれぞれのゲートが、それぞれ第１および第２抵抗素子１０３，１０４を介して第１および第２制御端子ＣＴ１，ＣＴ２に接続され、第１および第２制御端子ＣＴ１，ＣＴ２間にアノードを共通接続として第１および第２ダイオード１０５，１０６が直列に接続され、第１および第２ダイオード１０５，１０６のアノードの共通接続点と第１および第２ＦＥＴ１０１，１０２の共通接続点とが第３抵抗１０７を介して接続されている。

図７に示すようなスイッチ回路においては、第１および第２ＦＥＴ１０１，１０２として、高周波特性および低消費電力に優れているＧａＡｓを用いたＭＥＳＦＥＴ（Metal-Semiconductor Field Effect Transistor）が採用されている。ＭＥＳＦＥＴは、ゲート端子としてショットキー接合性の金属を用い、当該金属と半導体とでＦＥＴが形成されているため、ゲート−ソース間にダイオード特性を有している。これにより、例えば第１制御端子ＣＴ１に第１ＦＥＴ１０１の閾値を超える正電圧（例えば３Ｖ）の第１制御電圧を印加し、第２制御端子ＣＴ２に０Ｖの第２制御電圧を印加すると、第１ＦＥＴ１０１がオンし、第２ＦＥＴ１０２がオフして、第１制御電圧による電流が第１ＦＥＴ１０１のゲート端子およびソース端子、第３抵抗１０７および第２ダイオード１０６を経て第２制御端子ＣＴ２に電流が流れることによる電圧降下が生じる。第２制御端子ＣＴ２に正電圧の第２制御電圧を印加し、第１制御端子ＣＴ１に０Ｖの第１制御電圧を印加した場合も同様であり、第１および第２制御端子ＣＴ１，ＣＴ２に印加する電圧を切り替えることにより、共通信号端子Ｔ３と接続する信号端子Ｔ１，Ｔ２を切り替えることができる。

特許第３５３９１０６号公報 特開２００７−１８４９８１号公報

ところで、近年、高周波用スイッチ回路に用いられるＦＥＴとして採用されることが期待されているものとして、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）がある。抵抗値が低いシリコン基板上に形成される従来のＭＯＳＦＥＴでは高周波用スイッチ回路には適さなかったが、ＳＯＳ（silicon on sapphire）やＳＯＩ（silicon on insulator）に代表されるような、絶縁性に優れる基板材料と微細化に優れるシリコンプロセスとを組み合せた技術によりＧａＡｓを用いたＦＥＴと同等以上の高周波特性を実現することが可能になってきたため、高周波用スイッチ回路に用いることが検討されてきている。

しかしながら、図７に示すような従来の回路構成においては、第１および第２制御端子ＣＴ１，ＣＴ２のうちの何れか一方の制御電圧により第１および第２ＦＥＴ１０１，１０２の何れか一方においてゲート−ソース間に電流を流して電圧降下を起こさせているのに対し、ＭＯＳＦＥＴは、ゲート−ソース間が絶縁されており、ダイオード特性を有しないため、図７に示すような従来の回路構成において、ＦＥＴをＭＯＳＦＥＴに単に置き換えただけでは、スイッチ動作しない。すなわち、図７に示すような従来の回路構成においては、各制御端子ＣＴ１，ＣＴ２から見て対応するダイオード１０５，１０６の向きが逆方向となるため、制御端子ＣＴ１，ＣＴ２に印加される制御電圧による電流が流れず、制御電圧以外の電源を用いずに、各ＦＥＴ１０１，１０２のソース端子の電圧を定めることができない。

そこで、本発明は上記の課題を解決するためになされたものであり、制御電圧以外の電源を用いることなく低消費電力かつ低コストで高性能に切り替え動作を行うことができる高周波用スイッチ回路を提供することを目的とする。

上記課題を解決するために、本発明の一の態様（aspect）における高周波用スイッチ回路は、共通信号端子と第１信号端子との接続を制御する第１制御端子に印加される第１制御電圧および／または前記共通信号端子と第２信号端子との接続を制御する第２制御端子に印加される第２制御電圧を用いて前記第１信号端子および前記第２信号端子のうち前記共通信号端子と接続される信号端子を切り替える高周波用スイッチ回路であって、主端子の一方が前記共通信号端子に接続され、前記主端子の他方が前記第１信号端子に接続され、ゲート端子が前記第１制御端子に接続された第１ＭＯＳＦＥＴ回路と、前記第１ＭＯＳＦＥＴ回路のゲート端子と前記第１制御端子との間に一端が接続され、他端がグランドに接続されることにより、前記第１制御端子からグランドへ向かう方向が順方向となるような少なくとも１つの整流素子を含む第１整流回路と、を有する第１信号部と、主端子の一方が前記共通信号端子に接続され、前記主端子の他方が前記第２信号端子に接続され、ゲート端子が前記第２制御端子に接続された第２ＭＯＳＦＥＴ回路と、前記第２ＭＯＳＦＥＴ回路のゲート端子と前記第２制御端子との間に一端が接続され、他端がグランドに接続されることにより、前記第２制御端子からグランドへ向かう方向が順方向となるような少なくとも１つの整流素子を含む第２整流回路と、を有する第２信号部と、前記第１整流回路の整流素子の少なくとも１つの順方向電流入力端子側と前記第１ＭＯＳＦＥＴ回路の何れかの主端子側とが接続され、かつ、前記第２整流回路の整流素子の少なくとも１つの順方向電流入力端子側と前記第２ＭＯＳＦＥＴ回路の何れかの主端子側とが接続された接続部と、を備えたものである。

上記構成によれば、第１および第２制御端子とグランドとの間に第１および第２整流回路が第１および第２制御端子からグランドへ向かう方向が順方向となるように設けられているため、第１または第２制御端子に第１または第２制御電圧が印加されることにより、第１または第２整流回路により第１または第２制御電圧を適切な電圧に降圧した上で第１または第２制御端子から第１または第２整流回路を経て第１または第２ＭＯＳＦＥＴ回路の主端子の一方へ繋がる経路に電流が流れる。これにより、第１または第２ＭＯＳＦＥＴ回路のゲート−ソース間に電圧降下が生じるため、スイッチ動作を適正に行うことができる。しかも、第１整流回路および第２整流回路で降下される電圧は、整流素子の閾値電圧に応じた電圧となるため、第１制御電圧および第２制御電圧の電圧値が変動しても第１および第２ＭＯＳＦＥＴ回路の主端子に印加される電圧値を一定にすることができ、スイッチ回路をより安定動作させることができる。さらに、第１および第２信号端子と共通信号端子とのオンまたはオフを切り替える素子としてＭＯＳＦＥＴを用いることにより、低消費電力かつ高性能なスイッチ回路を低コストで製造することができる。従って、制御電圧以外の電源を用いることなく低消費電力かつ低コストで高性能に切り替え動作を行うことができる。

前記接続部は、前記第１整流回路の整流素子の少なくとも１つの順方向電流入力端子側と前記第２整流回路の整流素子の少なくとも１つの順方向電流入力端子側とが接続される共通接続部と、前記共通接続部と前記共通信号端子との間に設けられた共通抵抗回路と、を備えてもよい。これにより、第１および第２制御端子と第１および第２ＭＯＳＦＥＴ回路の主端子の一方とを接続する配線が共通の配線を用いて構成することができるため、配線長を短くして回路を小型化することができる。

さらに、前記共通抵抗回路は、前記接続部における電圧を分圧する分圧抵抗素子を有していてもよい。これにより、第１および第２制御電圧ならびに／または第１および第２整流回路から出力される電圧の値に拘わらず、第１および第２ＭＯＳＦＥＴ回路の主端子の一方（すなわち、共通信号端子）に印加される電圧を最適に調整することができる。

前記第１整流回路および前記第２整流回路は、それぞれ、直列接続される少なくとも２つの整流素子を含み、前記接続部は、前記第１整流回路の互いに直列接続される２つの整流素子の間と前記第１ＭＯＳＦＥＴ回路の何れかの主端子側とを接続し、かつ、前記第２整流回路の互いに直列接続される２つの整流素子の間と前記第２ＭＯＳＦＥＴ回路の何れかの主端子側とを接続するように構成されていてもよい。これにより、第１および第２制御端子と第１および第２ＭＯＳＦＥＴ回路の何れかの主端子側との間の経路に少なくとも１つの整流素子を設けることができるため、第１および第２制御端子への逆流電流を防止することができ、消費電力をより低減させることができる。

前記接続部は、前記第１整流回路の整流素子の少なくとも１つの順方向電流入力端子側と前記第１ＭＯＳＦＥＴ回路の前記第１信号端子側の主端子とを接続し、かつ、前記第２整流回路の整流素子の少なくとも１つの順方向電流入力端子側と前記第２ＭＯＳＦＥＴ回路の前記第２信号端子側の主端子とを接続するよう構成されていてもよい。これによっても、第１または第２制御端子から第１または第２ＭＯＳＦＥＴ回路の主端子の一方へ第１または第２制御電圧による電圧に基づいて電流を流すことができるため、適正なスイッチ動作を行うことができる。

前記第１ＭＯＳＦＥＴ回路および前記第２ＭＯＳＦＥＴ回路は、それぞれ、ＭＯＳＦＥＴ素子と、当該ＭＯＳＦＥＴ素子の主端子間に設けられ、当該ＭＯＳＦＥＴ素子に電流が流れないときに主端子間の電圧を一定にするための抵抗素子とを有していてもよい。これにより、ＭＯＳＦＥＴ素子がオフしている場合であっても、各ＭＯＳＦＥＴ素子の主端子間の電圧を一定に保持することができる。

前記第２信号部と同じ構成を有し、前記共通信号端子と少なくとも１つのさらなる信号端子との接続を切り替える少なくとも１つのさらなる信号部を備えていてもよい。これにより、共通信号端子との接続を切り替える信号端子を３つ以上に構成した場合（例えばＳＰ３Ｔ，ＳＰ４Ｔ等）においても、制御電圧以外の電源を用いることなく低消費電力かつ低コストで高性能に切り替え動作を行うことができる。

また、本発明の他の態様（aspect）における高周波用スイッチ回路は、共通信号端子と第１信号端子との接続を制御する第１制御端子に印加される第１制御電圧および／または前記共通信号端子と第２信号端子との接続を制御する第２制御端子に印加される第２制御電圧を用いて前記第１信号端子および前記第２信号端子のうち前記共通信号端子と接続される信号端子を切り替える高周波用スイッチ回路であって、主端子の一方が前記共通信号端子に接続され、前記主端子の他方が前記第１信号端子に接続され、ゲート端子が前記第１制御端子に接続された第１ＭＯＳＦＥＴ回路と、主端子の一方が前記共通信号端子に接続され、前記主端子の他方が前記第２信号端子に接続され、ゲート端子が前記第２制御端子に接続された第２ＭＯＳＦＥＴ回路と、前記第１ＭＯＳＦＥＴ回路のゲート端子と前記第１制御端子との間に一端が接続される第１抵抗回路と、前記第２ＭＯＳＦＥＴ回路のゲート端子と前記第２制御端子との間に一端が接続される第２抵抗回路と、前記第１抵抗回路の他端と前記第２抵抗回路の他端とが接続された共通接続部と、前記共通接続部と前記共通信号端子との間に設けられた共通抵抗回路と、を備えている。

上記構成によれば、第１および第２制御端子とグランドとの間に第１および第２抵抗回路が設けられているため、第１または第２制御端子に第１または第２制御電圧が印加されることにより、第１または第２抵抗回路により第１または第２制御電圧を適切な電圧に降圧した上で第１または第２制御端子から第１または第２抵抗回路を経て第１または第２ＭＯＳＦＥＴ回路の主端子の一方へ繋がる経路に電流が流れる。これにより、第１または第２ＭＯＳＦＥＴ回路のゲート−ソース間に電圧降下が生じるため、スイッチ動作を適正に行うことができる。さらに、第１および第２信号端子と共通信号端子とのオンまたはオフを切り替える素子としてＭＯＳＦＥＴを用いることにより、低消費電力かつ高性能なスイッチ回路を低コストで製造することができる。従って、制御電圧以外の電源を用いることなく低消費電力かつ低コストで高性能に切り替え動作を行うことができる。

本発明は以上に説明したように構成され、制御電圧以外の電源を用いることなく低消費電力かつ低コストで高性能に切り替え動作を行うことができるという効果を奏する。

図１は本発明の第１実施形態に係る高周波用スイッチ回路の概略構成を示す回路図である。 図２は図１に示すスイッチ回路のより詳しい構成を示す回路図である。 図３は図２に示すスイッチ回路の印加電圧に対する特性を示すグラフである。 図４は本発明の第２実施形態に係る高周波用スイッチ回路の概略構成を示す回路図である。 図５は本発明の第３実施形態に係る高周波用スイッチ回路の概略構成を示す回路図である。 図６は本発明の第４実施形態に係る高周波用スイッチ回路の概略構成を示す回路図である。 図７は従来の高周波用スイッチ回路の概略構成を示す回路図である。

以下に、本発明に係る高周波用スイッチ回路の実施の形態について、図面を参照しながら説明する。なお、以下では全ての図を通じて同一または相当する要素には同一の参照符号を付して、その重複する説明を省略する。

＜第１実施形態＞
まず、本発明の第１実施形態における高周波用スイッチ回路について説明する。図１は本発明の第１実施形態に係る高周波用スイッチ回路の概略構成を示す回路図である。図1に示すように、本実施形態におけるスイッチ回路１Ａは、共通信号端子Ｔ３と第１信号端子Ｔ１との接続を制御する第１制御端子ＣＴ１の第１制御電圧ＶＣ１および／または共通信号端子Ｔ３と第２信号端子Ｔ２との接続を制御する第２制御端子ＣＴ２の第２制御電圧ＶＣ２を用いて第１信号端子Ｔ１および第２信号端子Ｔ２のうち共通信号端子Ｔ３と接続される信号端子Ｔ１，Ｔ２を切り替える高周波用スイッチ回路として構成されている。スイッチ回路１Ａは、共通信号端子Ｔ３と第１信号端子Ｔ１との接続または非接続の切り替えを行う第１信号部Ｓ１と、共通信号端子Ｔ３と第２信号端子Ｔ２との接続または非接続の切り替えを行う第２信号部Ｓ２とを備えている。

第１信号部Ｓ１には、第１ＭＯＳＦＥＴ回路１１が設けられており、主端子の一方（本実施形態においてはソース端子）が共通信号端子Ｔ３に接続され、主端子の他方が第１信号端子Ｔ１に接続されている。第１信号端子Ｔ１と第１ＭＯＳＦＥＴ回路１１のドレイン端子との間には、信号の直流成分を遮断する第１容量素子Ｃ１が設けられ、共通信号端子Ｔ３と第１ＭＯＳＦＥＴ回路１１のソース端子との間には、信号の直流成分を遮断する共通容量素子Ｃ３が設けられている。第１制御端子ＣＴ１は、第１ＭＯＳＦＥＴ回路１１のゲート端子に設けられている。

さらに、第１信号部Ｓ１には、第１ＭＯＳＦＥＴ回路１１のゲート端子と第１制御端子ＣＴ１との間に一端が接続され、他端がグランドＧＮＤに接続された第１整流回路１２が設けられている。第１整流回路１２は、少なくとも１つの整流素子（後述）を有し、第１制御端子ＣＴ１からグランドＧＮＤへ向かう方向が順方向となるように構成されている。

同様に、第２信号部Ｓ２には、第２ＭＯＳＦＥＴ回路２１が設けられており、主端子の一方（本実施形態においてはソース端子）が共通信号端子Ｔ３に接続され、主端子の他方が第２信号端子Ｔ２に接続されている。第２信号端子Ｔ２と第２ＭＯＳＦＥＴ回路２１のドレイン端子との間には、信号の直流成分を遮断する第２容量素子Ｃ２が設けられ、共通信号端子Ｔ３と第２ＭＯＳＦＥＴ回路２１のソース端子とは、共通容量素子Ｃ３を介して接続されている。第２制御端子ＣＴ２は、第２ＭＯＳＦＥＴ回路２１のゲート端子に設けられている。

さらに、第２信号部Ｓ２には、第２ＭＯＳＦＥＴ回路２１のゲート端子と第２制御端子ＣＴ２との間に一端が接続され、他端がグランドに接続された第２整流回路２２が設けられている。第２整流回路２２は、少なくとも１つの整流素子（後述）を有し、第２制御端子ＣＴ２からグランドＧＮＤへ向かう方向が順方向となるように構成されている。

本実施形態のスイッチ回路１Ａは、接続部３を有しており、第１整流回路１２の少なくとも１つの順方向電流入力側と第１ＭＯＳＦＥＴ回路１１の何れかの主端子（本実施形態においてはソース端子）側とが接続され、第２整流回路２２の少なくとも１つの順方向電流入力側と第２ＭＯＳＦＥＴ回路２１の何れかの主端子（本実施形態においてはソース端子）側とが接続されている。

上記構成によれば、第１および第２制御端子ＣＴ１，ＣＴ２とグランドＧＮＤとの間に第１および第２整流回路１２，２２が第１および第２制御端子ＣＴ１，ＣＴ２からグランドＧＮＤへ向かう方向が順方向となるように設けられているため、第１または第２制御端子ＣＴ１，ＣＴ２に第１または第２制御電圧ＶＣ１，ＶＣ２が印加されることにより、第１または第２整流回路１２，２２により第１または第２制御電圧ＶＣ１，ＶＣ２を適切な電圧に降圧した上で第１または第２制御端子ＣＴ１，ＣＴ２から第１または第２整流回路１２，２２を経て第１または第２ＭＯＳＦＥＴ回路１１，２１のソース端子へ繋がる経路に電流が流れる。これにより、第１または第２ＭＯＳＦＥＴ回路１１，２１のゲート−ソース間に電圧降下が生じるため、スイッチ動作を適正に行うことができる。しかも、第１整流回路１２および第２整流回路２２で降下される電圧は、整流素子の閾値電圧に応じた電圧となるため、第１制御電圧ＶＣ１および第２制御電圧ＶＣ２の電圧値が変動しても第１および第２ＭＯＳＦＥＴ回路１１，２１の主端子に印加される電圧値を一定にすることができ、スイッチ回路１Ａをより安定動作させることができる。さらに、第１および第２信号端子Ｔ１，Ｔ２と共通信号端子Ｔ３とのオンまたはオフを切り替える素子としてＭＯＳＦＥＴを用いることにより、低消費電力かつ高性能なスイッチ回路１Ａを低コストで製造することができる。従って、制御電圧以外の電源を用いることなく低消費電力かつ低コストで高性能に切り替え動作を行うことができる。

本実施形態の構成についてより詳しく説明する。図２は図１に示すスイッチ回路のより詳しい構成を示す回路図である。図２に示すように、本実施形態において、第１ＭＯＳＦＥＴ回路１１は、ＭＯＳＦＥＴ素子１３と、第１制御端子ＣＴ１とＭＯＳＦＥＴ素子１３のゲート端子との間に設けられた第１抵抗素子１４と、ＭＯＳＦＥＴ素子１３の主端子間（ソース−ドレイン端子間）に設けられた第２抵抗素子１５とを有している。第１抵抗素子１４は、ＭＯＳＦＥＴ素子１３のゲート端子に印加される電圧が過電圧となるのを保護するために設けられている（例えば、第１抵抗素子１４の抵抗値は約１０ｋΩ〜２００ｋΩに設定される）。また、第２抵抗素子１５は、ＭＯＳＦＥＴ素子１３のオフ時（電流が流れないとき）において主端子間の電圧を一定にするために設けられている。さらに、第２抵抗素子１５は、ＭＯＳＦＥＴ素子１３のオン時（電流が流れるとき）において抵抗に電流が流れないようにＭＯＳＦＥＴ素子１３のオン抵抗値に対して高い抵抗値を有している（例えば、ＭＯＳＦＥＴ素子１３のオン抵抗値が約３ｋΩ以下である場合に第２抵抗素子１５の抵抗値は約１０ｋΩ〜１００ｋΩに設定される）。

第２ＭＯＳＦＥＴ回路２１も、第１ＭＯＳＦＥＴ回路１１と同様に構成されており、ＭＯＳＦＥＴ素子２３、第１抵抗素子２４および第２抵抗素子２５を有している。

また、第１整流回路１２は、第１ＭＯＳＦＥＴ回路１１のゲート端子に接続された第１抵抗素子１４と第１制御端子ＣＴ１との間に一端が接続され、他端がグランドＧＮＤ（０Ｖ）に接続されている。第１整流回路１２において、第１制御端子ＣＴ１からグランドＧＮＤへ向かう方向が順方向となるように２つの整流素子Ｄ１１，Ｄ１２がグランドＧＮＤに直列接続されている。より具体的には、整流素子Ｄ１１，Ｄ１２はショットキーダイオードにより構成されている。整流素子Ｄ１１のカソード端子は、グランドＧＮＤに接続され、整流素子Ｄ１２のカソード端子は、整流素子Ｄ１１のアノード端子に接続されている。整流素子Ｄ１２のアノード端子と第１制御端子ＣＴ１との間には、整流素子Ｄ１１，Ｄ１２へ印加される電圧を下げることにより整流素子Ｄ１１，Ｄ１２を流れる電流を減少させるための第３抵抗素子１６が設けられている（例えば、第３抵抗素子１６の抵抗値は約１ｋΩ〜３０ｋΩに設定される）。

第２整流回路２２も、第１整流回路１２と同様に構成されており、２つの整流素子Ｄ２１，Ｄ２２および第３抵抗素子２６を有している。

なお、本実施形態における整流素子Ｄ１１，Ｄ１２，Ｄ２１，Ｄ２２は、ショットキーダイオードにより構成されているが、ダイオード特性を有する限りこれに限られず、例えばショットキーダイオード以外のダイオード素子、バイポーラトランジスタおよびＦＥＴの何れであってもよい。

本実施形態において、接続部３は、第１整流回路１２の整流素子Ｄ１１，Ｄ１２の少なくとも１つの順方向電流入力端子側と第２整流回路２２の整流素子Ｄ２１，Ｄ２２の少なくとも１つの順方向電流入力端子側とが接続される共通接続部３１を有している。本実施形態においては、整流素子Ｄ１１のアノード端子と整流素子Ｄ２１のアノード端子とが共通接続部３１により接続されている。すなわち、互いに直列接続される整流素子Ｄ１１および整流素子Ｄ１２の間と、互いに直列接続される整流素子Ｄ２１および整流素子Ｄ２２の間とが共通接続部３１により接続されている。共通接続部３１には、第４抵抗素子３２，３３が設けられている。第４抵抗素子３２，３３は、第１および第２制御電圧ＶＣ１，ＶＣ２の電圧を当該抵抗により降下させることにより、整流素子Ｄ１１，Ｄ１２，Ｄ２１，Ｄ２２に印加される電圧を低くしてこれらの整流素子に流れる電流を低減させるものである（例えば、第４抵抗素子３２，３３の抵抗値は約１０ｋΩ〜２００ｋΩに設定される）。

また、共通接続部３１と共通信号端子Ｔ３との間には、共通抵抗回路３４が設けられている。共通抵抗回路３４は、接続部３における電圧を分圧する分圧抵抗素子３５，３６を有している。分圧抵抗素子３５，３６は、直列接続され、一方の分圧抵抗素子３５が共通接続部３１に接続され、他方の分圧抵抗素子３６がグランドＧＮＤに接続されている。さらに、共通抵抗回路３４は、一端が分圧抵抗素子３５と分圧抵抗素子３６との間に接続され、他端が第１ＭＯＳＦＥＴ回路１１および第２ＭＯＳＦＥＴ回路２１の主端子の一方（ソース端子）に接続される第５抵抗素子３７を有している。第５抵抗素子３７は、共通信号端子Ｔ３からの交流信号が接続部３を通じて分圧抵抗素子３６に接続されたグランドＧＮＤに流れてしまうのを防止している（例えば、第５抵抗素子３７の抵抗値は約１０ｋΩ〜２００ｋΩに設定される）。

ここで、上記構成のスイッチ回路１Ａにおける動作例について説明する。本動作例においては第１ＭＯＳＦＥＴ回路１１をオンし、第２ＭＯＳＦＥＴ回路２１をオフして第１信号端子Ｔ１と共通信号端子Ｔ３とを接続する場合について説明する。本実施形態において、各整流素子Ｄ１１，Ｄ１２，Ｄ２１，Ｄ２２は、それぞれ０．６Ｖの閾値電圧を有している。

まず、第１制御端子ＣＴ１にオン信号として３Ｖの電圧（第１制御電圧ＶＣ１＝３Ｖ）を印加し、第２制御端子ＣＴ２にオフ信号として０Ｖの電圧（第２制御電圧ＶＣ２＝０Ｖ）を印加する。第１制御端子ＣＴ１に正電圧の第１制御電圧ＶＣ１＝３Ｖが印加されることにより、第３抵抗素子１６および整流素子Ｄ１１，Ｄ１２を繋ぐ経路に電流が流れ、電位差が発生する。本実施形態においては、整流素子Ｄ１１の閾値電圧が０．６Ｖであり、グランドＧＮＤの電圧が０Ｖであるため、整流素子Ｄ１１のアノード端子における電圧は、０．６Ｖとなる。

一方、第２制御端子ＣＴ２に印加される第２制御電圧ＶＣ２は、０Ｖであり、直列接続された整流素子Ｄ２１，Ｄ２２の閾値電圧１．２Ｖより低くいため、整流素子Ｄ２１，Ｄ２２には、電流は流れず、電位差は発生しない。また、第２ＭＯＳＦＥＴ回路２１を構成するＭＯＳＦＥＴ素子２３のゲート端子とソース端子およびドレイン端子とは絶縁されているため、第２制御端子ＣＴ２から電流が流れる経路は存在しない。

このように、第１信号部Ｓ１の整流素子Ｄ１１と整流素子Ｄ１２との間の電圧が０．６Ｖである一方、共通接続部３１を介して接続される第２信号部Ｓ２の整流素子Ｄ２１，Ｄ２２には電流が流れないため、第２信号部Ｓ２の整流素子Ｄ２１と整流素子Ｄ２２との間の電圧も０．６Ｖとなる。

ここで、本実施形態において採用されているスイッチ回路１Ａの印加電圧（ＭＯＳＦＥＴ素子１３，２３のソース端子またはドレイン端子に印加される電圧）に対する特性について説明する。図３は図２に示すスイッチ回路の印加電圧に対する特性を示すグラフである。図３には、印加電圧に対する特性として、ＭＯＳＦＥＴ素子１３，２３のオフ時における特性を示すアイソレーション特性と、ＭＯＳＦＥＴ素子１３，２３のオン時における特性を示す挿入損失特性が示されている。

アイソレーション特性は、ＭＯＳＦＥＴ素子１３，２３がオフしている場合における共通信号端子Ｔ３と第１および第２信号端子Ｔ１，Ｔ２との間の入出力電圧の比を示したものであり、信号の漏れの程度を示すものである。アイソレーションの値は絶対値が大きいほど（図３のグラフにおいては下方であるほど）信号の漏れが少ないことを示し、図３においてはアイソレーション特性として約０．３Ｖ〜約０．９Ｖの範囲が好適な範囲と言える。また、挿入損失特性は、ＭＯＳＦＥＴ素子１３，２３がオンしている場合における共通信号端子Ｔ３と第１および第２信号端子Ｔ１，Ｔ２との間の入出力電圧の比を示したものであり、信号が失われる程度を示すものである。挿入損失の値は絶対値が小さいほど（図３のグラフにおいては上方であるほど）信号損失が少ないことを示し、図３においては信号損失特性として約０Ｖ〜約０．４Ｖの範囲が好適な範囲と言える。

本実施形態におけるスイッチ回路１Ａにおいては、ＭＯＳＦＥＴ素子１３，２３のドレイン−ソース間は、第２抵抗素子１５，２５により接続されているため、ＭＯＳＦＥＴ素子１３，２３がオンしているかオフしているかに拘わらず、各ＭＯＳＦＥＴ素子１３，２３のドレイン−ソース間は同じ電圧が印加される。従って、ＭＯＳＦＥＴ素子１３，２３の一方がオンし他方がオフする通常の動作状態を考慮すれば、接続部３を通じてＭＯＳＦＥＴ素子１３，２３のソース端子に印加される電圧は、アイソレーション特性および挿入損失特性の両方について好適な範囲である約０．３Ｖ〜約０．４Ｖの範囲とすることが好ましい。ただし、アイソレーション特性と挿入損失特性との間でいずれかを優先する場合には、必ずしもこの範囲とすることはない。例えば、信号損失特性を優先して印加電圧を約０．１Ｖ〜約０．４Ｖの範囲内で設定してもよい。

また、本実施形態においては、いったん第１または第２制御端子ＣＴ１，ＣＴ２のいずれかにオン信号として３Ｖの制御電圧が印加された場合、整流素子Ｄ１１，Ｄ１２間の電圧および整流素子Ｄ２１，Ｄ２２間の電圧は何れも０．６Ｖの電圧が印加されることとなり、その後、いずれの制御端子ＣＴ１，ＣＴ２の制御電圧がともに０Ｖになったとしても、第１および第２制御端子ＣＴ１，ＣＴ２に電流が流れる経路が存在しないため、整流素子Ｄ１１，Ｄ１２間の電圧および整流素子Ｄ２１，Ｄ２２間の電圧は０．６Ｖに保持される。

従って、整流素子Ｄ１１，Ｄ１２間の電圧および整流素子Ｄ２１，Ｄ２２間の電圧を接続部３において上記アイソレーション特性および挿入損失特性を考慮して所定の電圧に降下させることにより、ＭＯＳＦＥＴ素子１３，２３のソース端子に印加される電圧を好適な範囲に設定することができる。具体的には、分圧抵抗素子３５，３６の抵抗値を好適に設定することにより、分圧抵抗素子３５，３６により整流素子Ｄ１１，Ｄ１２間および整流素子Ｄ２１，Ｄ２２間の電圧が分圧されて、上記好適な範囲となるような電圧（例えば０．４Ｖ）をＭＯＳＦＥＴ素子１３，２３のソース端子に印加することができる。

以上のように、ＭＯＳＦＥＴ素子１３，２３のソース端子に電圧が印加されることにより、第１制御電圧ＶＣ１に応じた第１ＭＯＳＦＥＴ回路１１のゲート端子電圧（３Ｖ）と第１ＭＯＳＦＥＴ回路１１のソース端子電圧（０．４Ｖ）との間でＭＯＳＦＥＴ素子１３の閾値電圧を超える電位差が生じるため、第１ＭＯＳＦＥＴ回路１１がオンし、共通信号端子Ｔ３と第１信号端子Ｔ１とが接続され、高周波信号が伝達可能となる。一方、第２制御電圧ＶＣ２に応じた第２ＭＯＳＦＥＴ回路２１のゲート端子電圧（０Ｖ）と第２ＭＯＳＦＥＴ回路２１のソース端子電圧（０．４Ｖ）との間ではＭＯＳＦＥＴ素子２３の閾値電圧を超える電位差が生じないため、第２ＭＯＳＦＥＴ回路２１はオフしたままであり、共通信号端子Ｔ３と第２信号端子Ｔ２とは非接続の状態が保持される。

第１制御端子ＣＴ１にオフ信号である０Ｖを印加し（第１制御電圧ＶＣ１を０Ｖにし）、第２制御端子ＣＴ２にオン信号である正電圧（３Ｖ）を印加した（第２制御電圧ＶＣ２を３Ｖにした）場合も上記と同様に動作して第２ＭＯＳＦＥＴ回路２１がオンし、第１ＭＯＳＦＥＴ回路１１がオフする。

以上のように、本実施形態においては、第１整流回路１２および第２整流回路２２で降下される電圧が整流素子Ｄ１１，Ｄ２１の閾値電圧に応じた電圧（グランド電位からクランプした電圧）となるため、第１制御電圧ＶＣ１および第２制御電圧ＶＣ２の電圧値が変動しても第１および第２ＭＯＳＦＥＴ回路１１，２１の主端子に印加される電圧値を一定にすることができ、スイッチ回路１Ａをより安定動作させることができる。さらに、分圧抵抗素子３５，３６により整流素子Ｄ１１，Ｄ１２間および整流素子Ｄ２１，Ｄ２２間の電圧を降下させることができるため、第１および第２制御電圧ＶＣ１，ＶＣ２および整流素子間の電圧の電圧値に拘わらず、第１および第２ＭＯＳＦＥＴ回路１１，２１のソース端子（すなわち、共通信号端子Ｔ３）に印加される電圧を最適に調整することができる。しかも、分圧抵抗素子３５，３６の抵抗値を種々選択することにより第１および第２ＭＯＳＦＥＴ回路１１，２１をきめ細かく設定できるため、第１および第２ＭＯＳＦＥＴ回路１１，２１のオン時またはオフ時に拘わらず、最適な電圧を第１および第２ＭＯＳＦＥＴ回路１１，２１に印加することができる。

さらに、整流素子Ｄ１２，Ｄ２２を第１および第２制御端子ＣＴ１，ＣＴ２と接続部３との間に設けることにより、第１および第２制御端子ＣＴ１，ＣＴ２への逆流電流を防止することができ、消費電力をより低減させることができる。また、各整流回路１２，２２において整流素子を複数備えることにより、温度による電圧変動を吸収することもできる。

また、整流素子Ｄ１１のアノード端子と整流素子Ｄ２１のアノード端子とが共通接続部３１により接続されているため、第１および第２制御端子ＣＴ１，ＣＴ２と第１および第２ＭＯＳＦＥＴ回路１１，２１の主端子の一方とを接続する配線を共通の配線を用いて配線長を短く構成することができるとともに、分圧抵抗素子３５，３６を共通とすることができるため、回路を小型化することができる。

なお、本実施形態においては、グランドＧＮＤと共通接続部３１との間にそれぞれ接続される整流素子Ｄ１１，Ｄ２１が１つである構成について説明しているが、グランドＧＮＤと共通接続部３１との間に複数の整流素子が接続されてもよい。すなわち、用いる整流素子とＭＯＳＦＥＴ素子１３，２３に要求される特性とに応じてグランド電位からクランプする電圧を設定するのに好適な整流素子を１または複数用いることができる。また、本実施形態においては、共通接続部３１と第１および第２制御端子ＣＴ１，ＣＴ２との間にそれぞれ１つ整流素子Ｄ１２，Ｄ２２が設けられる構成について説明したが、共通接続部３１と第１および第２制御端子ＣＴ１，ＣＴ２との間に複数の整流素子を設けてもよいし、整流素子を設けないこととしてもよい。

＜第２実施形態＞
次に、本発明の第２実施形態に係る高周波用スイッチ回路について説明する。図４は本発明の第２実施形態に係る高周波用スイッチ回路の概略構成を示す回路図である。本実施形態において第１実施形態と同様の構成については同じ符号を付し、説明を省略する。本実施形態におけるスイッチ回路１Ｂが第１実施形態と異なる点は、第２信号部Ｓ２と同じ構成を有し、共通信号端子Ｔ３と少なくとも１つ（本実施形態においては２つ）のさらなる信号端子（第３および第４信号端子Ｔ４，Ｔ５）との接続を切り替える少なくとも１つのさらなる信号部（第３および第４信号部Ｓ４，Ｓ５）を備えていることである。

すなわち、第３信号部Ｓ４は、主端子の一方が共通信号端子Ｔ３に接続され、主端子の他方が第３信号端子Ｔ４に接続され、ゲート端子が第３制御端子ＣＴ４に接続された第３ＭＯＳＦＥＴ回路４１と、第３ＭＯＳＦＥＴ回路４１のゲート端子と第３制御端子ＣＴ４との間に一端が接続され、他端がグランドＧＮＤに接続されることにより、第３制御端子ＣＴ４からグランドＧＮＤへ向かう方向が順方向となるような少なくとも１つ（本実施形態においては２つ）の整流素子を含む第３整流回路４２とを有している。また、第４信号部Ｓ５は、主端子の一方が共通信号端子Ｔ３に接続され、主端子の他方が第４信号端子Ｔ５に接続され、ゲート端子が第４制御端子ＣＴ５に接続された第４ＭＯＳＦＥＴ回路５１と、第４ＭＯＳＦＥＴ回路５１のゲート端子と第４制御端子Ｔ５との間に一端が接続され、他端がグランドＧＮＤに接続されることにより、第４制御端子Ｔ５からグランドＧＮＤへ向かう方向が順方向となるような少なくとも１つ（本実施形態においては２つ）の整流素子を含む第４整流回路５２とを有している。また、第３信号端子Ｔ４と第３ＭＯＳＦＥＴ回路４１のドレイン端子との間には、信号の直流成分を遮断する第３容量素子Ｃ４が設けられ、第４信号端子Ｔ５と第４ＭＯＳＦＥＴ回路５１のドレイン端子との間には、信号の直流成分を遮断する第４容量素子Ｃ５が設けられている。

本実施形態の接続部３Ｂは、信号部が増えたことに合わせて、対応する第４抵抗素子が増えている他は、同じ構成を有している。このように、共通信号端子Ｔ３との接続を切り替える信号端子Ｔ１，Ｔ２，Ｔ３，Ｔ４を３つ以上に構成した場合（例えばＳＰ３Ｔ，ＳＰ４Ｔ等）においても、制御電圧以外の電源を用いることなく低消費電力かつ低コストで高性能に切り替え動作を行うことができる。

＜第３実施形態＞
次に、本発明の第３実施形態に係る高周波用スイッチ回路について説明する。図５は本発明の第３実施形態に係る高周波用スイッチ回路の概略構成を示す回路図である。本実施形態において第１実施形態と同様の構成については同じ符号を付し、説明を省略する。本実施形態におけるスイッチ回路１Ｃが第１実施形態と異なる点は、接続部として第１接続部３Ｃ１および第２接続部３Ｃ２を有し、第１接続部３Ｃ１が、第１整流回路１２の整流素子の少なくとも１つの順方向電流入力端子側と第１ＭＯＳＦＥＴ回路１１の第１信号端子Ｔ１側の主端子（本実施形態においてはドレイン端子）とを接続し、かつ、第２接続部３Ｃ２が、第２整流回路２２の整流素子の少なくとも１つの順方向電流入力端子側と第２ＭＯＳＦＥＴ回路２１の第２信号端子Ｔ２側の主端子（本実施形態においてはドレイン端子）とを接続するよう構成されていることである。より具体的には、図５に示すように、第１接続部３Ｃ１，３Ｃ２は、それぞれ第１および第２整流回路１２，２２の整流素子Ｄ１１，Ｄ２１のアノード端子と第１および第２ＭＯＳＦＥＴ回路１１，２１のドレイン端子との間に設けられた第６抵抗素子３８，３９を有している。また、スイッチ回路１Ｃは、一端が第１および第２ＭＯＳＦＥＴ回路１１，２１のソース端子に接続され、他端がグランドＧＮＤに接続された第７抵抗素子４０を有している。

第６抵抗素子３８，３９は、第１実施形態における第４抵抗素子３２，３３と同様に、第１および第２制御電圧ＶＣ１，ＶＣ２の電圧を当該抵抗により降下させることにより、整流素子Ｄ１１，Ｄ１２，Ｄ２１，Ｄ２２に印加される電圧を低くしてこれらの整流素子に流れる電流を低減させるものである。また、第７抵抗素子４０は、第１実施形態における第５抵抗素子３７と同様に、共通信号端子Ｔ３からの交流信号がグランドＧＮＤに流れてしまうのを防止している。

本実施形態のような構成においても、例えば、第１制御端子ＣＴ１にオン信号として正電圧の第１制御電圧ＶＣ１＝３Ｖが印加された場合、第１整流回路１２の整流素子Ｄ１１に接続されたグランドＧＮＤの電位から整流素子Ｄ１１の閾値電圧分だけクランプされた電圧が第６抵抗素子３８によって電圧降下して第１ＭＯＳＦＥＴ回路１１に印加される。従って、第１または第２制御端子ＣＴ１，ＣＴ２から第１または第２ＭＯＳＦＥＴ回路１１，２１の主端子の一方へ第１または第２制御電圧ＶＣ１，ＶＣ２による電圧に基づいて電流を流すことができるため、適正なスイッチ動作を行うことができる。

＜第４実施形態＞
次に、本発明の第４実施形態に係る高周波用スイッチ回路について説明する。以上の第１〜第３実施形態においては、信号部に整流回路が設けられ、オン信号である制御電圧が制御端子に印加された場合に、当該制御電圧から整流回路に設けられた少なくとも１つの整流素子によってグランドＧＮＤの電位から当該整流素子の閾値電圧分だけクランプした電圧を取り出すこととしていたが、制御電圧の変動が無視できる場合等、抵抗回路のみでＭＯＳＦＥＴ素子の主端子に印加する電圧を設定できる場合には、必ずしも整流回路は必要ではない。図６は本発明の第４実施形態に係る高周波用スイッチ回路の概略構成を示す回路図である。本実施形態において第１実施形態と同様の構成については同じ符号を付し、説明を省略する。

本実施形態における高周波用スイッチ回路１Ｄは、第１ＭＯＳＦＥＴ回路１１を有する第１信号部Ｓ１Ｄと、第２ＭＯＳＦＥＴ回路２１を有する第２信号部Ｓ２Ｄとを備えている。また、スイッチ回路１Ｄの接続部３Ｄは、第１実施形態におけるスイッチ回路１Ａの接続部３の構成と同様であり、第４抵抗素子３２が第１ＭＯＳＦＥＴ回路１１のゲート端子と第１制御端子ＣＴ１との間に一端が接続される第１抵抗回路として機能し、第４抵抗素子３３が第２ＭＯＳＦＥＴ回路２１のゲート端子と第２制御端子ＣＴ２との間に一端が接続される第２抵抗回路として機能する。

上記構成によれば、第１および第２制御端子ＣＴ１，ＣＴ２と分圧抵抗素子３６に接続されたグランドＧＮＤとの間に第１および第２抵抗回路である第４抵抗素子３２，３３が設けられているため、第１または第２制御端子ＣＴ１，ＣＴ２にオン信号である第１または第２制御電圧ＶＣ１，ＶＣ２が印加されることにより、第４抵抗素子３２，３３により第１または第２制御電圧ＶＣ１，ＶＣ２を適切な電圧に降圧した上で第１または第２制御端子ＣＴ１，ＣＴ２から第４抵抗素子３２，３３ならびに共通抵抗回路３４である分圧抵抗素子３５および第５抵抗素子３７を経て第１または第２ＭＯＳＦＥＴ回路１１，２１のソース端子へ繋がる経路に電流が流れる。これにより、第１または第２ＭＯＳＦＥＴ回路１１，２１のゲート−ソース間に電圧降下が生じるため、スイッチ動作を適正に行うことができる。さらに、第１および第２信号端子Ｔ１，Ｔ２と共通信号端子Ｔ３とのオンまたはオフを切り替える素子としてＭＯＳＦＥＴを用いることにより、低消費電力かつ高性能なスイッチ回路を低コストで製造することができる。従って、制御電圧以外の電源を用いることなく低消費電力かつ低コストで高性能に切り替え動作を行うことができる。

以上、本発明の実施の形態について説明したが、本発明は上記実施の形態に限定されるものではなく、その趣旨を逸脱しない範囲内で種々の改良、変更、修正が可能である。例えば、複数の上記実施形態における各構成要素を任意に組み合わせることとしてもよい。

本発明は、高周波用スイッチ回路において制御電圧以外の電源を用いることなく低消費電力かつ低コストで高性能に切り替え動作を行うために有用である。

１Ａ，１Ｂ，１Ｃ，１Ｄ スイッチ回路
３，３Ｂ，３Ｃ１，２Ｃ２，３Ｄ 接続部
１１ 第１ＭＯＳＦＥＴ回路
１２ 第１整流回路
１３，２３ ＭＯＳＦＥＴ素子
１４，２４ 第１抵抗素子
１５，２５ 第２抵抗素子
１６，２６ 第３抵抗素子
２１ 第２ＭＯＳＦＥＴ回路
２２ 第２整流回路
３１ 共通接続部
３２，３３ 第４抵抗素子
３４ 共通抵抗回路
３５，３６ 分圧抵抗素子
３７ 第５抵抗素子
３８，３９ 第６抵抗素子
４０ 第７抵抗素子
４１ 第３ＭＯＳＦＥＴ回路
４２ 第３整流回路
５１ 第４ＭＯＳＦＥＴ回路
５２ 第４整流回路
ＣＴ１ 第１制御端子
ＣＴ２ 第２制御端子
ＣＴ４ 第３制御端子
ＣＴ５ 第４制御端子
Ｄ１１，Ｄ１２，Ｄ２１，Ｄ２２ 整流素子
Ｓ１，Ｓ１Ｄ 第１信号部
Ｓ２，Ｓ２Ｄ 第２信号部
Ｓ４ 第３信号部
Ｓ５ 第４信号部
Ｔ１ 第１信号端子
Ｔ２ 第２信号端子
Ｔ３ 共通信号端子
Ｔ４ 第３信号端子
Ｔ５ 第４信号端子

Claims (7)

1. 共通信号端子と第１信号端子との接続を制御する第１制御端子に印加される第１制御電圧および／または前記共通信号端子と第２信号端子との接続を制御する第２制御端子に印加される第２制御電圧を用いて前記第１信号端子および前記第２信号端子のうち前記共通信号端子と接続される信号端子を切り替える高周波用スイッチ回路であって、
   主端子の一方が前記共通信号端子に接続され、前記主端子の他方が前記第１信号端子に接続され、ゲート端子が前記第１制御端子に接続された第１ＭＯＳＦＥＴ回路と、前記第１ＭＯＳＦＥＴ回路のゲート端子と前記第１制御端子との間に一端が接続され、他端がグランドに接続されることにより、前記第１制御端子からグランドへ向かう方向が順方向となるような少なくとも１つの整流素子を含む第１整流回路と、を有する第１信号部と、
   主端子の一方が前記共通信号端子に接続され、前記主端子の他方が前記第２信号端子に接続され、ゲート端子が前記第２制御端子に接続された第２ＭＯＳＦＥＴ回路と、前記第２ＭＯＳＦＥＴ回路のゲート端子と前記第２制御端子との間に一端が接続され、他端がグランドに接続されることにより、前記第２制御端子からグランドへ向かう方向が順方向となるような少なくとも１つの整流素子を含む第２整流回路と、を有する第２信号部と、
   前記第１整流回路の整流素子の少なくとも１つの順方向電流入力端子側と前記第１ＭＯＳＦＥＴ回路の何れかの主端子側とが接続され、かつ、前記第２整流回路の整流素子の少なくとも１つの順方向電流入力端子側と前記第２ＭＯＳＦＥＴ回路の何れかの主端子側とが接続された接続部と、を備えた、高周波用スイッチ回路。
2. 前記接続部は、前記第１整流回路の整流素子の少なくとも１つの順方向電流入力端子側と前記第２整流回路の整流素子の少なくとも１つの順方向電流入力端子側とが接続された共通接続部と、前記共通接続部と前記共通信号端子との間に設けられた共通抵抗回路と、を備えた、請求項１に記載の高周波用スイッチ回路。
3. 前記共通抵抗回路は、前記接続部における電圧を分圧する分圧抵抗素子を有している、請求項２に記載の高周波用スイッチ回路。
4. 前記第１整流回路および前記第２整流回路は、それぞれ、直列接続される少なくとも２つの整流素子を含み、前記接続部は、前記第１整流回路の互いに直列接続される２つの整流素子の間と前記第１ＭＯＳＦＥＴ回路の何れかの主端子側とを接続し、かつ、前記第２整流回路の互いに直列接続される２つの整流素子の間と前記第２ＭＯＳＦＥＴ回路のいずれかの主端子側とを接続するように構成される、請求項１に記載の高周波用スイッチ回路。
5. 前記接続部は、前記第１整流回路の整流素子の少なくとも１つの順方向電流入力端子側と前記第１ＭＯＳＦＥＴ回路の前記第１信号端子側の主端子とを接続し、かつ、前記第２整流回路の整流素子の少なくとも１つの順方向電流入力端子側と前記第２ＭＯＳＦＥＴ回路の前記第２信号端子側の主端子とを接続するよう構成されている、請求項１に記載の高周波用スイッチ回路。
6. 前記第１ＭＯＳＦＥＴ回路および前記第２ＭＯＳＦＥＴ回路は、それぞれ、ＭＯＳＦＥＴ素子と、当該ＭＯＳＦＥＴ素子の主端子間に設けられ、当該ＭＯＳＦＥＴ素子に電流が流れないときに主端子間の電圧を一定にするための抵抗素子とを有する、請求項１に記載の高周波用スイッチ回路。
7. 前記第２信号部と同じ構成を有し、前記共通信号端子と少なくとも１つのさらなる信号端子との接続を切り替える少なくとも１つのさらなる信号部を備えた請求項１に記載の高周波用スイッチ回路。

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