JP2006121217A - 半導体切替回路 - Google Patents

Abstract

【課題】 最大許容入力電力を向上させ、かつオン抵抗の増加を抑制する。
【解決手段】 エンハンスメント型ｎチャネルＭＯＳＦＥＴ Ｔ１と、第１、第２の端子ＲＦ_１、ＲＦ_２と、ＭＯＳＦＥＴ Ｔ１のスイッチングを制御する制御信号が入力される制御端子Ｖcontと、ＭＯＳＦＥＴ Ｔ１のドレイン又はソースと第１の端子ＲＦ_１との間に接続された第１の容量素子Ｃ１と、ＭＯＳＦＥＴ Ｔ１のソース又はドレインと第２の端子ＲＦ_２との間に接続された第２の容量素子Ｃ２と、ＭＯＳＦＥＴ Ｔ１のゲートと、制御端子Ｖcontとの間に接続された第１の抵抗Ｒｇ１と、制御端子Ｖcontに入力側が接続された、ＭＯＳＦＥＴ Ｔ１のスイッチング制御用の論理回路ＩＮ１と、ＭＯＳＦＥＴ Ｔ１のソースまたはドレインのいずれか一方と、論理回路ＩＮ１の出力側との間に接続された第２の抵抗Ｒｄ１とを備えることを特徴とする。
【選択図】 図１

Description

本発明は半導体切替回路に関し、特にシリコン基板上に形成されたＭＯＳＦＥＴを含む高周波半導体切替回路に好適なものである。

１ＧＨｚ、あるいはそれ以上の高い周波数領域で優れたスイッチング特性を実現する高周波半導体切替回路として、これまで基板が半絶縁性でかつ高い電子移動度を有する化合物半導体が多用されてきた。

しかし、近年、ＣＭＯＳプロセスによる高周波半導体切替回路の開発が盛んに行われている。その大きな理由は、ＣＭＯＳスイッチは他のＣＭＯＳ・ＲＦ・ＩＣに集積可能だからである。

しかし、シリコン基板に形成されるＭＯＳＦＥＴにより高周波半導体切替回路を実現しようとすると、導電性基板であるが故に、ＭＯＳＦＥＴのＯＮ抵抗に起因する挿入損失に加えて、基板の抵抗に起因する挿入損失が生じてしまうという問題があった。

また、高周波半導体切替回路を送受切替スイッチとして用いる場合には、相当大きい最大許容入力電力が求められる。そのためには、ＭＯＳＦＥＴを縦積みとする、あるいはマルチゲート構造とすることが必要となる。しかしこれは、ＯＮ抵抗の増加を意味し、挿入損失の増大を招くこととなる。このようなＭＯＳＦＥＴを縦積み、あるいはマルチゲート化したことによるＯＮ抵抗の増加を抑えるために、ゲート幅を大きくするという手法がある。しかし、チップ面積の増大とアイソレーションの劣化とを招く。このようなトレードオフの関係の中で最適化を行うことになるが、化合物半導体による切替回路に比べて、ＣＭＯＳスイッチの特性はかなり劣ったものになっていた。

従来の高周波半導体切替回路を開示する文献を以下に記載する。
特開平１０−２４２８３６号公報 特開平１１−４６１０１号公報 特開平０９−２８９４４３号公報 特開平０８−７０２４５号公報 特開平０９−２１４２０１号公報 特開平１０−２８４９０１号公報 特開２００３−３７５２１号公報 特開２０００−２６１３０２号公報

本発明は上記事情に鑑み、最大許容入力電力を向上させると共に、オン抵抗の増加を抑制することが可能な半導体切替回路を提供することを目的とする。

本発明の一態様による半導体切替回路は、
エンハンスメント型ｎチャネルＭＯＳＦＥＴと、
第１、第２の端子と、
前記ＭＯＳＦＥＴのスイッチングを制御する制御信号が入力される制御端子と、
前記ＭＯＳＦＥＴのドレイン又はソースと前記第１の端子との間に接続された第１の容量素子と、
前記ＭＯＳＦＥＴのソース又はドレインと前記第２の端子との間に接続された第２の容量素子と、
前記ＭＯＳＦＥＴのゲートと、前記制御端子との間に接続された第１の抵抗と、
前記制御端子に入力側が接続された、前記ＭＯＳＦＥＴのスイッチング制御用の論理回路と、
前記ＭＯＳＦＥＴのソースまたはドレインのいずれか一方と、前記論理回路の出力側との間に接続された第２の抵抗と、
を備えることを特徴とする。

また、本発明の一態様による半導体切替回路は、
第１、第２のエンハンスメント型ｎチャネルＭＯＳＦＥＴと、
第１、第２、第３の端子と、
前記第１、第２のＭＯＳＦＥＴのそれぞれのスイッチングを制御する制御信号が入力される制御端子と、
前記第１のＭＯＳＦＥＴのドレイン又はソースと前記第１の端子との間に接続された第１の容量素子と、
前記第１のＭＯＳＦＥＴのソース又はドレインと前記第２の端子との間に接続された第２の容量素子と、
前記第２のＭＯＳＦＥＴのドレイン又はソースと前記第２の端子との間に接続された第３の容量素子と、
前記第２のＭＯＳＦＥＴのソース又はドレインと前記第３の端子との間に接続された第４の容量素子と、
前記第１のＭＯＳＦＥＴのゲートと、前記制御端子との間に接続された第１の抵抗と、
前記制御端子に入力側が接続された、前記ＭＯＳＦＥＴのスイッチング制御用の論理回路と、
前記第１のＭＯＳＦＥＴのソースまたはドレインのいずれか一方と、前記論理回路の出力側との間に接続された第２の抵抗と、
前記第２のＭＯＳＦＥＴのソースまたはドレインのいずれか一方と、前記制御端子との間に接続された第３の抵抗と、
前記第２のＭＯＳＦＥＴのゲートと、前記論理回路の出力側との間に接続された第４の抵抗と、
を備えることを特徴とする。

あるいは、本発明の一態様による半導体切替回路は、
第１、第２、第３、第４のエンハンスメント型ｎチャネルＭＯＳＦＥＴと、
第１、第２、第３、第４、第５の端子と、
前記第１〜第４のＭＯＳＦＥＴのそれぞれのスイッチングを制御する制御信号が入力される制御端子と、
前記第１のＭＯＳＦＥＴのドレイン又はソースと前記第１の端子との間に接続された第１の容量素子と、
前記第１のＭＯＳＦＥＴのソース又はドレインと前記第２の端子との間に接続された第２の容量素子と、
前記第２のＭＯＳＦＥＴのドレイン又はソースと前記第２の端子との間に接続された第３の容量素子と、
前記第２のＭＯＳＦＥＴのソース又はドレインと前記第３の端子との間に接続された第４の容量素子と、
前記第３のＭＯＳＦＥＴのドレイン又はソースと前記第１の端子との間に接続された第５の容量素子と、
前記第３のＭＯＳＦＥＴのソース又はドレインと前記第４の端子との間に接続された第６の容量素子と、
前記第４のＭＯＳＦＥＴのドレイン又はソースと前記第３の端子との間に接続された第７の容量素子と、
前記第４のＭＯＳＦＥＴのソース又はドレインと前記第５の端子との間に接続された第８の容量素子と、
前記第１のＭＯＳＦＥＴのゲートと、前記制御端子との間に接続された第１の抵抗と、
前記制御端子に入力側が接続された、前記第１〜第４のＭＯＳＦＥＴのスイッチング制御用の論理回路と、
前記第１のＭＯＳＦＥＴのソースまたはドレインのいずれか一方と、前記論理回路の出力側との間に接続された第２の抵抗と、
前記第２のＭＯＳＦＥＴのソースまたはドレインのいずれか一方と、前記制御端子との間に接続された第３の抵抗と、
前記第２のＭＯＳＦＥＴのゲートと、前記論理回路の出力側との間に接続された第４の抵抗と、
前記第３のＭＯＳＦＥＴのゲートと、前記論理回路の出力側との間に接続された第５の抵抗と、
前記第３のＭＯＳＦＥＴのソースまたはドレインのいずれか一方と、前記制御端子との間に接続された第６の抵抗と、
前記第４のＭＯＳＦＥＴのゲートと、前記制御端子との間に接続された第７の抵抗と、
前記第４のＭＯＳＦＥＴのソースまたはドレインのいずれか一方と、前記論理回路の出力側との間に接続された第８の抵抗と、
を備えることを特徴とする。

本発明の半導体切替回路によれば、最大許容入力電力を向上させ、かつオン抵抗の増加を抑制することが可能である。

以下、本発明の実施の形態について図面を参照して説明する。

（１）実施の形態１
本発明の実施の形態１による高周波半導体切替回路の構成を図１に示す。

本実施の形態１は、エンハンスメント型ｎチャネルＭＯＳＦＥＴ Ｔ１、ＭＯＳＦＥＴ Ｔ１のソースおよびドレインにそれぞれ一端が接続されたＤＣ成分除去用の容量Ｃ１およびＣ２、ＭＯＳＦＥＴ Ｔ１のゲートに一端が接続された高抵抗Ｒｇ１、ＭＯＳＦＥＴ Ｔ１のソース又はドレインのいずれか一方に一端が接続された高抵抗Ｒｄ１、抵抗Ｒｇ１の他端と抵抗Ｒｄ１の他端との間に入出力端子がそれぞれ接続された、ｐチャネルＭＯＳＦＥＴ ＰＴ１及びｎチャネルＭＯＳＦＥＴ ＮＴ１から成るＣＭＯＳインバータ回路ＩＮ１とを備えている。

容量Ｃ１およびＣ２のそれぞれの他端には、高周波信号線が接続されるべき端子ＲＦ_１、ＲＦ_２が接続されている。

ＣＭＯＳインバータ回路ＩＮ１に接続された端子ＧＮＤは接地用端子、端子Ｖｃｃは電源電圧Ｖｃｃ端子である。

ＣＭＯＳインバータ回路ＩＮ１の入力端子には、スイッチング制御用の制御電圧Ｖｃｏｎｔが供給される制御端子Ｖｃｏｎｔが接続されている。

尚、抵抗Ｒｇ１、Ｒｄ１は高周波信号が漏れないのに十分な大きさを有する抵抗であって、例えば１０ｋΩ程度の値を有する。

以下、上記構成を備えた本実施の形態１の動作について説明する。

Ａ１）制御電圧Ｖｃｏｎｔが０Ｖの時
ＣＭＯＳインバータ回路ＩＮ１の入力端子に０Ｖの制御電圧Ｖｃｏｎｔが入力され、出力端子から電源電圧Ｖｃｃが出力される。

ｎチャネルＭＯＳＦＥＴ Ｔ１のゲートに０Ｖが印加され、ＣＭＯＳインバータ回路ＩＮ１の出力端子が接続されたドレイン又はソース、ここではソースとすると、電源電圧Ｖｃｃが印加される。

今、電源電圧Ｖｃｃが３Ｖであるとすると、ＭＯＳＦＥＴ Ｔ１のゲート・ソース間電圧Ｖｇｓは、−３Ｖとなる。

また、ＭＯＳＦＥＴ Ｔ１のしきい値電圧Ｖｔｈが０.７Ｖであるとすると、この時、ＭＯＳＦＥＴ Ｔ１はＯＦＦ状態になる。

この結果、端子ＲＦ_１と端子ＲＦ_２との間は、非導通状態になる。

Ｂ１）制御電圧Ｖｃｏｎｔが３Ｖの時
ＭＯＳＦＥＴ Ｔ１のゲートには３Ｖ、ソースには０Ｖが印加される。これにより、ＭＯＳＦＥＴ Ｔ１のゲート・ソース間電圧Ｖｇｓ＝３Ｖとなり、ＭＯＳＦＥＴ Ｔ１はオン状態となる。

ここで、ＭＯＳＦＥＴ Ｔ１がオンの時には、電圧Ｖｇｓ−Ｖｔｈ＝２．３Ｖとなり、十分に低いオン抵抗が実現される。

一方、上述したＭＯＳＦＥＴ Ｔ１がオフの時には、電圧Ｖｇｓ−Ｖｔｈ＝−３．７Ｖとなり、十分大きい入力振幅に対してもオフ状態を維持することができる。

端子ＲＦ_２を接地し、端子ＲＦ_１にサイン波電圧を印加したとすると、電圧振幅が７．４Ｖ（ｐｅａｋ ｔｏ ｐｅａｋ値では１４．８Ｖｐｐ）になるまで、ＭＯＳＦＥＴ Ｔ１はオフ状態を維持することができる。

５０Ω系における７．４Ｖの電圧振幅を電力換算すると、２７.３８ｄＢｍとなる。従って、例えばＰＨＳ（Personal Handyphone System）用の送受信スイッチとして、十分利用可能な最大許容入力電力を実現することができる。

上述したように本実施の形態１によれば、ゲート電圧のみを０Ｖと３Ｖの間でスイングさせるだけでなく、ソース・ドレイン間電圧を０Ｖと３Ｖの間でスイングさせることにより、相対的にゲート・ソース間電圧Ｖｇｓを電源電圧Ｖｃｃの２倍の振幅（６Ｖ）でスイングさせることができる。

これにより、最大許容入力振幅を上げてオフ状態を維持するとともに、ＭＯＳＦＥＴのオン抵抗を下げてＧａＡｓ系ＦＥＴのオン抵抗に近づけることができる。

尚、図１に示された回路構成では、ＣＭＯＳインバータ回路ＩＮ１の入力端子と抵抗Ｒｇ１とが接続され、また出力端子と抵抗Ｒｄ１とが接続されている。しかし、この逆に入力端子と抵抗Ｒｄ１とが接続され、出力端子と抵抗Ｒｇ１とが接続された構成であってもよい。この場合には、制御電圧Ｖｃｏｎｔに対する動作の極性が逆になるだけであり、図１に示された回路構成と同等の効果が得られる。

（２）実施の形態２
本発明の実施の形態２による高周波半導体切替回路の構成を図２に示す。

本実施の形態２は、上記実施の形態１で示された回路を１ユニットとした場合に、このユニットを２つ使用し、さらに２つのスパイラルインダクタＬ１、Ｌ２をＭＯＳＦＥＴ Ｔ１のソース・ドレイン間、及びＭＯＳＦＥＴ Ｔ２のソース、ドレイン間に接続した、いわゆる共振型ＳＰＤＴ（Single-Pole Double-Throw）スイッチに相当する。

本実施の形態２は、エンハンスメント型ｎチャネルＭＯＳＦＥＴ Ｔ１及びＴ２、ＭＯＳＦＥＴ Ｔ１のソースおよびドレインにそれぞれ一端が接続されたＤＣ成分除去用の容量Ｃ１およびＣ２、ＭＯＳＦＥＴ Ｔ２のソースおよびドレインにそれぞれ一端が接続されたＤＣ成分除去用の容量Ｃ３およびＣ４、ＭＯＳＦＥＴ Ｔ１のゲートに一端が接続された高抵抗Ｒｇ１、ＭＯＳＦＥＴ Ｔ１のソース又はドレインのいずれか一方に一端が接続された高抵抗Ｒｄ１、ＭＯＳＦＥＴ Ｔ２のゲートに一端が接続された高抵抗Ｒｇ２、ＭＯＳＦＥＴ Ｔ１のソース又はドレインのいずれか一方に一端が接続された抵抗Ｒｄ２、抵抗Ｒｇ１の他端および抵抗Ｒｇ２の他端に入力端子が接続され、抵抗Ｒｄ１の他端および抵抗Ｒｇ２の他端との間に出力端子が接続された、ｐチャネルＭＯＳＦＥＴ ＰＴ１及びｎチャネルＭＯＳＦＥＴ ＮＴ１から成るＣＭＯＳインバータ回路ＩＮ１、さらに上述したように、ＭＯＳＦＥＴ Ｔ１のソース・ドレイン間、及びＭＯＳＦＥＴ Ｔ２のソース、ドレイン間にそれぞれ接続されたスパイラルインダクタＬ１、Ｌ２とを備えている。

容量Ｃ１の他端には、高周波信号線が接続されるべき端子ＲＦ_１が接続され、容量Ｃ４の他端には、高周波信号線が接続されるべき端子ＲＦ_２が接続されている。

容量Ｃ２の他端と容量Ｃ３の他端との接続点には、共通端子ＲＦ_ＣＯＭが接続されている。

ＣＭＯＳインバータ回路ＩＮ１に接続された端子ＧＮＤは接地用端子、端子Ｖｃｃは電源電圧Ｖｃｃ端子である。

ＣＭＯＳインバータ回路ＩＮ１の入力端子には、スイッチング制御用の電圧Ｖｃｏｎｔが供給される制御端子Ｖｃｏｎｔが接続されている。

抵抗Ｒｇ１、Ｒｇ２、Ｒｄ１、Ｒｄ２は、高周波信号が漏れないのに十分な大きさを有する抵抗であって、例えば１０ｋΩ程度の値を有する。

以下、上記構成を備えた本実施の形態２の動作について説明する。

本実施の形態２では、制御電圧Ｖｃｏｎｔに基づいて、共通端子ＲＦ_ＣＯＭと高周波信号端子ＲＦ_１との間、あるいは共通端子ＲＦ_ＣＯＭと高周波信号端子ＲＦ_２との間で、信号経路の切替が行われる。

スパイラルインダクタＬ１は、ＭＯＳＦＥＴ Ｔ１のオフ容量と高周波信号ＲＦの周波数とで並列共振するように設計されており、同様にスパイラルインダクタＬ２は、ＭＯＳＦＥＴ Ｔ２のオフ容量と高周波信号ＲＦの周波数とで並列共振するように設計されている。

ここで、電源電圧Ｖｃｃが３Ｖ、ＭＯＳＦＥＴ Ｔ１、Ｔ２のしきい値電圧Ｖｔｈがそれぞれ０.７Ｖであるとする。

Ａ２）制御電圧Ｖｃｏｎｔが０Ｖの時
ＣＭＯＳＦＥＴインバータ回路ＩＮ１の入力端子側の電圧０ＶがトランジスタＴ１のゲート、トランジスタＴ２のソースに印加され、出力端子側の電圧Ｖｃｃ＝３ＶがトランジスタＴ２のゲート、トランジスタＴ１のソースに印加されて、ＭＯＳＦＥＴ Ｔ１はオフ状態、Ｔ２はオン状態となる。

端子ＲＦ_１と端子ＲＦ_ＣＯＭとの間は遮断状態になり、端子ＲＦ_２と端子ＲＦ_ＣＯＭとの間は導通状態となる。

ここで、ＭＯＳＦＥＴ Ｔ１のオフ容量とスパイラルインダクタＬ１とは、高周波信号ＲＦの周波数において並列共振するように設計されているので、オフ状態において十分高いアイソレーションが実現される。

Ｂ２）制御電圧Ｖｃｏｎｔが３Ｖの時
ＭＯＳＦＥＴ Ｔ１はオン状態、ＭＯＳＦＥＴ Ｔ２はオフ状態となる。これにより、端子ＲＦ_１と端子ＲＦ_ＣＯＭとの間は導通状態になり、端子ＲＦ_２と端子ＲＦ_ＣＯＭとの間は遮断状態となる。

ＭＯＳＦＥＴ Ｔ２のオフ容量とスパイラルインダクタＬ２とは、高周波信号ＲＦの周波数において並列共振するように設計されており、十分に高いアイソレーションが実現される。

本実施の形態２によれば、上記実施の形態１と同様に、ＭＯＳＦＥＴ Ｔ１、Ｔ２のいずれかがオン状態となった場合、そのＶｇｓ−Ｖｔｈは２．３Ｖと十分に高いので、小さいオン抵抗が実現される。

一方、オフ状態となるＭＯＳＦＥＴのＶｇｓ−Ｖｔｈは−３．７Ｖと十分に低く、最大許容入力電力は十分に高い値（２７.３８ｄＢｍ）となる。

より大きい最大許容入力電力が必要な場合は、ＭＯＳＦＥＴ Ｔ１、Ｔ２を縦積みにするか、あるいはマルチゲート構造とすればよい。

尚、スパイラルインダクタＬ１、Ｌ２は、外付け部品として構成してもよい。

（３）実施の形態３
本発明の実施の形態３による高周波半導体切替回路の構成を図３に示す。

実施の形態３は上記実施の形態１で示された、ＭＯＳＦＥＴ Ｔ１、容量Ｃ１及びＣ２、抵抗Ｒｇ１及びＲｄ１、インバータ回路ＩＮ１を１ユニットとし、インバータ回路ＩＮ１を共有した状態で４つのユニットを用いて構成した、いわゆるシャント型ＳＰＤＴスイッチである。

即ち、ＭＯＳＦＥＴ Ｔ１、容量Ｃ１及びＣ２、抵抗Ｒｇ１及びＲｄ１を有し、インバータ回路ＩＮ１を共有する第１のユニット、ＭＯＳＦＥＴ Ｔ２、容量Ｃ３及びＣ４、抵抗Ｒｇ２及びＲｄ２を有し、インバータ回路ＩＮ１を共有する第２のユニット、ＭＯＳＦＥＴ Ｔ３、容量Ｃ５及びＣ６、抵抗Ｒｇ３及びＲｄ３を有し、インバータ回路ＩＮ１を共有する第２のユニット、ＭＯＳＦＥＴ Ｔ４、容量Ｃ７及びＣ８、抵抗Ｒｇ４及びＲｄ４を有し、インバータ回路ＩＮ１を共有する第２のユニットを備えている。

そして、容量Ｃ１およびＣ５のそれぞれの一端の接続点、また容量Ｃ４およびＣ７のそれぞれの一端の接続点には、高周波信号線が入力される端子ＲＦ_１、ＲＦ_２がそれぞれ接続されている。

容量Ｃ６、Ｃ８のそれぞれの一端には、接地用端子ＧＮＤ_１、ＧＮＤ_２が接続されている。

ＣＭＯＳインバータ回路ＩＮ１に接続された端子ＧＮＤは接地用端子、端子Ｖｃｃは電源電圧Ｖｃｃ端子である。

ＣＭＯＳインバータ回路ＩＮ１の入力端子には、スイッチング制御用の電圧Ｖｃｏｎｔが供給される制御端子Ｖｃｏｎｔが接続されている。

尚、抵抗Ｒｇ１〜Ｒｇ４、Ｒｄ１〜Ｒｄ４は、それぞれ高周波信号が漏れないのに十分な大きさを有する抵抗であって、例えば１０ｋΩ程度の値を有する。

以下、上記構成を備えた本実施の形態４の動作について説明する。

１つの共通高周波信号入力端子ＲＦ_ＣＯＭに対し、二つの高周波信号入力端子ＲＦ_１、ＲＦ_２の間で、信号経路の切替が行われる。

上記実施の形態１、２と同様に、電源電圧Ｖｃｃを３Ｖ、ＭＯＳＦＥＴ Ｔ１〜Ｔ４のそれぞれの閾値電圧Ｖｔｈを０.７Ｖとする。

Ａ３）制御電圧Ｖｃｏｎｔが０Ｖの時
インバータ回路ＩＮ１の入力端子に０Ｖの制御電圧Ｖｃｏｎｔが入力されて、ＭＯＳＦＥＴ Ｔ１、Ｔ４がオフ状態になる。インバータ回路ＩＮ１の出力端子から３Ｖの電源電圧Ｖｃｃが出力されて、ＭＯＳＦＥＴ Ｔ２、Ｔ３がオン状態になる。

これにより、端子ＲＦ_１と端子ＲＦ_ＣＯＭとの間が遮断状態になり、端子ＲＦ_２と端子ＲＦ_ＣＯＭとの間が導通状態となる。

Ｂ３）制御電圧Ｖｃｏｎｔが３Ｖの時
ＭＯＳＦＥＴ Ｔ１、Ｔ４がオン状態、ＭＯＳＦＥＴ Ｔ２、Ｔ３がオフ状態になる。

この結果、端子ＲＦ_１と端子ＲＦ_ＣＯＭとの間は導通状態になり、端子ＲＦ_２と端子ＲＦ_ＣＯＭとの間は遮断状態となる。

上記実施の形態１と同様に、本実施の形態３においてもオン状態となるＭＯＳＦＥＴのＶｇｓ−Ｖｔｈは２．３Ｖと十分に高く、小さいオン抵抗が実現される。

また、オフ状態となるＭＯＳＦＥＴのＶｇｓ−Ｖｔｈは−３．７Ｖと十分に低く、最大許容入力電力は十分に高い値（２７.３８ｄＢｍ）が得られる。

さらに大きい最大許容入力電力が必要な場合は、ＭＯＳＦＥＴ Ｔ１〜Ｔ４を縦積みにするか、あるいはマルチゲート構造とすればよい。

ここで、本実施の形態３と、比較例としての高周波半導体切替回路例との対比を行う。

図４に、比較例によるシャント型ＳＰＤＴスイッチの構成を示す。

共通の高周波入力端子ＲＦ_ＣＯＭと、一方の高周波入力端子ＲＦ_１との間に、スイッチング用のＭＯＳＦＥＴ Ｔ１のソース、ドレインが接続され、高周波入力端子ＲＦ_ＣＯＭと、一方の高周波入力端子ＲＦ_１との間にスイッチング用のＭＯＳＦＥＴ Ｔ１のソース、ドレインが接続されている。

端子ＲＦ_１と接地端子ＧＮＤ_１との間に、シャント用のＭＯＳＦＥＴ Ｔ３のソース、ドレインが接続され、端子ＲＦ_２と接地端子ＧＮＤ_２との間に、シャント用のＭＯＳＦＥＴ Ｔ４のソース、ドレインが接続されている。

ＭＯＳＦＥＴ Ｔ１、Ｔ４のゲートには抵抗Ｒｇ１、Ｒｇ４を介して、制御電圧Ｖｃｏｎｔが入力されるインバータ回路ＩＮ１の入力端子が接続され、ＭＯＳＦＥＴ Ｔ２、Ｔ３のゲートには抵抗Ｒｇ２、Ｒｇ３を介して、インバータ回路ＩＮ１の出力端子が接続されている。

端子ＲＦ_１、ＲＦ_２、ＲＦ_ＣＯＭ、ＧＮＤ_１、ＧＮＤ_２と、それぞれのＭＯＳＦＥＴの一端との間には、容量Ｃ１〜Ｃ５が接続されている。

そしてこの比較例では、トランジスタＴ１〜Ｔ４のそれぞれの一端に、抵抗Ｒｄｄ１〜Ｒｄｄ３を介してバイアス電位として中間電位Ｖｂｉａｓが印加されている。

上記実施の形態１〜３と同様に、電源電圧Ｖｃｃ＝３Ｖ、閾値電圧Ｖｔｈ＝０．７Ｖ、さらに中間電位Ｖｂｉａｓ＝１．５Ｖとした場合に、Ｖｇｓ−Ｖｔｈの値を計算すると以下のようである。

Ａ０）オン状態の時
Ｖｇｓ−Ｖｔｈ＝３−１．５−０．７＝０．８Ｖ
この値は、上記実施の形態１〜３における２．３Ｖより低く、よって本実施の形態１〜３によりオン抵抗が増加する。

Ｂ０）オフ状態の時
Ｖｇｓ−Ｖｔｈ＝０−１．５−０．７＝−２．２Ｖ
上記実施の形態１〜３における値は−３．７Ｖであり、比較例では最大許容入力電力が低下する。

以上のように、本実施の形態１〜３によれば、オン抵抗が減少すると共に最大許容入力電力が増加することがわかる。

以上、３つの実施の形態１〜３について説明したが、上記実施の形態１として示された回路を１ユニットとし、それを複数個組み合わせてスイッチを構成することにより、同様の効果が得られる。

また、一般にＳＯＩ（Silicon On Insulator）基板を用いて形成したＣＭＯＳスイッチは高周波特性に優れるが、本発明においてもＳＯＩを用いることは有効である。

また、上記実施の形態１〜３では、電源電圧Ｖｃｃとして３Ｖの場合を例にとり説明したが、より高い電源電圧を用いた場合には最大許容入力電力はそれに伴って向上する。

また、外部から供給される電源電圧Ｖｃｃを、別途設けられたチャージポンプ回路によって昇圧し、上記電源端子Ｖｃｃに供給することによって最大許容入力電力を向上させることも有効である。

上記実施の形態１〜３において用いられている容量は、その構成について限定しないか、高周波特性に優れるＭＩＭ（金属・絶縁体・金属）構造のものを用いるとより高周波特性を改善することができる。また、その値はボンディングワイヤ等に寄生するインダクタンスの値を考慮し、それらと直列共振するような値に設定することが望ましい。

また、ＳＰｎＴ（ｎは３以上の整数）スイッチを構成する場合、制御端子の数を減らすために、上記実施の形態１〜３におけるインバータ回路等のロジック回路をＣＭＯＳ回路で構成し、同一半導体基板に集積してもよい。

本発明の実施の形態１による高周波半導体切替回路の構成を示す回路図。 本発明の実施の形態２による高周波半導体切替回路の構成を示す回路図。 本発明の実施の形態３による高周波半導体切替回路の構成を示す回路図。 比較例による高周波半導体切替回路の構成を示す回路図。

符号の説明

Ｒｇ１〜Ｒｇ４、Ｒｄ１〜Ｒｄ４ 高周波信号遮断用抵抗
Ｃ１〜Ｃ８ ＤＣ成分除去用容量
Ｔ１〜Ｔ４ エンハンスメント型ｎチャネルＭＯＳＦＥＴ
ＲＦ_ＣＯＭ 高周波信号入力端子
ＲＦ_１、ＲＦ_２ 共通高周波信号入力端子
ＧＮＤ_１、ＧＮＤ_２ 高周波接地端子
ＧＮＤ 接地端子
Ｖｃｃ 電源電圧端子
Ｖｃｏｎｔ 制御端子
ＰＴ１ ｐチャネルＭＯＳＦＥＴ
ＮＴ１ ｎチャネルＭＯＳＦＥＴ
ＩＮ１ ＣＭＯＳインバータ回路

Claims (5)

1. エンハンスメント型ｎチャネルＭＯＳＦＥＴと、
   第１、第２の端子と、
   前記ＭＯＳＦＥＴのスイッチングを制御する制御信号が入力される制御端子と、
   前記ＭＯＳＦＥＴのドレイン又はソースと前記第１の端子との間に接続された第１の容量素子と、
   前記ＭＯＳＦＥＴのソース又はドレインと前記第２の端子との間に接続された第２の容量素子と、
   前記ＭＯＳＦＥＴのゲートと、前記制御端子との間に接続された第１の抵抗と、
   前記制御端子に入力側が接続された、前記ＭＯＳＦＥＴのスイッチング制御用の論理回路と、
   前記ＭＯＳＦＥＴのソースまたはドレインのいずれか一方と、前記論理回路の出力側との間に接続された第２の抵抗と、
   を備えることを特徴とする半導体切替回路。
2. 第１、第２のエンハンスメント型ｎチャネルＭＯＳＦＥＴと、
   第１、第２、第３の端子と、
   前記第１、第２のＭＯＳＦＥＴのそれぞれのスイッチングを制御する制御信号が入力される制御端子と、
   前記第１のＭＯＳＦＥＴのドレイン又はソースと前記第１の端子との間に接続された第１の容量素子と、
   前記第１のＭＯＳＦＥＴのソース又はドレインと前記第２の端子との間に接続された第２の容量素子と、
   前記第２のＭＯＳＦＥＴのドレイン又はソースと前記第２の端子との間に接続された第３の容量素子と、
   前記第２のＭＯＳＦＥＴのソース又はドレインと前記第３の端子との間に接続された第４の容量素子と、
   前記第１のＭＯＳＦＥＴのゲートと、前記制御端子との間に接続された第１の抵抗と、
   前記制御端子に入力側が接続された、前記ＭＯＳＦＥＴのスイッチング制御用の論理回路と、
   前記第１のＭＯＳＦＥＴのソースまたはドレインのいずれか一方と、前記論理回路の出力側との間に接続された第２の抵抗と、
   前記第２のＭＯＳＦＥＴのソースまたはドレインのいずれか一方と、前記制御端子との間に接続された第３の抵抗と、
   前記第２のＭＯＳＦＥＴのゲートと、前記論理回路の出力側との間に接続された第４の抵抗と、
   を備えることを特徴とする半導体切替回路。
3. 前記第１、第２のＭＯＳＦＥＴの少なくともいずれか一つのソース、ドレインに並列に接続されたインダクタ素子をさらに備えることを特徴とする請求項２記載の半導体切替回路。
4. 第１、第２、第３、第４のエンハンスメント型ｎチャネルＭＯＳＦＥＴと、
   第１、第２、第３、第４、第５の端子と、
   前記第１〜第４のＭＯＳＦＥＴのそれぞれのスイッチングを制御する制御信号が入力される制御端子と、
   前記第１のＭＯＳＦＥＴのドレイン又はソースと前記第１の端子との間に接続された第１の容量素子と、
   前記第１のＭＯＳＦＥＴのソース又はドレインと前記第２の端子との間に接続された第２の容量素子と、
   前記第２のＭＯＳＦＥＴのドレイン又はソースと前記第２の端子との間に接続された第３の容量素子と、
   前記第２のＭＯＳＦＥＴのソース又はドレインと前記第３の端子との間に接続された第４の容量素子と、
   前記第３のＭＯＳＦＥＴのドレイン又はソースと前記第１の端子との間に接続された第５の容量素子と、
   前記第３のＭＯＳＦＥＴのソース又はドレインと前記第４の端子との間に接続された第６の容量素子と、
   前記第４のＭＯＳＦＥＴのドレイン又はソースと前記第３の端子との間に接続された第７の容量素子と、
   前記第４のＭＯＳＦＥＴのソース又はドレインと前記第５の端子との間に接続された第８の容量素子と、
   前記第１のＭＯＳＦＥＴのゲートと、前記制御端子との間に接続された第１の抵抗と、
   前記制御端子に入力側が接続された、前記第１〜第４のＭＯＳＦＥＴのスイッチング制御用の論理回路と、
   前記第１のＭＯＳＦＥＴのソースまたはドレインのいずれか一方と、前記論理回路の出力側との間に接続された第２の抵抗と、
   前記第２のＭＯＳＦＥＴのソースまたはドレインのいずれか一方と、前記制御端子との間に接続された第３の抵抗と、
   前記第２のＭＯＳＦＥＴのゲートと、前記論理回路の出力側との間に接続された第４の抵抗と、
   前記第３のＭＯＳＦＥＴのゲートと、前記論理回路の出力側との間に接続された第５の抵抗と、
   前記第３のＭＯＳＦＥＴのソースまたはドレインのいずれか一方と、前記制御端子との間に接続された第６の抵抗と、
   前記第４のＭＯＳＦＥＴのゲートと、前記制御端子との間に接続された第７の抵抗と、
   前記第４のＭＯＳＦＥＴのソースまたはドレインのいずれか一方と、前記論理回路の出力側との間に接続された第８の抵抗と、
   を備えることを特徴とする半導体切替回路。
5. 前記論理回路は、ＣＭＯＳ構成によるインバータ回路であることを特徴とする請求項１乃至４のいずれかに記載の半導体切替回路。

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