JP2004146862A - スイッチ半導体集積回路 - Google Patents
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Abstract
【課題】低電圧駆動で、かつ、大電力の高周波信号の切り替えを可能とする。
【解決手段】制御信号入力端子４５に論理値Ｈｉｇｈレベルの信号が印加されると、第１のスイッチＦＥＴ１がオフ状態、第２のスイッチＦＥＴ２がオン状態となり、第２のスイッチＦＥＴ２のゲートには、第５のコンデンサ１５を介して第５のＦＥＴ５のドレインにカップリングされた高周波信号が、オフ状態にある第５のＦＥＴ５のゲート・ドレイン間に生ずる等価的なダイオードにり整流された電圧が、電源５１の直流電圧Ｖｄｄに重畳されて第２の抵抗器２２を介して印加され、そのため、従来に比して低電圧駆動で、かつ、大電力の高周波信号の切り替えが可能となるものである。
【選択図】 図１
【解決手段】制御信号入力端子４５に論理値Ｈｉｇｈレベルの信号が印加されると、第１のスイッチＦＥＴ１がオフ状態、第２のスイッチＦＥＴ２がオン状態となり、第２のスイッチＦＥＴ２のゲートには、第５のコンデンサ１５を介して第５のＦＥＴ５のドレインにカップリングされた高周波信号が、オフ状態にある第５のＦＥＴ５のゲート・ドレイン間に生ずる等価的なダイオードにり整流された電圧が、電源５１の直流電圧Ｖｄｄに重畳されて第２の抵抗器２２を介して印加され、そのため、従来に比して低電圧駆動で、かつ、大電力の高周波信号の切り替えが可能となるものである。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、高周波信号の切り替えを行うスイッチ半導体回路に係り、特に、動作特性の改善を図ったものに関する。
【０００２】
【従来の技術】
高周波信号を扱う携帯電話機や移動体無線通信装置などにおいては、高周波信号の切替を行うためにＧａＡｓ化合物半導体による電界効果トランジスタであるＭＥＳ ＦＥＴ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）やＨＥＭＴ（ＨｉｇｈＥｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）等を用いたスイッチ半導体集積回路が用いられている。
このような移動体無線の携帯端末機器は電池で駆動されるものとなっているため、特に低電圧で高周波信号を切り替えることが可能であるスイッチ半導体集積回路が必要とされている。このようなスイッチ半導体集積回路としては、例えば、インバータ回路が設けられ、１つの制御信号によってスイッチの切り替えが行われるよう構成されてなるＳＰＤＴ（Ｓｉｎｇｌｅ Ｐｏｌｅ Ｄｕａｌ Ｔｈｒｏｗ）スイッチ回路が公知・周知となっている（例えば、特許文献１参照）。
図７には、かかる従来のＳＰＤＴスイッチ回路の一例が示されており、以下、同図を参照しつつこの従来回路について説明することとする。
【０００３】
図７において、Ｐ１，Ｐ２，Ｐ３は、信号端子であり、Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５はＦＥＴ、Ｓ１は制御バイアス印加端子、Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６は抵抗器、Ｃ１，Ｃ２，Ｃ３は直流電流遮断のためのコンデンサ、Ｖ１は駆動電圧を供給する電源である。
この図７の回路例におけるインバータ回路は、一般的に良く知られているＤＣＦＬ（Ｄｉｒｅｃｔ Ｃｏｕｐｌｉｎｇ ＦＥＴ Ｌｏｇｉｃ）であり、インバータ回路を構成するＱ３，Ｑ４，Ｑ５には、エンハンスメントタイプのＦＥＴが用いられ、また、スイッチ用のＱ１，Ｑ２は、オン状態になる際の通過損失低減のために通常はディプレッションタイプのＦＥＴが用いられる。
かかる構成において、例えば、制御バイアス印加端子Ｓ１にＨｉｇｈレベルの電圧を印加した場合に、ＦＥＴＱ３がオン状態になり、スイッチＦＥＴＱ１のゲートはＧＮＤ電位に設定される。また、制御バイアス印加端子Ｓ１に接続されているもう一つのＦＥＴＱ４もオン状態になるため、ＦＥＴＱ５のゲートもＧＮＤ電位に設定されることとなる。その結果、エンハンスメントタイプのＦＥＴＱ５はオフ状態となり、スイッチＦＥＴＱ２のゲートには、負荷抵抗器Ｒ６を介して電源Ｖ１から電源電圧Ｖｄｄが印加されることとなる。また、スイッチＦＥＴＱ１，Ｑ２のドレイン、ソースは、抵抗器Ｒ３を介して電源電圧Ｖｄｄに設定される。
【０００４】
このような電圧がスイッチ回路に供給されることにより、スイッチＦＥＴＱ２のゲート・トレイン間及びゲート・ソース間は同電位となり、スイッチＦＥＴＱ２のドレイン・ソース間は、導通状態となる。一方、スイッチＦＥＴＱ１のゲート・ドレイン間及びゲート・ソース間には電源電圧Ｖｄｄがショットキー接合における逆方向に印加される状態となり、スイッチＦＥＴＱ１のドレイン・ソース間は遮断状態となる。その結果、信号端子Ｐ１と信号端子Ｐ３は電気的に接続されて高周波信号を通すことが可能となる一方、信号端子Ｐ１と信号端子Ｐ２間は電気的に分離された状態となる。
【０００５】
一方、制御バイアス印加端子Ｓ１にＬｏｗレベルの電圧を印加した場合には、スイッチＦＥＴＱ１のゲート電位はＶｄｄに設定され、スイッチＦＥＴＱ２のゲート電位はＧＮＤ電位に設定されるため、上述した制御バイアス印加端子Ｓ１にＨｉｇｈレベルの電圧が印加された場合とは逆に、信号端子Ｐ１と信号端子Ｐ２間が電気的に接続されて高周波信号を通すことが可能となる一方、信号端子Ｐ１と信号端子Ｐ３は電気的に分離されることとなる。
このようなスイッチ半導体集積回路において、通常は、オフ状態のＦＥＴによってスイッチ半導体集積回路が扱うことのできる最大電力が決定されることとなる。例えば、高周波信号の最大電力Ｐｍａｘは一般に下記する式によって与えられることが公知・周知となっている（例えば、非特許文献１参照）。
【０００６】
Ｐｍａｘ＝２｛ｎ（Ｖｂｉａｓ−Ｖｐ）｝２／Ｚ０
【０００７】
ここで、ｎは直列に接続されたスイッチＦＥＴの数、ＶｐはスイッチＦＥＴのピンチオフ電圧、Ｖｂｉａｓはオフ状態のスッチＦＥＴのゲート端子に印加されるバイアス電圧、Ｚ０は系の特性インピーダンスである。この式によれば、スッチ半導体集積回路において、最大電力Ｐｍａｘを増加させるには、直列に接続されるスイッチＦＥＴの数を増やすか、または、スイッチＦＥＴのピンチオフ電圧を浅くするか、さらには、バイアス電圧を高くすれば良いことが理解できる。
【０００８】
【特許文献１】
特開２００２−１６４７７２号公報（第４頁、図１）
【非特許文献１】
相川正義、他４名、「モノリシックマイクロ波集積回路（ＭＭＩＣ）」、社団法人電子情報通信学会、平成９年１月２５日
【０００９】
【発明が解決しようとする課題】
しかしながら、携帯端末機器に使用される上述のような従来のスイッチ半導体集積回路においては、スイッチＦＥＴの数を増加させることは、いわゆるチップ面積の増加を招き、コスト高となるという問題がある。また、スイッチＦＥＴのピンチオフ電圧を浅くすると、スイッチＦＥＴのオン抵抗の増加を招き、スイッチＦＥＴをオン状態にしたときに最も重要な特性の一つである通過損失が悪化してしまうという問題がある。さらに、スイッチＦＥＴのバイアス電圧は、携帯端末機器に用いられるスイッチ半導体集積回路においては、既に述べたように低電圧駆動の要求があり、単純に高くすることはできないという問題がある。
そこで、例えば、ＦＥＴのバイアス電圧を増加させる手段としては、特開平１１−１１２３１４号公報に開示されたような技術が提案されている。すなわち、この方法は、ダイオードと抵抗器とコンデンサとから構成された直流電圧生成回路を用いて高周波信号から直流電圧を生成し、高周波信号のスイッチングタイミングに基づいて、駆動電圧と直流電圧のいずれか高い方からスイッチ制御電圧を生成してバイアス電圧を上昇させるようにしたものである。
しかしながら、この手法では、回路構成が複雑なため、部品点数の増加によるチップ面積の増加や高価格化を招くという問題がある。
【００１０】
本発明は、上記実状に鑑みてなされたもので、低電圧駆動で、しかも、従来に比してより大電力の高周波信号の切り替えを行うことができるスイッチ半導体集積回路を提供するものである。
本発明の他の目的は、高周波特性や歪み特性の改善を図ることのできるスイッチ半導体集積回路を提供することにある。
【００１１】
【課題を解決するための手段】
上記本発明の目的を達成するため、本発明に係るスイッチ半導体集積回路は、
高周波信号の通過を制御するスイッチＦＥＴを有し、当該スイッチＦＥＴがそのゲートに印加されるスイッチ切替信号によりオン・オフ動作の切り替えがなされるよう構成されてなるスイッチ半導体集積回路であって、
前記スイッチ切替信号を外部から印加される制御信号に応じて生成するインバータ回路を用いてなる論理制御部が設けられ、
当該インバータ回路は、電源に接続された抵抗負荷が接続されてなる接合型ＦＥＴを用いてなり、
前記スイッチＦＥＴのゲートはゲート抵抗器を介して前記インバータ回路の出力端に接続され、当該出力端には高周波信号の一部をカップリングするカップリングコンデンサが接続されて、
前記接合型ＦＥＴのゲート・ドレイン間の等価的なダイオードにより前記カップリングされた高周波信号が整流されて、前記スイッチＦＥＴのゲートに印加される直流電圧に重畳されるよう構成されてなるものである。
【００１２】
かかる構成においては、インバータ回路の接合型ＦＥＴがオフ状態となることで、スッチＦＥＴがオン状態とされ、その際、オフ状態にある接合型ＦＥＴのゲート・ドレイン間に等価的に存在するダイオードにより、カップリングコンデンサによってカップリングされた高周波信号の一部が整流されて、スイッチＦＥＴのゲートに印加される直流電圧に重畳されることとなり、低駆動電圧でありながら従来に比してより大電力の高周波信号の切り替えが可能となるものである。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態について、図１乃至図６を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における第１の回路構成例について、図１を参照しつつ説明する。
この第１の回路構成例におけるスイッチ半導体集積回路ＳＣ１は、スイッチ部１０１と論理制御部１０２とに大別されて構成されたものとなっている。
スイッチ部１０１は、第１及び第２のスイッチＦＥＴ（図１においては、それぞれ「Ｑ１」、「Ｑ２」と表記）１，２を用いてなり、後述するように論理制御部１０２からのスイッチ切替電圧によって第１及び第２のスイッチＦＥＴ１，２の動作が切り替えられて第１乃至第３の信号端子（図１においては、それぞれ「Ｐ１」，「Ｐ２」，「Ｐ３」と表記）４１，４２，４３相互間の接続状態を変えるようになっているものである（詳細は後述）。
論理制御部１０２は、制御信号入力端子（図１においては「Ｓ１」と表記）４５に外部から印加される制御信号に応じて、スイッチ部１０１の第１及び第２のスイッチＦＥＴ１，２の動作を制御するためのスイッチ制御信号を出力するようになっているものである（詳細は後述）。
【００１４】
以下、具体的な回路構成について説明することとする。
まず、スイッチ部１０１は、第１及び第２のスイッチＦＥＴ１，２を主た構成要素としてなるもので、本発明の実施の形態においては、共にディプレッションタイプ電界効果トランジスタが用いられている。
第１のスイッチＦＥＴ１のドレイン（又はソース）は、第１のコンデンサ（図１においては「Ｃ１」と表記）１１を介して第２の信号端子４２に接続される一方、ソース（又はドレイン）は、第２のスイッチＦＥＴ２のドレイン（又はソース）と共に第３のコンデンサ（図１においては「Ｃ３」と表記）１３を介して第１の信号端子４１に接続されている。また、第１のスイッチＦＥＴ１のソース（又はドレイン）と第２のスイッチＦＥＴ２のドレイン（又はソース）は、共に第３の抵抗器（図１においては「Ｒ３」と表記）２３を介して電源（図１においては「Ｖ１」と表記）５１に接続されたものとなっている。
そして、第２のスイッチＦＥＴ２のソース（又はドレイン）は、第２のコンデンサ（図１においては「Ｃ２」と表記）１２を介して第３の信号端子４３に接続されたものとなっている。
【００１５】
また、第１のスイッチＦＥＴ１のゲートは、第１の抵抗器（図１においては「Ｒ１」と表記）２１を介して後述する論理制御部１０２の一つの構成要素である第３のＦＥＴ（図１においては「Ｑ３」と表記）３のドレイン（又はソース）に接続されたものとなっている一方、第２のスイッチＦＥＴ２のゲートは、第２の抵抗器（図１においては「Ｒ３」と表記）２２を介して同じく後述する論理制御部１０２の一つの構成要素である第５のＦＥＴ（図１においては「Ｑ５」と表記）５のドレイン（又はソース）に接続されたものとなっている。
さらに、第１のスイッチＦＥＴ１のドレインは、第４のコンデンサ（図１においては「Ｃ４」と表記）１４を介して第３のＦＥＴ３のドレインに、また、第２のスイッチＦＥＴ２は、第５のコンデンサ（図１においては「Ｃ５」と表記）１５を介して第５のＦＥＴ５のドレインに、それぞれ接続されたものとなっている。
【００１６】
一方、論理制御部１０２は、第３乃至第５のＦＥＴ３〜５を主たる構成要素としてなるもので、本発明の実施の形態においては、エンハンスメントタイプ電界効果トランジスタが用いられ、それぞれ抵抗負荷インバータ回路を構成するものとなっている。
具体的には、まず、制御信号入力端子４５に第３及び第４のＦＥＴ３，４のゲートが接続されたものとなっている。そして、第３及び第４のＦＥＴ３，４のソース（又はドレイン）は共にグランドに接続される一方、第３のＦＥＴ３のドレイン（又はソース）、換言すれば、インバータ回路の出力端は、第４の抵抗器（図１においては「Ｒ４」と表記）２４を介して電源５１に接続されたものとなっている。さらに、第４のＦＥＴ（図１においては「Ｑ４」と表記）４のドレイン（又はソース）は、第５の抵抗器（図１においては「Ｒ５」と表記）２５を介して電源５１に接続されたものとなっている。
【００１７】
また、第５のＦＥＴ５のゲートは、第４のＦＥＴ４のドレイン（又はソース）に接続されたものとなっている。そして、第５のＦＥＴ５のドレイン（又はソース）、換言すれば、インバータ回路の出力端は、第６の抵抗器（図１においては「Ｒ６」と表記）２６を介して電源５１に接続される一方、ソース（又はドレイン）はグランドに接続されたものとなっている。
なお、本発明の実施の形態においては、上述のような構成において、第３のＦＥＴ３のドレインから第１の抵抗器２１と第４のコンデンサ１４の接続点に至るライン及び第５のＦＥＴ５のドレインから第２の抵抗器２と第５のコンデンサ１５の接続点に至るラインを、便宜的に共に「スイッチ切替信号ライン」と称することとする。
【００１８】
次に、上記構成における動作について説明する。
最初に、制御信号入力端子４５に論理値Ｈｉｇｈに対応するレベルの電圧を印加した場合の動作について説明すれば、この場合、この電圧印加により、第３及び第４のＦＥＴ３，４がオン状態（導通状態）となる。
第３のＦＥＴ３がオンとなることにより、第１のスイッチＦＥＴ１のゲートは、ほぼグランド電位となり、そのため、第１のスイッチＦＥＴ１はオフ状態（非導通状態）となる。
一方、第４のＦＥＴ４のオン状態により第５のＦＥＴ５は、オフ状態（非導通状態）となるために、第２のスイッチＦＥＴ２のゲートには、第６の抵抗器２６及び第２の抵抗器２２を介してほぼ電源電圧Ｖｄｄが印加されることとなり、そのため、第２のスイッチＦＥＴ２はオン状態となる。
【００１９】
その結果、第１の信号端子４１と第３の信号端子４３との間で高周波信号の通過が可能となる一方、第１の信号端子４１と第２の信号端子４２との間は第１のスイッチＦＥＴ１のオフ状態により高周波信号の通過は遮断されることとなる。なお、第１の信号端子４１又は第３の信号端子４３に印加された高周波信号の一部は、カップリング用である第５のコンデンサ１５を介してスイッチ切替信号ラインへ漏洩することとなる。
ここで、インバータの負荷抵抗である第４乃至第６の抵抗器２４〜２６は、通常、消費電流低減のために１０ＫΩ〜数１０ＫΩの抵抗値が選択されるため、スイッチ切替信号ラインのインピーダンスは高くなり、そのため、第５のコンデンサ１５を介してスイッチ切替信号ラインへ漏洩してきた高周波信号は、直流電圧である電源電圧Ｖｄｄに重畳されることとなる。
【００２０】
そして、第５のＦＥＴ５は、接合型のゲート構造であるために、そのゲート・ドレイン間は、第５のコンデンサ１５を介して漏洩してきた高周波信号により等価的に逆バイアス状態とされたダイオードが存在すると等価な状態となる。そのため、高周波信号が正の周期の場合には、上述の仮想ダイオードの逆方向耐圧が保たれる範囲でスイッチ切替信号ラインの電圧は上昇してゆくこととなる。
一方、高周波信号の負の周期においては、電源電圧Ｖｄｄとこの電源電圧Ｖｄｄに重畳される高周波信号の和の電圧値が仮想ダイオードのビルトイン電圧Ｖｂｉを超えると、ダイオードはオン状態、すなわち、第５のＦＥＴ５のゲート・ドレイン間は導通状態となる。そして、第５のＦＥＴ５のゲートに接続されている第４のＦＥＴ４はオン状態にあるため、第５のＦＥＴ５のゲートはグランド電位にほぼ等しくなり、スイッチ切替信号ラインの電圧は−Ｖｂｉに固定されることとなる。
その結果、オン状態にある第２のスイッチＦＥＴ２のゲートが接続されるスイッチ切替信号ラインには、図４に示されるような整流電圧波形が現れることとなる。この整流電圧の直流電圧成分は、当然に図４からも理解できるように、電源電圧Ｖｄｄよりも高い状態となる。したがって、オン状態にあるスイッチＦＥＴ、すなわち、この場合には、第２のスイッチＦＥＴ２のゲートには、電源電圧Ｖｄｄよりも高い直流電圧が印加されることとなる。
【００２１】
このため、オン状態の第２のスイッチＦＥＴ２のゲート電圧がドレイン・ソース電位であるＶｄｄよりも高くなり、このＶｄｄとの電位差が、オン状態のスイッチＦＥＴのゲート・ドレイン間及びゲート・ソース間にそれぞれ等価的に存在するダイオードのビルトイン電圧Ｖｂｉを越えた場合にはその等価的なダイオードがオン状態となる。したがって、オン状態の第２のスイッチＦＥＴ２のゲートに印加される電圧からビルトイン電圧Ｖｂｉを差し引いた電圧が第２のスイッチＦＥＴ２のドレイン及びソースに現れることとなる。
一方、この時、オフ状態にある第１のスイッチＦＥＴ１のドレイン電圧、ソース電圧は、オン状態にある第２のスイッチＦＥＴ２と同電位となるために、オフ状態の第１のスイッチＦＥＴ１のドレイン電圧、ソース電圧も電源電圧Ｖｄｄから上昇することとなる。
【００２２】
また、オフ状態にある第１のスイッチＦＥＴ１のゲート電圧は、先に述べたようにグランド電位に固定されている。そのため、オフ状態にある第１のスイッチＦＥＴ１のゲート・ドレイン間、ゲート・ソース間に印加される逆方向のバイアス電圧は、通常は電源電圧Ｖｄｄであるが、本発明の実施の形態におけるスイッチ半導体集積回路の場合、上述したような動作故にＶｄｄよりも高いバイアス電圧を印加することが可能となる。その結果、オフ状態にあるＦＥＴ、すなわち、この場合、第１のスイッチＦＥＴ１が扱うことのできる最大電力が増加し、スイッチ半導体集積回路全体として、より大信号の切り替えが可能となるものである。
これは、入力電力が大きいほど顕著になり、電源電圧を増加させることなく大信号入力時には電源電圧を上昇させたと等価な状態となるため、低電圧駆動においても大電力の高周波信号を切り替えることが可能なスイッチ半導体集積回路が提供されることとなるものである。
【００２３】
図５には、本発明に係るスイッチ半導体集積回路におけるオフ状態のスイッチＦＥＴのドレイン、ソース端子電圧の測定例が示されており、以下、同図について説明すれば、まず、同図において横軸は入力電力を、縦軸はドレイン（又はソース）端子電圧を、それぞれ表すものとなっている。
まず、従来回路においては、入力電力の変化に関わらずドレイン端子電圧はＶｄｄで一定である。一方、本発明に係るスイッチ半導体集積回路においては、入力電力が小さい範囲においては、ドレイン端子に現れる電圧は、電源電圧Ｖｄｄであるが、入力電力がさらに増加してゆくと大凡３０ｄＢｍ付近からドレイン端子に現れる直流電圧は上昇し始め、更に入力電力を増加させてゆくと、入力電力の増加に従いドレイン端子電圧も上昇してゆくようになることが図５から確認できるものとなっている。
【００２４】
次に、図６には、本発明に係るスイッチ半導体集積回路における入力電力に対する通過損失の測定例が示されており、以下、同図について説明すれば、まず、同図において横軸は入力電力を、縦軸は通過損失を、それぞれ表すものとなっている。また、図６において、点線は従来回路の測定例を、実線は本発明に係るスイッチ半導体集積回路の測定例を、それぞれ表している。
なお、従来回路は、図１の構成例における第４及び第５のコンデンサ１４，１５に相当するコンデンサが無いことを除けば、使用されているＦＥＴの接続数、ＦＥＴのピンチオフ電圧、電源電圧は同一条件のものである。
この測定例によれば、従来回路の場合、入力電力が大凡３３ｄＢｍ付近から通過損失の劣化が始まり、以後、入力電力の増加に伴い指数関数的に通過損失が増大してゆくものとなっていることが確認できる（図６の点線の特性線参照）。
これに対して、本発明に係るスイッチ半導体集積回路の場合、従来回路と同一の動作電圧にも関わらず入力電力が増加しても通過損失の劣化は生じないことが確認できるものとなっている（図６の実線の特性線参照）。
【００２５】
このように、本発明に係るスイッチ半導体集積回路の場合、電源電圧を大きくすることなく動作特性の中の重要な一つである電力切り替え能力の大幅な改善が可能なものとなっている。また、図１に示された第４及び第５のコンデンサ１４，１５に相当する高周波信号をカップリングさせるに用いられるコンデンサは、通常、１ｐＦ以下の微少容量で十分であるため、集積回路の規模やチップサイズを大きくすること無しに上述したような動作特性を得ることができるものである。
なお、ゲート電圧の上昇が始まる入力電力は、高周波信号ラインとカップリングさせるための第４及び第５のコンデンサ１４，１５の値により調整することが可能である。さらに、図１に示された構成例においては、第４のコンデンサ１４の一端は、第２の信号端子４２側に、第５のコンデンサ１５の一端は、第３の信号端子４３側に、それぞれ接続されたものとなっているが、第１の信号端子４１側に接続しても同様の機能、動作を得ることができる。
【００２６】
次に、第２の構成例について、図２を参照しつつ説明する。なお、図１に示された構成例と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の構成例におけるスイッチ半導体集積回路ＳＣ２は、論理制御部１０２Ａにおいて、第１の構成例に示された構成に加えて、さらに、第６及び第７のコンデンサ１６，１７が増設された構成を有するものとなっている。
すなわち、補助コンデンサとしての第６のコンデンサ（図２においては「Ｃ６」と表記）１６は、第３のＦＥＴ３のドレイン（又はソース）とグランド間に接続されて設けられたものとなっている一方、補助コンデンサとしての第７のコンデンサ（図２においては「Ｃ７」と表記）１７は、第５のＦＥＴ５のドレイン（又はソース）とグランド間に接続されて設けられたものとなっている。
【００２７】
かかる構成においては、第６及び第７のコンデンサ１６，１７により、スイッチ切替信号ラインに生ずる不必要な高周波信号の除去がなされると共に、このスッチ半導体集積回路ＳＣ２に入力された高周波信号をカップリングさせるための第４及び第５のコンデンサ１４，１５と、第６及び第７のコンデンサ１６，１７との容量比を適宜設定することによって、スイッチ切替信号ラインに重畳させる高周波信号電圧成分の大きさを設定することが可能なものとなっている。
上述のいずれの構成例においても、インバータ回路を有する構成のものを例に示したが、スイッチＦＥＴ（上述の構成例においては、第１及び第２のスイッチＦＥＴ１，２に相当するもの）のゲート接続されているスイッチ切替信号ラインが高インピーダンスである場合には、インバータ回路を有する構成以外であっても本発明の原理を適用することが可能であり、同様な効果を得ることができるものである。
【００２８】
次に、第３の構成例について、図３を参照しつつ説明する。なお、図１に示された構成例と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明する。
この第３の構成例におけるスイッチ半導体集積回路ＳＣ３は、第１及び第２の構成例と異なり、インバータ回路による論理制御部を有しない構成の例である。
すなわち、スイッチ部１０１の第１及び第２のスイッチＦＥＴ１，２のゲートへのスイッチ切替信号の供給のための回路構成が図１に示された構成例と異なる点を除けば、図１に示された構成例と基本的に同一である。
具体的には、まず、第１の抵抗器２１と第４のコンデンサＣ４との接続点と第１の制御信号入力端子４５との間には、第７の抵抗器（図３においては「Ｒ７」と表記）２７が接続されたものとなっており、外部の論理回路（図示せず）からの第１の制御信号入力端子４５に印加されるスイッチ切替信号が第７の抵抗器２７及び第１の抵抗器２１を介して第１のスイッチＦＥＴ１のゲートへ印加されるようになっている。また、第１の抵抗器２１と第４のコンデンサ１４の接続点とグランドとの間には、第１のダイオード（図３においては「Ｄ１」と表記）３１が、そのアノードがグランドに、カソードが第１の抵抗器２１と第４のコンデンサ１４の接続点に、それぞれ接続されるようにして設けられたものとなっている。なお、第７の抵抗器２７は、１０ＫΩ〜数１０ＫΩ程度のものが好適である。
【００２９】
一方、第２の抵抗器２２と第５のコンデンサ１５の接続点と第２の制御信号入力端子４６との間には、第８の抵抗器（図３においては「Ｒ８」と表記）２８が接続されたものとなっており、外部の論理回路からの第２の制御信号入力端子４６に印加されるスイッチ切替信号が第８の抵抗器２８及び第２の抵抗器２２を介して第２のスイッチＦＥＴ２のゲートへ印加されるようになっている。また、第２の抵抗器２２と第５のコンデンサ１５の接続点とグランドとの間には、第２のダイオード（図３においては「Ｄ２」と表記）３２が、そのアノードがグランドに、カソードが第２の抵抗器２２と第５のコンデンサ１５の接続点に、それぞれ接続されるようにして設けられたものとなっている。なお、第８の抵抗器２８は、１０ＫΩ〜数１０ＫΩ程度のものが好適である。
さらに、第３の抵抗器２３の一端は、図１の構成例と同様に第１のスイッチＦＥＴ１のソース（又はドレイン）と第２のスイッチＦＥＴ２のドレイン（又はソース）の接続点に接続される一方、他端は、電源５１に接続されたものとなっている。
【００３０】
かかる構成においては、第１の制御信号入力端子４５と第２の制御信号入力端子４６には、外部の図示されない論理回路から、それぞれ逆の論理信号が印加されることとなる。
すなわち、例えば、第１の制御信号入力端子４５に電源５１から供給される電源電圧Ｖｄｄと同電位を印加し、第２の制御信号入力端子４６をグランド電位とした場合、第１のスイッチＦＥＴ１は、ゲート・ドレイン間、ゲート・ソース間が同電位となり、そのため、オン状態となって、高周波信号をドレイン・ソース間に通過させることが可能となる。一方、第２のスイッチＦＥＴ２は、ドレイン・ソース間の電位はＶｄｄであるが、ゲートはグランド電位であるためオフ状態となる。
この状態において、第１の信号端子４１又は第２の信号端子４２から高周波信号を入力した場合、カップリング用の第４のコンデンサ１４によって高周波信号の一部が第１の抵抗器２１と第７の抵抗器２７の間（接続点）へ漏れる。第７の抵抗器２７は高抵抗であるため、漏れてきた高周波信号の一部と第１の制御信号入力端子４５を介して外部から印加されたスイッチ切替信号としての直流電圧は互いに重畳されることとなるが、高周波信号の負の周期の部分は、第１のダイオード３１によりダイオードのビルトイン電圧−Ｖｂｉに固定されることとなる。その結果、図１の構成例を参照しつつ説明したと同様な原理により、このスイッチ半導体集積回路ＳＣ２に大信号を印加した際には、オフ状態のスイッチＦＥＴ（第１又は第２のスイッチＦＥＴ１，２）の切り替え電圧を上昇させることができ、低駆動電圧で大信号の切り替えが可能となるものである。
【００３１】
本発明の実施の形態においては、ＳＰＤＴ（Ｓｉｎｇｌｅ Ｐｏｌｅ Ｄｕａｌ Ｔｈｒｏｗ）スイッチを例に採り説明したが、ＤＰＤＴ（Ｄｕａｌ Ｐｏｌｅ Ｄｕａｌ Ｔｈｒｏｗ）スイッチなどのスイッチ回路内にオン状態のスイッチＦＥＴとオフ状態のスイッチＦＥＴがあるような一般的なスイッチ半導体集積回路においても同様に本発明を適用することができるものである。
【００３２】
【発明の効果】
以上、述べたように、本発明によれば、入力された高周波信号の一部を整流して、オン状態となる高周波信号通過用のスイッチＦＥＴのゲート電圧に重畳できるような構成とすることにより、駆動電圧を大きくすること無く、従来に比してより大電力の高周波信号の切り替えができるという効果を奏するものである。
また、従来に比してより大きな電力の高周波信号の切り替えが可能となるため、高周波特性や歪み特性が改善されたスイッチ半導体集積回路を提供することができるという効果を奏するものである。
【図面の簡単な説明】
【図１】本発明の実施の形態におけるスイッチ半導体集積回路の第１の回路構成例を示す回路図である。
【図２】本発明の実施の形態におけるスイッチ半導体集積回路の第２の回路構成例を示す回路図である。
【図３】本発明の実施の形態におけるスイッチ半導体集積回路の第３の回路構成例を示す回路図である。
【図４】本発明の実施の形態におけるスイッチ半導体集積回路のオン状態にあるスイッチＦＥＴのゲート電圧の変化を示す特性線図である。
【図５】本発明の実施の形態におけるスイッチ半導体集積回路のオフ状態にあるスイッチＦＥＴの入力電力の変化に対するドレイン電圧の変化を示す特性線図である。
【図６】本発明の実施の形態におけるスイッチ半導体集積回路及び従来回路の入力電力に対する通過損失の変化を示す特性線図である。
【図７】従来回路の一回路構成例を示す回路図である。
【符号の説明】
１…第１のスイッチＦＥＴ
２…第２のスイッチＦＥＴ
３…第３のＦＥＴ
４…第４のＦＥＴ
５…第５のＦＥＴ
１４…第４のコンデンサ（カップリングコンデンサ）
１５…第５のコンデンサ（カップリングコンデンサ）
１６…第６のコンデンサ（補助コンデンサ）
１７…第７のコンデンサ（補助コンデンサ）
４１…第１の信号端子
４２…第２の信号端子
４３…第３の信号端子
４５…第１の切替制御信号端子
４６…第２の切替制御信号端子
【発明の属する技術分野】
本発明は、高周波信号の切り替えを行うスイッチ半導体回路に係り、特に、動作特性の改善を図ったものに関する。
【０００２】
【従来の技術】
高周波信号を扱う携帯電話機や移動体無線通信装置などにおいては、高周波信号の切替を行うためにＧａＡｓ化合物半導体による電界効果トランジスタであるＭＥＳ ＦＥＴ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）やＨＥＭＴ（ＨｉｇｈＥｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）等を用いたスイッチ半導体集積回路が用いられている。
このような移動体無線の携帯端末機器は電池で駆動されるものとなっているため、特に低電圧で高周波信号を切り替えることが可能であるスイッチ半導体集積回路が必要とされている。このようなスイッチ半導体集積回路としては、例えば、インバータ回路が設けられ、１つの制御信号によってスイッチの切り替えが行われるよう構成されてなるＳＰＤＴ（Ｓｉｎｇｌｅ Ｐｏｌｅ Ｄｕａｌ Ｔｈｒｏｗ）スイッチ回路が公知・周知となっている（例えば、特許文献１参照）。
図７には、かかる従来のＳＰＤＴスイッチ回路の一例が示されており、以下、同図を参照しつつこの従来回路について説明することとする。
【０００３】
図７において、Ｐ１，Ｐ２，Ｐ３は、信号端子であり、Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５はＦＥＴ、Ｓ１は制御バイアス印加端子、Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６は抵抗器、Ｃ１，Ｃ２，Ｃ３は直流電流遮断のためのコンデンサ、Ｖ１は駆動電圧を供給する電源である。
この図７の回路例におけるインバータ回路は、一般的に良く知られているＤＣＦＬ（Ｄｉｒｅｃｔ Ｃｏｕｐｌｉｎｇ ＦＥＴ Ｌｏｇｉｃ）であり、インバータ回路を構成するＱ３，Ｑ４，Ｑ５には、エンハンスメントタイプのＦＥＴが用いられ、また、スイッチ用のＱ１，Ｑ２は、オン状態になる際の通過損失低減のために通常はディプレッションタイプのＦＥＴが用いられる。
かかる構成において、例えば、制御バイアス印加端子Ｓ１にＨｉｇｈレベルの電圧を印加した場合に、ＦＥＴＱ３がオン状態になり、スイッチＦＥＴＱ１のゲートはＧＮＤ電位に設定される。また、制御バイアス印加端子Ｓ１に接続されているもう一つのＦＥＴＱ４もオン状態になるため、ＦＥＴＱ５のゲートもＧＮＤ電位に設定されることとなる。その結果、エンハンスメントタイプのＦＥＴＱ５はオフ状態となり、スイッチＦＥＴＱ２のゲートには、負荷抵抗器Ｒ６を介して電源Ｖ１から電源電圧Ｖｄｄが印加されることとなる。また、スイッチＦＥＴＱ１，Ｑ２のドレイン、ソースは、抵抗器Ｒ３を介して電源電圧Ｖｄｄに設定される。
【０００４】
このような電圧がスイッチ回路に供給されることにより、スイッチＦＥＴＱ２のゲート・トレイン間及びゲート・ソース間は同電位となり、スイッチＦＥＴＱ２のドレイン・ソース間は、導通状態となる。一方、スイッチＦＥＴＱ１のゲート・ドレイン間及びゲート・ソース間には電源電圧Ｖｄｄがショットキー接合における逆方向に印加される状態となり、スイッチＦＥＴＱ１のドレイン・ソース間は遮断状態となる。その結果、信号端子Ｐ１と信号端子Ｐ３は電気的に接続されて高周波信号を通すことが可能となる一方、信号端子Ｐ１と信号端子Ｐ２間は電気的に分離された状態となる。
【０００５】
一方、制御バイアス印加端子Ｓ１にＬｏｗレベルの電圧を印加した場合には、スイッチＦＥＴＱ１のゲート電位はＶｄｄに設定され、スイッチＦＥＴＱ２のゲート電位はＧＮＤ電位に設定されるため、上述した制御バイアス印加端子Ｓ１にＨｉｇｈレベルの電圧が印加された場合とは逆に、信号端子Ｐ１と信号端子Ｐ２間が電気的に接続されて高周波信号を通すことが可能となる一方、信号端子Ｐ１と信号端子Ｐ３は電気的に分離されることとなる。
このようなスイッチ半導体集積回路において、通常は、オフ状態のＦＥＴによってスイッチ半導体集積回路が扱うことのできる最大電力が決定されることとなる。例えば、高周波信号の最大電力Ｐｍａｘは一般に下記する式によって与えられることが公知・周知となっている（例えば、非特許文献１参照）。
【０００６】
Ｐｍａｘ＝２｛ｎ（Ｖｂｉａｓ−Ｖｐ）｝２／Ｚ０
【０００７】
ここで、ｎは直列に接続されたスイッチＦＥＴの数、ＶｐはスイッチＦＥＴのピンチオフ電圧、Ｖｂｉａｓはオフ状態のスッチＦＥＴのゲート端子に印加されるバイアス電圧、Ｚ０は系の特性インピーダンスである。この式によれば、スッチ半導体集積回路において、最大電力Ｐｍａｘを増加させるには、直列に接続されるスイッチＦＥＴの数を増やすか、または、スイッチＦＥＴのピンチオフ電圧を浅くするか、さらには、バイアス電圧を高くすれば良いことが理解できる。
【０００８】
【特許文献１】
特開２００２−１６４７７２号公報（第４頁、図１）
【非特許文献１】
相川正義、他４名、「モノリシックマイクロ波集積回路（ＭＭＩＣ）」、社団法人電子情報通信学会、平成９年１月２５日
【０００９】
【発明が解決しようとする課題】
しかしながら、携帯端末機器に使用される上述のような従来のスイッチ半導体集積回路においては、スイッチＦＥＴの数を増加させることは、いわゆるチップ面積の増加を招き、コスト高となるという問題がある。また、スイッチＦＥＴのピンチオフ電圧を浅くすると、スイッチＦＥＴのオン抵抗の増加を招き、スイッチＦＥＴをオン状態にしたときに最も重要な特性の一つである通過損失が悪化してしまうという問題がある。さらに、スイッチＦＥＴのバイアス電圧は、携帯端末機器に用いられるスイッチ半導体集積回路においては、既に述べたように低電圧駆動の要求があり、単純に高くすることはできないという問題がある。
そこで、例えば、ＦＥＴのバイアス電圧を増加させる手段としては、特開平１１−１１２３１４号公報に開示されたような技術が提案されている。すなわち、この方法は、ダイオードと抵抗器とコンデンサとから構成された直流電圧生成回路を用いて高周波信号から直流電圧を生成し、高周波信号のスイッチングタイミングに基づいて、駆動電圧と直流電圧のいずれか高い方からスイッチ制御電圧を生成してバイアス電圧を上昇させるようにしたものである。
しかしながら、この手法では、回路構成が複雑なため、部品点数の増加によるチップ面積の増加や高価格化を招くという問題がある。
【００１０】
本発明は、上記実状に鑑みてなされたもので、低電圧駆動で、しかも、従来に比してより大電力の高周波信号の切り替えを行うことができるスイッチ半導体集積回路を提供するものである。
本発明の他の目的は、高周波特性や歪み特性の改善を図ることのできるスイッチ半導体集積回路を提供することにある。
【００１１】
【課題を解決するための手段】
上記本発明の目的を達成するため、本発明に係るスイッチ半導体集積回路は、
高周波信号の通過を制御するスイッチＦＥＴを有し、当該スイッチＦＥＴがそのゲートに印加されるスイッチ切替信号によりオン・オフ動作の切り替えがなされるよう構成されてなるスイッチ半導体集積回路であって、
前記スイッチ切替信号を外部から印加される制御信号に応じて生成するインバータ回路を用いてなる論理制御部が設けられ、
当該インバータ回路は、電源に接続された抵抗負荷が接続されてなる接合型ＦＥＴを用いてなり、
前記スイッチＦＥＴのゲートはゲート抵抗器を介して前記インバータ回路の出力端に接続され、当該出力端には高周波信号の一部をカップリングするカップリングコンデンサが接続されて、
前記接合型ＦＥＴのゲート・ドレイン間の等価的なダイオードにより前記カップリングされた高周波信号が整流されて、前記スイッチＦＥＴのゲートに印加される直流電圧に重畳されるよう構成されてなるものである。
【００１２】
かかる構成においては、インバータ回路の接合型ＦＥＴがオフ状態となることで、スッチＦＥＴがオン状態とされ、その際、オフ状態にある接合型ＦＥＴのゲート・ドレイン間に等価的に存在するダイオードにより、カップリングコンデンサによってカップリングされた高周波信号の一部が整流されて、スイッチＦＥＴのゲートに印加される直流電圧に重畳されることとなり、低駆動電圧でありながら従来に比してより大電力の高周波信号の切り替えが可能となるものである。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態について、図１乃至図６を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における第１の回路構成例について、図１を参照しつつ説明する。
この第１の回路構成例におけるスイッチ半導体集積回路ＳＣ１は、スイッチ部１０１と論理制御部１０２とに大別されて構成されたものとなっている。
スイッチ部１０１は、第１及び第２のスイッチＦＥＴ（図１においては、それぞれ「Ｑ１」、「Ｑ２」と表記）１，２を用いてなり、後述するように論理制御部１０２からのスイッチ切替電圧によって第１及び第２のスイッチＦＥＴ１，２の動作が切り替えられて第１乃至第３の信号端子（図１においては、それぞれ「Ｐ１」，「Ｐ２」，「Ｐ３」と表記）４１，４２，４３相互間の接続状態を変えるようになっているものである（詳細は後述）。
論理制御部１０２は、制御信号入力端子（図１においては「Ｓ１」と表記）４５に外部から印加される制御信号に応じて、スイッチ部１０１の第１及び第２のスイッチＦＥＴ１，２の動作を制御するためのスイッチ制御信号を出力するようになっているものである（詳細は後述）。
【００１４】
以下、具体的な回路構成について説明することとする。
まず、スイッチ部１０１は、第１及び第２のスイッチＦＥＴ１，２を主た構成要素としてなるもので、本発明の実施の形態においては、共にディプレッションタイプ電界効果トランジスタが用いられている。
第１のスイッチＦＥＴ１のドレイン（又はソース）は、第１のコンデンサ（図１においては「Ｃ１」と表記）１１を介して第２の信号端子４２に接続される一方、ソース（又はドレイン）は、第２のスイッチＦＥＴ２のドレイン（又はソース）と共に第３のコンデンサ（図１においては「Ｃ３」と表記）１３を介して第１の信号端子４１に接続されている。また、第１のスイッチＦＥＴ１のソース（又はドレイン）と第２のスイッチＦＥＴ２のドレイン（又はソース）は、共に第３の抵抗器（図１においては「Ｒ３」と表記）２３を介して電源（図１においては「Ｖ１」と表記）５１に接続されたものとなっている。
そして、第２のスイッチＦＥＴ２のソース（又はドレイン）は、第２のコンデンサ（図１においては「Ｃ２」と表記）１２を介して第３の信号端子４３に接続されたものとなっている。
【００１５】
また、第１のスイッチＦＥＴ１のゲートは、第１の抵抗器（図１においては「Ｒ１」と表記）２１を介して後述する論理制御部１０２の一つの構成要素である第３のＦＥＴ（図１においては「Ｑ３」と表記）３のドレイン（又はソース）に接続されたものとなっている一方、第２のスイッチＦＥＴ２のゲートは、第２の抵抗器（図１においては「Ｒ３」と表記）２２を介して同じく後述する論理制御部１０２の一つの構成要素である第５のＦＥＴ（図１においては「Ｑ５」と表記）５のドレイン（又はソース）に接続されたものとなっている。
さらに、第１のスイッチＦＥＴ１のドレインは、第４のコンデンサ（図１においては「Ｃ４」と表記）１４を介して第３のＦＥＴ３のドレインに、また、第２のスイッチＦＥＴ２は、第５のコンデンサ（図１においては「Ｃ５」と表記）１５を介して第５のＦＥＴ５のドレインに、それぞれ接続されたものとなっている。
【００１６】
一方、論理制御部１０２は、第３乃至第５のＦＥＴ３〜５を主たる構成要素としてなるもので、本発明の実施の形態においては、エンハンスメントタイプ電界効果トランジスタが用いられ、それぞれ抵抗負荷インバータ回路を構成するものとなっている。
具体的には、まず、制御信号入力端子４５に第３及び第４のＦＥＴ３，４のゲートが接続されたものとなっている。そして、第３及び第４のＦＥＴ３，４のソース（又はドレイン）は共にグランドに接続される一方、第３のＦＥＴ３のドレイン（又はソース）、換言すれば、インバータ回路の出力端は、第４の抵抗器（図１においては「Ｒ４」と表記）２４を介して電源５１に接続されたものとなっている。さらに、第４のＦＥＴ（図１においては「Ｑ４」と表記）４のドレイン（又はソース）は、第５の抵抗器（図１においては「Ｒ５」と表記）２５を介して電源５１に接続されたものとなっている。
【００１７】
また、第５のＦＥＴ５のゲートは、第４のＦＥＴ４のドレイン（又はソース）に接続されたものとなっている。そして、第５のＦＥＴ５のドレイン（又はソース）、換言すれば、インバータ回路の出力端は、第６の抵抗器（図１においては「Ｒ６」と表記）２６を介して電源５１に接続される一方、ソース（又はドレイン）はグランドに接続されたものとなっている。
なお、本発明の実施の形態においては、上述のような構成において、第３のＦＥＴ３のドレインから第１の抵抗器２１と第４のコンデンサ１４の接続点に至るライン及び第５のＦＥＴ５のドレインから第２の抵抗器２と第５のコンデンサ１５の接続点に至るラインを、便宜的に共に「スイッチ切替信号ライン」と称することとする。
【００１８】
次に、上記構成における動作について説明する。
最初に、制御信号入力端子４５に論理値Ｈｉｇｈに対応するレベルの電圧を印加した場合の動作について説明すれば、この場合、この電圧印加により、第３及び第４のＦＥＴ３，４がオン状態（導通状態）となる。
第３のＦＥＴ３がオンとなることにより、第１のスイッチＦＥＴ１のゲートは、ほぼグランド電位となり、そのため、第１のスイッチＦＥＴ１はオフ状態（非導通状態）となる。
一方、第４のＦＥＴ４のオン状態により第５のＦＥＴ５は、オフ状態（非導通状態）となるために、第２のスイッチＦＥＴ２のゲートには、第６の抵抗器２６及び第２の抵抗器２２を介してほぼ電源電圧Ｖｄｄが印加されることとなり、そのため、第２のスイッチＦＥＴ２はオン状態となる。
【００１９】
その結果、第１の信号端子４１と第３の信号端子４３との間で高周波信号の通過が可能となる一方、第１の信号端子４１と第２の信号端子４２との間は第１のスイッチＦＥＴ１のオフ状態により高周波信号の通過は遮断されることとなる。なお、第１の信号端子４１又は第３の信号端子４３に印加された高周波信号の一部は、カップリング用である第５のコンデンサ１５を介してスイッチ切替信号ラインへ漏洩することとなる。
ここで、インバータの負荷抵抗である第４乃至第６の抵抗器２４〜２６は、通常、消費電流低減のために１０ＫΩ〜数１０ＫΩの抵抗値が選択されるため、スイッチ切替信号ラインのインピーダンスは高くなり、そのため、第５のコンデンサ１５を介してスイッチ切替信号ラインへ漏洩してきた高周波信号は、直流電圧である電源電圧Ｖｄｄに重畳されることとなる。
【００２０】
そして、第５のＦＥＴ５は、接合型のゲート構造であるために、そのゲート・ドレイン間は、第５のコンデンサ１５を介して漏洩してきた高周波信号により等価的に逆バイアス状態とされたダイオードが存在すると等価な状態となる。そのため、高周波信号が正の周期の場合には、上述の仮想ダイオードの逆方向耐圧が保たれる範囲でスイッチ切替信号ラインの電圧は上昇してゆくこととなる。
一方、高周波信号の負の周期においては、電源電圧Ｖｄｄとこの電源電圧Ｖｄｄに重畳される高周波信号の和の電圧値が仮想ダイオードのビルトイン電圧Ｖｂｉを超えると、ダイオードはオン状態、すなわち、第５のＦＥＴ５のゲート・ドレイン間は導通状態となる。そして、第５のＦＥＴ５のゲートに接続されている第４のＦＥＴ４はオン状態にあるため、第５のＦＥＴ５のゲートはグランド電位にほぼ等しくなり、スイッチ切替信号ラインの電圧は−Ｖｂｉに固定されることとなる。
その結果、オン状態にある第２のスイッチＦＥＴ２のゲートが接続されるスイッチ切替信号ラインには、図４に示されるような整流電圧波形が現れることとなる。この整流電圧の直流電圧成分は、当然に図４からも理解できるように、電源電圧Ｖｄｄよりも高い状態となる。したがって、オン状態にあるスイッチＦＥＴ、すなわち、この場合には、第２のスイッチＦＥＴ２のゲートには、電源電圧Ｖｄｄよりも高い直流電圧が印加されることとなる。
【００２１】
このため、オン状態の第２のスイッチＦＥＴ２のゲート電圧がドレイン・ソース電位であるＶｄｄよりも高くなり、このＶｄｄとの電位差が、オン状態のスイッチＦＥＴのゲート・ドレイン間及びゲート・ソース間にそれぞれ等価的に存在するダイオードのビルトイン電圧Ｖｂｉを越えた場合にはその等価的なダイオードがオン状態となる。したがって、オン状態の第２のスイッチＦＥＴ２のゲートに印加される電圧からビルトイン電圧Ｖｂｉを差し引いた電圧が第２のスイッチＦＥＴ２のドレイン及びソースに現れることとなる。
一方、この時、オフ状態にある第１のスイッチＦＥＴ１のドレイン電圧、ソース電圧は、オン状態にある第２のスイッチＦＥＴ２と同電位となるために、オフ状態の第１のスイッチＦＥＴ１のドレイン電圧、ソース電圧も電源電圧Ｖｄｄから上昇することとなる。
【００２２】
また、オフ状態にある第１のスイッチＦＥＴ１のゲート電圧は、先に述べたようにグランド電位に固定されている。そのため、オフ状態にある第１のスイッチＦＥＴ１のゲート・ドレイン間、ゲート・ソース間に印加される逆方向のバイアス電圧は、通常は電源電圧Ｖｄｄであるが、本発明の実施の形態におけるスイッチ半導体集積回路の場合、上述したような動作故にＶｄｄよりも高いバイアス電圧を印加することが可能となる。その結果、オフ状態にあるＦＥＴ、すなわち、この場合、第１のスイッチＦＥＴ１が扱うことのできる最大電力が増加し、スイッチ半導体集積回路全体として、より大信号の切り替えが可能となるものである。
これは、入力電力が大きいほど顕著になり、電源電圧を増加させることなく大信号入力時には電源電圧を上昇させたと等価な状態となるため、低電圧駆動においても大電力の高周波信号を切り替えることが可能なスイッチ半導体集積回路が提供されることとなるものである。
【００２３】
図５には、本発明に係るスイッチ半導体集積回路におけるオフ状態のスイッチＦＥＴのドレイン、ソース端子電圧の測定例が示されており、以下、同図について説明すれば、まず、同図において横軸は入力電力を、縦軸はドレイン（又はソース）端子電圧を、それぞれ表すものとなっている。
まず、従来回路においては、入力電力の変化に関わらずドレイン端子電圧はＶｄｄで一定である。一方、本発明に係るスイッチ半導体集積回路においては、入力電力が小さい範囲においては、ドレイン端子に現れる電圧は、電源電圧Ｖｄｄであるが、入力電力がさらに増加してゆくと大凡３０ｄＢｍ付近からドレイン端子に現れる直流電圧は上昇し始め、更に入力電力を増加させてゆくと、入力電力の増加に従いドレイン端子電圧も上昇してゆくようになることが図５から確認できるものとなっている。
【００２４】
次に、図６には、本発明に係るスイッチ半導体集積回路における入力電力に対する通過損失の測定例が示されており、以下、同図について説明すれば、まず、同図において横軸は入力電力を、縦軸は通過損失を、それぞれ表すものとなっている。また、図６において、点線は従来回路の測定例を、実線は本発明に係るスイッチ半導体集積回路の測定例を、それぞれ表している。
なお、従来回路は、図１の構成例における第４及び第５のコンデンサ１４，１５に相当するコンデンサが無いことを除けば、使用されているＦＥＴの接続数、ＦＥＴのピンチオフ電圧、電源電圧は同一条件のものである。
この測定例によれば、従来回路の場合、入力電力が大凡３３ｄＢｍ付近から通過損失の劣化が始まり、以後、入力電力の増加に伴い指数関数的に通過損失が増大してゆくものとなっていることが確認できる（図６の点線の特性線参照）。
これに対して、本発明に係るスイッチ半導体集積回路の場合、従来回路と同一の動作電圧にも関わらず入力電力が増加しても通過損失の劣化は生じないことが確認できるものとなっている（図６の実線の特性線参照）。
【００２５】
このように、本発明に係るスイッチ半導体集積回路の場合、電源電圧を大きくすることなく動作特性の中の重要な一つである電力切り替え能力の大幅な改善が可能なものとなっている。また、図１に示された第４及び第５のコンデンサ１４，１５に相当する高周波信号をカップリングさせるに用いられるコンデンサは、通常、１ｐＦ以下の微少容量で十分であるため、集積回路の規模やチップサイズを大きくすること無しに上述したような動作特性を得ることができるものである。
なお、ゲート電圧の上昇が始まる入力電力は、高周波信号ラインとカップリングさせるための第４及び第５のコンデンサ１４，１５の値により調整することが可能である。さらに、図１に示された構成例においては、第４のコンデンサ１４の一端は、第２の信号端子４２側に、第５のコンデンサ１５の一端は、第３の信号端子４３側に、それぞれ接続されたものとなっているが、第１の信号端子４１側に接続しても同様の機能、動作を得ることができる。
【００２６】
次に、第２の構成例について、図２を参照しつつ説明する。なお、図１に示された構成例と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の構成例におけるスイッチ半導体集積回路ＳＣ２は、論理制御部１０２Ａにおいて、第１の構成例に示された構成に加えて、さらに、第６及び第７のコンデンサ１６，１７が増設された構成を有するものとなっている。
すなわち、補助コンデンサとしての第６のコンデンサ（図２においては「Ｃ６」と表記）１６は、第３のＦＥＴ３のドレイン（又はソース）とグランド間に接続されて設けられたものとなっている一方、補助コンデンサとしての第７のコンデンサ（図２においては「Ｃ７」と表記）１７は、第５のＦＥＴ５のドレイン（又はソース）とグランド間に接続されて設けられたものとなっている。
【００２７】
かかる構成においては、第６及び第７のコンデンサ１６，１７により、スイッチ切替信号ラインに生ずる不必要な高周波信号の除去がなされると共に、このスッチ半導体集積回路ＳＣ２に入力された高周波信号をカップリングさせるための第４及び第５のコンデンサ１４，１５と、第６及び第７のコンデンサ１６，１７との容量比を適宜設定することによって、スイッチ切替信号ラインに重畳させる高周波信号電圧成分の大きさを設定することが可能なものとなっている。
上述のいずれの構成例においても、インバータ回路を有する構成のものを例に示したが、スイッチＦＥＴ（上述の構成例においては、第１及び第２のスイッチＦＥＴ１，２に相当するもの）のゲート接続されているスイッチ切替信号ラインが高インピーダンスである場合には、インバータ回路を有する構成以外であっても本発明の原理を適用することが可能であり、同様な効果を得ることができるものである。
【００２８】
次に、第３の構成例について、図３を参照しつつ説明する。なお、図１に示された構成例と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明する。
この第３の構成例におけるスイッチ半導体集積回路ＳＣ３は、第１及び第２の構成例と異なり、インバータ回路による論理制御部を有しない構成の例である。
すなわち、スイッチ部１０１の第１及び第２のスイッチＦＥＴ１，２のゲートへのスイッチ切替信号の供給のための回路構成が図１に示された構成例と異なる点を除けば、図１に示された構成例と基本的に同一である。
具体的には、まず、第１の抵抗器２１と第４のコンデンサＣ４との接続点と第１の制御信号入力端子４５との間には、第７の抵抗器（図３においては「Ｒ７」と表記）２７が接続されたものとなっており、外部の論理回路（図示せず）からの第１の制御信号入力端子４５に印加されるスイッチ切替信号が第７の抵抗器２７及び第１の抵抗器２１を介して第１のスイッチＦＥＴ１のゲートへ印加されるようになっている。また、第１の抵抗器２１と第４のコンデンサ１４の接続点とグランドとの間には、第１のダイオード（図３においては「Ｄ１」と表記）３１が、そのアノードがグランドに、カソードが第１の抵抗器２１と第４のコンデンサ１４の接続点に、それぞれ接続されるようにして設けられたものとなっている。なお、第７の抵抗器２７は、１０ＫΩ〜数１０ＫΩ程度のものが好適である。
【００２９】
一方、第２の抵抗器２２と第５のコンデンサ１５の接続点と第２の制御信号入力端子４６との間には、第８の抵抗器（図３においては「Ｒ８」と表記）２８が接続されたものとなっており、外部の論理回路からの第２の制御信号入力端子４６に印加されるスイッチ切替信号が第８の抵抗器２８及び第２の抵抗器２２を介して第２のスイッチＦＥＴ２のゲートへ印加されるようになっている。また、第２の抵抗器２２と第５のコンデンサ１５の接続点とグランドとの間には、第２のダイオード（図３においては「Ｄ２」と表記）３２が、そのアノードがグランドに、カソードが第２の抵抗器２２と第５のコンデンサ１５の接続点に、それぞれ接続されるようにして設けられたものとなっている。なお、第８の抵抗器２８は、１０ＫΩ〜数１０ＫΩ程度のものが好適である。
さらに、第３の抵抗器２３の一端は、図１の構成例と同様に第１のスイッチＦＥＴ１のソース（又はドレイン）と第２のスイッチＦＥＴ２のドレイン（又はソース）の接続点に接続される一方、他端は、電源５１に接続されたものとなっている。
【００３０】
かかる構成においては、第１の制御信号入力端子４５と第２の制御信号入力端子４６には、外部の図示されない論理回路から、それぞれ逆の論理信号が印加されることとなる。
すなわち、例えば、第１の制御信号入力端子４５に電源５１から供給される電源電圧Ｖｄｄと同電位を印加し、第２の制御信号入力端子４６をグランド電位とした場合、第１のスイッチＦＥＴ１は、ゲート・ドレイン間、ゲート・ソース間が同電位となり、そのため、オン状態となって、高周波信号をドレイン・ソース間に通過させることが可能となる。一方、第２のスイッチＦＥＴ２は、ドレイン・ソース間の電位はＶｄｄであるが、ゲートはグランド電位であるためオフ状態となる。
この状態において、第１の信号端子４１又は第２の信号端子４２から高周波信号を入力した場合、カップリング用の第４のコンデンサ１４によって高周波信号の一部が第１の抵抗器２１と第７の抵抗器２７の間（接続点）へ漏れる。第７の抵抗器２７は高抵抗であるため、漏れてきた高周波信号の一部と第１の制御信号入力端子４５を介して外部から印加されたスイッチ切替信号としての直流電圧は互いに重畳されることとなるが、高周波信号の負の周期の部分は、第１のダイオード３１によりダイオードのビルトイン電圧−Ｖｂｉに固定されることとなる。その結果、図１の構成例を参照しつつ説明したと同様な原理により、このスイッチ半導体集積回路ＳＣ２に大信号を印加した際には、オフ状態のスイッチＦＥＴ（第１又は第２のスイッチＦＥＴ１，２）の切り替え電圧を上昇させることができ、低駆動電圧で大信号の切り替えが可能となるものである。
【００３１】
本発明の実施の形態においては、ＳＰＤＴ（Ｓｉｎｇｌｅ Ｐｏｌｅ Ｄｕａｌ Ｔｈｒｏｗ）スイッチを例に採り説明したが、ＤＰＤＴ（Ｄｕａｌ Ｐｏｌｅ Ｄｕａｌ Ｔｈｒｏｗ）スイッチなどのスイッチ回路内にオン状態のスイッチＦＥＴとオフ状態のスイッチＦＥＴがあるような一般的なスイッチ半導体集積回路においても同様に本発明を適用することができるものである。
【００３２】
【発明の効果】
以上、述べたように、本発明によれば、入力された高周波信号の一部を整流して、オン状態となる高周波信号通過用のスイッチＦＥＴのゲート電圧に重畳できるような構成とすることにより、駆動電圧を大きくすること無く、従来に比してより大電力の高周波信号の切り替えができるという効果を奏するものである。
また、従来に比してより大きな電力の高周波信号の切り替えが可能となるため、高周波特性や歪み特性が改善されたスイッチ半導体集積回路を提供することができるという効果を奏するものである。
【図面の簡単な説明】
【図１】本発明の実施の形態におけるスイッチ半導体集積回路の第１の回路構成例を示す回路図である。
【図２】本発明の実施の形態におけるスイッチ半導体集積回路の第２の回路構成例を示す回路図である。
【図３】本発明の実施の形態におけるスイッチ半導体集積回路の第３の回路構成例を示す回路図である。
【図４】本発明の実施の形態におけるスイッチ半導体集積回路のオン状態にあるスイッチＦＥＴのゲート電圧の変化を示す特性線図である。
【図５】本発明の実施の形態におけるスイッチ半導体集積回路のオフ状態にあるスイッチＦＥＴの入力電力の変化に対するドレイン電圧の変化を示す特性線図である。
【図６】本発明の実施の形態におけるスイッチ半導体集積回路及び従来回路の入力電力に対する通過損失の変化を示す特性線図である。
【図７】従来回路の一回路構成例を示す回路図である。
【符号の説明】
１…第１のスイッチＦＥＴ
２…第２のスイッチＦＥＴ
３…第３のＦＥＴ
４…第４のＦＥＴ
５…第５のＦＥＴ
１４…第４のコンデンサ（カップリングコンデンサ）
１５…第５のコンデンサ（カップリングコンデンサ）
１６…第６のコンデンサ（補助コンデンサ）
１７…第７のコンデンサ（補助コンデンサ）
４１…第１の信号端子
４２…第２の信号端子
４３…第３の信号端子
４５…第１の切替制御信号端子
４６…第２の切替制御信号端子
Claims (3)
- 高周波信号の通過を制御するスイッチＦＥＴを有し、当該スイッチＦＥＴがそのゲートに印加されるスイッチ切替信号によりオン・オフ動作の切り替えがなされるよう構成されてなるスイッチ半導体集積回路であって、
前記スイッチ切替信号を外部から印加される制御信号に応じて生成するインバータ回路を用いてなる論理制御部が設けられ、
当該インバータ回路は、電源に接続された抵抗負荷が接続されてなる接合型ＦＥＴを用いてなり、
前記スイッチＦＥＴのゲートはゲート抵抗器を介して前記インバータ回路の出力端に接続され、当該出力端には高周波信号の一部をカップリングするカップリングコンデンサが接続されて、
前記接合型ＦＥＴのゲート・ドレイン間に当該接合型ＦＥＴがオフ状態の際に生ずる等価的なダイオードにより前記カップリングされた高周波信号が整流されて、前記スイッチＦＥＴのゲートに印加される直流電圧に重畳されるよう構成されてなることを特徴とするスイッチ半導体集積回路。 - 前記インバータ回路の出力端とグランドとの間に補助コンデンサが設けられ、当該補助コンデンサと前記カップリングコンデンサとの容量比により、前記直流電圧に重畳される高周波信号の整流電圧の大きさを調整可能にしてなることを特徴とする請求項１記載のスイッチ半導体集積回路。
- 高周波信号の通過を制御するスイッチＦＥＴを有し、当該スイッチＦＥＴがそのゲートに印加されるスイッチ切替信号によりオン・オフ動作の切り替えがなされるよう構成されてなるスイッチ半導体集積回路であって、
前記スイッチ切替信号が印加される信号端子と前記スイッチＦＥＴのゲートとの間に、２つの抵抗器が直列接続され、
前記２つの抵抗器の相互の接続点には、前記高周波信号の一部をカップリングするカップリングコンデンサが接続される一方、当該接続点とグランドとの間にダイオードが、当該ダイオードのカソードが前記接続点に、アノードがグランドに、それぞれ接続されて設けられ、
前記ダイオードにより前記カップリングされた高周波信号が整流されて、前記スイッチＦＥＴのゲートに印加される直流電圧に重畳されるよう構成されてなることを特徴とするスイッチ半導体集積回路。
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|---|---|---|---|---|
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|---|---|---|---|---|
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| KR100603298B1 (ko) * | 2003-10-17 | 2006-07-20 | 삼성에스디아이 주식회사 | 패널 구동 장치 |
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| US7177619B2 (en) * | 2005-01-25 | 2007-02-13 | International Business Machines Corporation | Dual gate FinFET radio frequency switch and mixer |
| JP4810904B2 (ja) | 2005-07-20 | 2011-11-09 | ソニー株式会社 | 高周波スイッチ回路を有する高周波装置 |
| US8497762B2 (en) * | 2006-03-07 | 2013-07-30 | Tyco Fire & Security Gmbh | Network control |
| US20090108911A1 (en) | 2007-10-30 | 2009-04-30 | Rohm Co., Ltd. | Analog switch |
| CN101615708B (zh) * | 2008-06-25 | 2013-06-19 | 中国科学院微电子研究所 | GaAs基E/D PHEMT单片集成微波开关及其制作方法 |
| US8604862B2 (en) * | 2009-11-16 | 2013-12-10 | Analog Devices, Inc. | Four-quadrant bootstrapped switch circuit |
| JP4893819B2 (ja) * | 2009-12-28 | 2012-03-07 | サンケン電気株式会社 | 双方向スイッチ |
| US8368451B2 (en) * | 2010-03-31 | 2013-02-05 | Auriga Measurement Systems, LLC | High power radio frequency (RF) switch |
| US9209784B2 (en) | 2010-04-27 | 2015-12-08 | Rf Micro Devices, Inc. | Switchable capacitive elements for programmable capacitor arrays |
| US10056895B2 (en) | 2010-04-27 | 2018-08-21 | Qorvo Us, Inc. | High power FET switch |
| JP5344005B2 (ja) * | 2011-06-07 | 2013-11-20 | 株式会社豊田自動織機 | スイッチング回路 |
| WO2014091088A1 (fr) * | 2012-12-11 | 2014-06-19 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Circuit de comparaison d'une tension a un seuil et conversion d'energie electrique |
| TWI514761B (zh) * | 2013-06-17 | 2015-12-21 | Realtek Semiconductor Corp | 半導體開關 |
| CN104242881A (zh) * | 2013-06-24 | 2014-12-24 | 瑞昱半导体股份有限公司 | 半导体开关 |
| DE102016202241B4 (de) | 2015-02-15 | 2024-01-18 | Skyworks Solutions, Inc. | Stromloses schaltmodul |
| US9548730B1 (en) * | 2016-01-29 | 2017-01-17 | Raytheon Company | Circuit for improved FET switching speed |
| CN113225050B (zh) * | 2021-05-18 | 2024-01-23 | 芜湖麦可威电磁科技有限公司 | 一种基于GaAs HEMT工艺的施密特触发器 |
| US11764824B2 (en) * | 2021-11-04 | 2023-09-19 | Analog Devices International Unlimited Company | High-linearity radio frequency (RF) switches and amplifiers |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5625307A (en) * | 1992-03-03 | 1997-04-29 | Anadigics, Inc. | Low cost monolithic gallium arsenide upconverter chip |
| EP0854568B1 (en) * | 1993-01-08 | 2001-05-30 | Sony Corporation | Monolithic microwave integrated circuit |
| JP3243892B2 (ja) * | 1993-05-21 | 2002-01-07 | ソニー株式会社 | 信号切り替え用スイッチ |
| JP3441236B2 (ja) * | 1995-04-24 | 2003-08-25 | ソニー株式会社 | 半導体集積回路装置 |
| US5767721A (en) * | 1996-06-06 | 1998-06-16 | Itt Industries, Inc. | Switch circuit for FET devices having negative threshold voltages which utilize a positive voltage only |
| JPH10242829A (ja) * | 1997-02-24 | 1998-09-11 | Sanyo Electric Co Ltd | スイッチ回路装置 |
| JPH11239048A (ja) * | 1998-02-20 | 1999-08-31 | Sony Corp | アンテナスイッチ回路 |
| US5990580A (en) * | 1998-03-05 | 1999-11-23 | The Whitaker Corporation | Single pole double throw switch |
| CN1155152C (zh) * | 1998-04-24 | 2004-06-23 | 松下电器产业株式会社 | 放大器 |
| JP3426993B2 (ja) * | 1999-02-03 | 2003-07-14 | 三洋電機株式会社 | スイッチ回路装置 |
| US20010040479A1 (en) * | 2000-03-03 | 2001-11-15 | Shuyun Zhang | Electronic switch |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009278461A (ja) * | 2008-05-15 | 2009-11-26 | New Japan Radio Co Ltd | スイッチ半導体集積回路 |
| JP2010239466A (ja) * | 2009-03-31 | 2010-10-21 | New Japan Radio Co Ltd | 半導体集積回路 |
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