JP2010239466A - 半導体集積回路 - Google Patents
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Abstract
【課題】昇圧回路がオフの際にバイパスされる電源電圧の電圧降下を抑圧可能とする。
【解決手段】動作制御スイッチ1がオフとされるに伴い昇圧回路101が動作停止状態となると、エンハンスメント型FET4はオフとなるが、デプレッション型FET3のゲートには、抵抗器5を介して昇圧用電源入力端子11に印加された電源電圧が供給されるため、デプレッション型FET3はオン状態となり、ダイオード等と比較して電圧降下が極小さなデプレッション型FET3を介して昇圧用電源入力端子11に印加された電源電圧にほぼ等しい電圧が出力端子13に得られるものとなっている。
【選択図】図1
【解決手段】動作制御スイッチ1がオフとされるに伴い昇圧回路101が動作停止状態となると、エンハンスメント型FET4はオフとなるが、デプレッション型FET3のゲートには、抵抗器5を介して昇圧用電源入力端子11に印加された電源電圧が供給されるため、デプレッション型FET3はオン状態となり、ダイオード等と比較して電圧降下が極小さなデプレッション型FET3を介して昇圧用電源入力端子11に印加された電源電圧にほぼ等しい電圧が出力端子13に得られるものとなっている。
【選択図】図1
Description
本発明は、昇圧回路を有する半導体集積回路に係り、特に、その出力特性の改善等を図ったものに関する。
一般に、バッテリで駆動させる携帯電子機器に用いられる半導体集積回路は、バッテリの出力電圧に制約があるため、動作電圧が制限される。しかし、中には、その動作特性上の要求などから、高電圧を必要とする半導体集積回路もあり、そのような場合には、半導体集積回路内に昇圧回路を搭載することでバッテリ電圧を変更することなく必要な電圧の供給を可能とすることが行われる。
ところが、昇圧回路を用いて高電圧動作をさせることによって、回路の消費電流が増加するというデメリットを招く。
ところが、昇圧回路を用いて高電圧動作をさせることによって、回路の消費電流が増加するというデメリットを招く。
いわゆる携帯電子機器では消費電流の低減の要請も大きく、そのため、高電圧動作が必要な場合に高電圧動作させる一方、高電圧動作を必要としない場合には、電源を遮断するか、昇圧回路の動作を停止させることで消費電流の低減を図る方法が採られる。
例えば、このような昇圧回路を有する半導体集積回路としては、携帯電話に用いられるアンテナスイッチ集積回路がある。
かかるアンテナスイッチ集積回路においては、昇圧回路を必要とするのは、主に送信の場合である。これは、高い送信電力に対して低ひずみ特性が要求されるためであり、待ち受け時のような受信状態が継続する場合には高電圧動作は必要とされない。
例えば、このような昇圧回路を有する半導体集積回路としては、携帯電話に用いられるアンテナスイッチ集積回路がある。
かかるアンテナスイッチ集積回路においては、昇圧回路を必要とするのは、主に送信の場合である。これは、高い送信電力に対して低ひずみ特性が要求されるためであり、待ち受け時のような受信状態が継続する場合には高電圧動作は必要とされない。
一般に、アンテナスイッチ集積回路における半導体素子としては、PINダイオード、GaAs FET集積回路、CMOS集積回路などが用いられているが、GaAs FET集積回路は、特に、低損失、高アイソレーション、低ひずみ特性が小型で実現でき、広く用いられている。
このようなGaAs FET集積回路において、高周波スイッチ、制御回路、昇圧回路を1チップに集積することもできるが、用いられる素子に制約がある。
このようなGaAs FET集積回路において、高周波スイッチ、制御回路、昇圧回路を1チップに集積することもできるが、用いられる素子に制約がある。
上述のような高電圧が必要な場合に、昇圧回路を動作させ、必要とされない場合には、昇圧回路の動作を停止させるものとしては、例えば、特許文献1、2等に開示された構成の回路がある。
図4には、このような昇圧回路を有する従来の半導体集積回路の基本回路例が示されており、以下、同図を参照しつつ従来回路について説明する。
図4には、このような昇圧回路を有する従来の半導体集積回路の基本回路例が示されており、以下、同図を参照しつつ従来回路について説明する。
この従来回路は、昇圧回路(図4においては「BOOST」と表記)101Aと、エンハンスメント型FETを用いた動作制御スイッチ1Aと、ダイオードを用いたバイパススイッチ21とを主たる構成要素として構成されてなるものである。
かかる構成においては、論理値Highに相当するレベルの昇圧回路制御信号がバッファ回路2Aを介して動作制御スイッチ1Aのゲートに印加されると、動作制御スイッチ1Aが導通状態となり、昇圧回路101Aのグランド端子(図示せず)が動作制御スイッチ1Aを介してグランドに接続されるため、昇圧回路101Aは、動作状態となる。
かかる構成においては、論理値Highに相当するレベルの昇圧回路制御信号がバッファ回路2Aを介して動作制御スイッチ1Aのゲートに印加されると、動作制御スイッチ1Aが導通状態となり、昇圧回路101Aのグランド端子(図示せず)が動作制御スイッチ1Aを介してグランドに接続されるため、昇圧回路101Aは、動作状態となる。
これにより、入力端子11Aを介して昇圧回路101Aに入力された電源電圧は昇圧されて、出力端子13Aに昇圧電圧が出力されることとなる。
一方、このとき、バイパススイッチ21は、その両端の電圧が逆方向電圧となるため導通せず、入力端子11Aと出力端子13A間が接続状態とされることはない。
一方、このとき、バイパススイッチ21は、その両端の電圧が逆方向電圧となるため導通せず、入力端子11Aと出力端子13A間が接続状態とされることはない。
次に、論理値Lowに相当するレベルの昇圧回路制御信号がバッファ回路2Aを介して動作制御スイッチ1Aのゲートに印加されると、動作制御スイッチ1Aは非導通状態となり、昇圧回路101Aはグランド端子(図示せず)がグランドに接続されないため、動作停止状態となる。
そして、バイパススイッチ21は、その両端の電圧関係が順方向電圧、すなわち、アノード側がカソード側より高い状態となり、導通することとなる。
ここで、入力端子11Aへ印加される電源電圧をVDD、バイパススイッチ21に用いられるダイオードの順方向電圧降下をVFとすると、出力端子13Aには、VDDよりVFだけ低い電圧、すなわち、(VDD−VF)が出力されることとなる。
そして、バイパススイッチ21は、その両端の電圧関係が順方向電圧、すなわち、アノード側がカソード側より高い状態となり、導通することとなる。
ここで、入力端子11Aへ印加される電源電圧をVDD、バイパススイッチ21に用いられるダイオードの順方向電圧降下をVFとすると、出力端子13Aには、VDDよりVFだけ低い電圧、すなわち、(VDD−VF)が出力されることとなる。
ところで、上述のような昇圧回路を、例えば、GaAs集積回路によって構成する場合、ダイオードの順方向電圧降下VFが問題となる。
すなわち、GaAs集積回路で形成できるダイオードには、ショットキーバリアダイオードやPINダイオードがあり、さらには、FETのゲート・ソース間を接続したものを用いることも可能である。
これらダイオードのVFは、0.4V〜1V程度であるが、携帯電子機器の電源電圧VDDは、一般に3V以下と比較的低いため、かかる電源電圧に及ぼす影響は無視できず、ダイオードの順方向電圧VFの影響を受けることのない回路構成が望まれている。
すなわち、GaAs集積回路で形成できるダイオードには、ショットキーバリアダイオードやPINダイオードがあり、さらには、FETのゲート・ソース間を接続したものを用いることも可能である。
これらダイオードのVFは、0.4V〜1V程度であるが、携帯電子機器の電源電圧VDDは、一般に3V以下と比較的低いため、かかる電源電圧に及ぼす影響は無視できず、ダイオードの順方向電圧VFの影響を受けることのない回路構成が望まれている。
本発明は、上記実状に鑑みてなされたもので、昇圧回路がオフの際にバイパスされる電源電圧の電圧降下が小さい半導体集積回路を提供するものである。
上記本発明の目的を達成するため、本発明に係る半導体集積回路は、
外部から供給された電源電圧を昇圧出力する昇圧回路と、外部から印加された制御信号に応じて、前記昇圧回路の動作をオン・オフせしめる動作制御スイッチと、前記昇圧回路がオフ状態とされた際に、前記電源電圧を前記昇圧回路の出力側へバイパスせしめるバイパススイッチ回路とを具備してなる半導体集積回路であって、
前記バイパススイッチ回路は、デプレッション型電界効果トランジスタを介して前記電源電圧をバイパス可能に構成されてなるものである。
かかる構成において、前記バイパススイッチ回路は、デプレッション型電界効果トランジスタが前記昇圧回路の入力段と出力段とを導通可能に設けられる一方、
前記デプレッション型電界効果トランジスタのゲートと前記昇圧回路の入力段との間には抵抗器が設けられると共に、前記ゲートとグランドとの間には、エンハンスメント型電界効果トランジスタが導通可能に設けられ、前記エンハンスメント型電界効果トランジスタのゲートは、前記外部からの制御信号が印加可能とされてなるものが好適である。
外部から供給された電源電圧を昇圧出力する昇圧回路と、外部から印加された制御信号に応じて、前記昇圧回路の動作をオン・オフせしめる動作制御スイッチと、前記昇圧回路がオフ状態とされた際に、前記電源電圧を前記昇圧回路の出力側へバイパスせしめるバイパススイッチ回路とを具備してなる半導体集積回路であって、
前記バイパススイッチ回路は、デプレッション型電界効果トランジスタを介して前記電源電圧をバイパス可能に構成されてなるものである。
かかる構成において、前記バイパススイッチ回路は、デプレッション型電界効果トランジスタが前記昇圧回路の入力段と出力段とを導通可能に設けられる一方、
前記デプレッション型電界効果トランジスタのゲートと前記昇圧回路の入力段との間には抵抗器が設けられると共に、前記ゲートとグランドとの間には、エンハンスメント型電界効果トランジスタが導通可能に設けられ、前記エンハンスメント型電界効果トランジスタのゲートは、前記外部からの制御信号が印加可能とされてなるものが好適である。
本発明によれば、昇圧回路の動作停止状態において、その入力段側に入力された電源電圧を、従来と異なり、電圧降下が殆ど無視できる程度の大きさで出力側にバイパスすることができ、電源電圧とほぼ同一の電圧出力が可能となるという効果を奏するものである。
以下、本発明の実施の形態について、図1乃至図3を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における半導体集積回路の構成例について図1を参照しつつ説明する。
本発明の実施の形態における半導体集積回路は、昇圧回路(図1においては「BOOST」と表記)101と、動作制御スイッチ1と、バイパススイッチ回路102とに大別されて構成されたものとなっている。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における半導体集積回路の構成例について図1を参照しつつ説明する。
本発明の実施の形態における半導体集積回路は、昇圧回路(図1においては「BOOST」と表記)101と、動作制御スイッチ1と、バイパススイッチ回路102とに大別されて構成されたものとなっている。
昇圧回路101は、公知・周知の構成を有してなるもので、代表的な基本構成としては、例えば、発振回路(図示せず)、チャージポンプ回路(図示せず)などを有して構成され、入力された電圧を所望電圧に昇圧して出力可能に構成されてなるものである。
かかる昇圧回路101の入力段には、昇圧用電源入力端子11を介して昇圧されるべき電源電圧が印加されるようになっている。
また、昇圧回路101の出力段は、出力端子13に接続されたものとなっている。
さらに、本発明の実施の形態においては、昇圧回路101のグランド端子(図示せず)が、動作制御スイッチ1に接続されており、詳細は後述するように、動作制御スイッチ1の動作によって、グランドとの接続が断続されるようになっている。
また、昇圧回路101の出力段は、出力端子13に接続されたものとなっている。
さらに、本発明の実施の形態においては、昇圧回路101のグランド端子(図示せず)が、動作制御スイッチ1に接続されており、詳細は後述するように、動作制御スイッチ1の動作によって、グランドとの接続が断続されるようになっている。
本発明の実施の形態における動作制御スイッチ1は、GaAsからなるエンハンスメント型FET(電界効果トランジスタ)が用いられており、そのゲートには、バッファ回路2の出力段が接続されており、昇圧回路制御入力端子12に入力された制御信号がバッファ回路2を介して印加可能となっている。
また、エンハンスメント型FETのドレインは、昇圧回路101のグランド端子(図示せず)に、ソースは、グランドに、それぞれ接続されている。
また、エンハンスメント型FETのドレインは、昇圧回路101のグランド端子(図示せず)に、ソースは、グランドに、それぞれ接続されている。
そして、動作制御スイッチ1は、バッファ回路2を介してゲートに論理値Highに相当するレベルの制御信号が入力されると導通し、それによって、昇圧回路101のグランド端子(図示せず)をグランドに接続できるようになっており、この時、昇圧回路101は動作状態となるようになっている。
バイパススイッチ回路102は、GaAsからなるディプレッション型FET3と、GaAsからなるエンハンスメント型FET4と、抵抗器5とを有して構成されたものとなっており、昇圧回路制御入力端子12に印加される制御信号に応じて、昇圧用電源入力端子11と、出力端子13との間で、昇圧回路101をバイパスさせるものとなっている(詳細は後述)。
以下、かかるバイパススイッチ回路102の具体的な構成について説明すれば、まず、ディプレッション型FET3は、そのソース(又はドレイン)が昇圧用電源入力端子11に接続されると共に、抵抗器5を介してゲートに接続される一方、ドレイン(又はソース)は、出力端子13に接続されたものとなっている。
また、ディプレッション型FET3のゲートは、エンハンスメント型FET4のドレインに接続されている。
エンハンスメント型FET4は、そのゲートがバッファ回路2の出力段に接続される一方、ソース(又はドレイン)がグランドに接続されたものとなっている。
また、ディプレッション型FET3のゲートは、エンハンスメント型FET4のドレインに接続されている。
エンハンスメント型FET4は、そのゲートがバッファ回路2の出力段に接続される一方、ソース(又はドレイン)がグランドに接続されたものとなっている。
次に、かかる構成における動作について説明する。
まず、昇圧回路制御入力端子12に論理値Highに相当するレベルの制御信号が印加されると、動作制御スイッチ1が導通状態となり、昇圧回路101のグランド端子(図示せず)が動作制御スイッチ1を介してグランドに接続されるため、昇圧回路101が動作状態となる。
まず、昇圧回路制御入力端子12に論理値Highに相当するレベルの制御信号が印加されると、動作制御スイッチ1が導通状態となり、昇圧回路101のグランド端子(図示せず)が動作制御スイッチ1を介してグランドに接続されるため、昇圧回路101が動作状態となる。
一方、バイパススイッチ回路102においては、エンハンスメント型FET4が導通状態となり、ディプレッション型FET3のゲートがグランドに接続されることとなる。
この際、昇圧用電源入力端子11に印加されている電源電圧が、ディプレッション型FET3のピンチオフ電圧以上であれば、ディプレッション型FET3は非導通状態となる。
したがって、出力端子13には、昇圧回路101からの昇圧電圧が出力されることとなる。
この際、昇圧用電源入力端子11に印加されている電源電圧が、ディプレッション型FET3のピンチオフ電圧以上であれば、ディプレッション型FET3は非導通状態となる。
したがって、出力端子13には、昇圧回路101からの昇圧電圧が出力されることとなる。
次に、昇圧回路制御入力端子12に論理値Lowに相当するレベルの制御信号が印加されると、動作制御スイッチ1は非導通状態となり、昇圧回路101は非動作状態(動作停止状態)となる。
また、バイパススイッチ回路102においては、エンハンスメント型FET4が非導通状態となり、ディプレッション型FET3のゲートとグランドとの接続が断たれることとなる。
また、バイパススイッチ回路102においては、エンハンスメント型FET4が非導通状態となり、ディプレッション型FET3のゲートとグランドとの接続が断たれることとなる。
その一方、ディプレッション型FET3のゲートには、抵抗器5を介して昇圧用電源入力端子11に印加されている電源電圧が印加されるため、ディプレッション型FET3は導通状態となる。
昇圧回路101は、先に述べたように動作停止状態であるので、出力端子13には、昇圧用電源入力端子11に印加された電源電圧がディプレッション型FET3を介して出力されることとなる。
この場合、ディプレッション型FET3の導通抵抗による電圧降下が生ずるが、例えば、導通抵抗が100Ωとなるように設計されているとして、出力負荷電流が50μA供給されたとすると、電圧降下は、100Ω×50μA=5mVとなり、その大きさは従来に比して十分小さなものであり、僅かな電圧降下に抑えられるものとなっている。
昇圧回路101は、先に述べたように動作停止状態であるので、出力端子13には、昇圧用電源入力端子11に印加された電源電圧がディプレッション型FET3を介して出力されることとなる。
この場合、ディプレッション型FET3の導通抵抗による電圧降下が生ずるが、例えば、導通抵抗が100Ωとなるように設計されているとして、出力負荷電流が50μA供給されたとすると、電圧降下は、100Ω×50μA=5mVとなり、その大きさは従来に比して十分小さなものであり、僅かな電圧降下に抑えられるものとなっている。
この電圧降下は、ディプレッション型FET3の導通抵抗と負荷電流によって決定されるため、導通抵抗の設計によって電圧降下量を制御することが可能である。これに対して、例えば、図4に示されたような従来回路においては、バイパススイッチ21としてのダイオードの順方向電圧VFによって電圧降下量が定まるため、電圧降下量を所望の量に細に設定することはできない。
この点、本発明の実施の形態における半導体集積回路においては、昇圧回路101のOFF状態での出力端子13における出力電圧の電圧降下は上述のように極めて僅かなものとなっている。
この点、本発明の実施の形態における半導体集積回路においては、昇圧回路101のOFF状態での出力端子13における出力電圧の電圧降下は上述のように極めて僅かなものとなっている。
図2には、上述した本発明の実施の形態における半導体集積回路の出力電圧特性のシミュレーション結果が従来回路の出力電圧特性のシミュレーション結果と共に示されており、以下、同図について説明する。
まず、図2において、横軸は、昇圧回路制御入力端子12に印加される制御電圧VCTLを、縦軸は、出力端子13における出力電圧を、それぞれ表している。
まず、図2において、横軸は、昇圧回路制御入力端子12に印加される制御電圧VCTLを、縦軸は、出力端子13における出力電圧を、それぞれ表している。
図2において、点線で示された特性線は、本発明の実施の形態における半導体集積回路において制御電圧VCTLの変化に対する出力電圧の変化のシミュレーション結果を表した特性線であり、実線で示された特性線は、従来回路における同様なシミュレーション結果を表した特性線である。
このシミュレーションは、電源電圧VDD=2.7V、負荷電流約50μAの条件で、昇圧回路101には、昇圧時の出力電圧が約9.5Vとなるものを用いたとして行われたものである。
このシミュレーションは、電源電圧VDD=2.7V、負荷電流約50μAの条件で、昇圧回路101には、昇圧時の出力電圧が約9.5Vとなるものを用いたとして行われたものである。
図2において、制御電圧VCTLが0.9V以下の領域は、制御信号が論理値Lowであることに相当し、この領域において昇圧回路101(図4の従来回路にあっては、昇圧回路101A)は、オフ状態である。
一方、制御電圧VTCLが1V以上の領域は、制御信号が論理値Highであることに相当し、この領域において昇圧回路101(図4の従来回路にあっては、昇圧回路101A)は、オン状態である。
一方、制御電圧VTCLが1V以上の領域は、制御信号が論理値Highであることに相当し、この領域において昇圧回路101(図4の従来回路にあっては、昇圧回路101A)は、オン状態である。
制御電圧VCTLが1V以上では、本発明の実施の形態における半導体集積回路も従来回路も出力電圧は殆ど差がないが、制御電圧VCTLが0.9V以下の領域では、本発明の実施の形態における半導体集積回路では、電源電圧VDDとほぼ同一の電圧出力が得られているのに対して、従来回路では、約0.4V低下した電圧が出力されており、本発明の実施の形態における半導体集積回路の出力特性が確実に改善されていることが確認できるものとなっている。
図3には、制御電圧VCTLの変化に対する消費電流のシミュレーション結果が示されており、以下、同図について説明する。
シミュレーションの条件は、図2で説明したと同様であるので、ここでの再度の詳細な説明は省略することとする。
図3において、点線で示された特性線は、本発明の実施の形態における半導体集積回路の制御電圧VCTLの変化に対する消費電流IDDの変化を、実線で示された特性線は、従来回路の制御電圧VCTLの変化に対する消費電流IDDの変化を、それぞれ表している。
シミュレーションの条件は、図2で説明したと同様であるので、ここでの再度の詳細な説明は省略することとする。
図3において、点線で示された特性線は、本発明の実施の形態における半導体集積回路の制御電圧VCTLの変化に対する消費電流IDDの変化を、実線で示された特性線は、従来回路の制御電圧VCTLの変化に対する消費電流IDDの変化を、それぞれ表している。
同図によれば、いずれの特性線もほぼ同一であり、本発明の実施の形態における半導体集積回路にあっては、バイパススイッチ回路102を設けたにも関わらず、従来回路に比して消費電流の増加を伴うことがないものであることが確認できる。
1…動作制御スイッチ
2…バッファ回路
3…デプレッション型FET
4…エンハンスメント型FET
101…昇圧回路
102…バイパススイッチ回路
2…バッファ回路
3…デプレッション型FET
4…エンハンスメント型FET
101…昇圧回路
102…バイパススイッチ回路
Claims (2)
- 外部から供給された電源電圧を昇圧出力する昇圧回路と、外部から印加された制御信号に応じて、前記昇圧回路の動作をオン・オフせしめる動作制御スイッチと、前記昇圧回路がオフ状態とされた際に、前記電源電圧を前記昇圧回路の出力側へバイパスせしめるバイパススイッチ回路とを具備してなる半導体集積回路であって、
前記バイパススイッチ回路は、デプレッション型電界効果トランジスタを介して前記電源電圧をバイパス可能に構成されてなることを特徴とする半導体集積回路。 - 前記バイパススイッチ回路は、デプレッション型電界効果トランジスタが前記昇圧回路の入力段と出力段とを導通可能に設けられる一方、
前記デプレッション型電界効果トランジスタのゲートと前記昇圧回路の入力段との間には抵抗器が設けられると共に、前記ゲートとグランドとの間には、エンハンスメント型電界効果トランジスタが導通可能に設けられ、前記エンハンスメント型電界効果トランジスタのゲートは、前記外部からの制御信号が印加可能とされてなることを特徴とする請求項1記載の半導体集積回路。
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