JPH0349419A - スイッチ回路 - Google Patents
スイッチ回路Info
- Publication number
- JPH0349419A JPH0349419A JP1185481A JP18548189A JPH0349419A JP H0349419 A JPH0349419 A JP H0349419A JP 1185481 A JP1185481 A JP 1185481A JP 18548189 A JP18548189 A JP 18548189A JP H0349419 A JPH0349419 A JP H0349419A
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- JP
- Japan
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- drain
- voltage
- gate
- mos
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- 238000009738 saturating Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 230000007423 decrease Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は、デプレッション形ＭＯ９−ＦＥＴをスイッチ
素子とするスイッチ回路に係り、特にＴＴＬ素子のドラ
イブ用スイッチ回路に関する。
素子とするスイッチ回路に係り、特にＴＴＬ素子のドラ
イブ用スイッチ回路に関する。
Ｂ１発明の概要
本発明は、デプレッション形ＭＯ９−ＦＥＴをソース接
地で負荷抵抗とゲート抵抗を設けてＴＴＬ素子等をドラ
イブするスイッチ回路において、ＭＯＳ−ＦＥＴのゲー
ト・ドレイン間に帰還抵抗を設けることにより、 飽和電圧を低減しなから吸込電流を増大させたものであ
る。
地で負荷抵抗とゲート抵抗を設けてＴＴＬ素子等をドラ
イブするスイッチ回路において、ＭＯＳ−ＦＥＴのゲー
ト・ドレイン間に帰還抵抗を設けることにより、 飽和電圧を低減しなから吸込電流を増大させたものであ
る。
Ｃ１従来の技術
デプレッション形ＭＯＳ−ＦＥＴを使用したスイッチ回
路は、第２図に示す構成にされる。トランジスタＱは、
デプレッション形ＭＯ９−ＦＥＴにされ、ソースＳが接
地され、ドレインＤが負荷抵抗Ｒ１を介して正電源■に
接続され、ゲートＧと接地間に抵抗Ｒ２が接続される。
路は、第２図に示す構成にされる。トランジスタＱは、
デプレッション形ＭＯ９−ＦＥＴにされ、ソースＳが接
地され、ドレインＤが負荷抵抗Ｒ１を介して正電源■に
接続され、ゲートＧと接地間に抵抗Ｒ２が接続される。
この構成において、トランジスタＱのオンにはスイッチ
ＳＷ（半導体スイッチ）をオフ状態にし、ゲートＧとソ
ース８間電圧Ｖａｓ＝０にし、ドレイン電流！。と抵抗
Ｒ１による電圧降下でオン状態を得る。逆に、トランジ
スタＱのオフにはスイッチＳＷをオンさせ、ゲートＧと
ソースＳ間に負電圧○を印加し、ドレイン電流■。を減
少させてオフ状態を得る。
ＳＷ（半導体スイッチ）をオフ状態にし、ゲートＧとソ
ース８間電圧Ｖａｓ＝０にし、ドレイン電流！。と抵抗
Ｒ１による電圧降下でオン状態を得る。逆に、トランジ
スタＱのオフにはスイッチＳＷをオンさせ、ゲートＧと
ソースＳ間に負電圧○を印加し、ドレイン電流■。を減
少させてオフ状態を得る。
このように、デプレッション形ＭＯＳ−ＦＥＴをスイッ
チ素子とするスイッチ回路は、トランジスタの特性が第
３図に示すようにゲート・ソース間電圧Ｖｃｓ＝０でも
ドレイン電流ＩＤが流れ、Ｖ６、を負電圧にしてドレイ
ン電流ＩＤ＃０になることを利用し、負荷抵抗Ｒ３によ
る負荷特性りからオン状態（ａ点）とオフ状態（ｂ点）
を得る。即ち、バイアス電圧（Ｖ ａｓ）が無くても電
流引込みができ、ＴＴＬ素子を持つ電子回路のリセット
回路等に利用される。
チ素子とするスイッチ回路は、トランジスタの特性が第
３図に示すようにゲート・ソース間電圧Ｖｃｓ＝０でも
ドレイン電流ＩＤが流れ、Ｖ６、を負電圧にしてドレイ
ン電流ＩＤ＃０になることを利用し、負荷抵抗Ｒ３によ
る負荷特性りからオン状態（ａ点）とオフ状態（ｂ点）
を得る。即ち、バイアス電圧（Ｖ ａｓ）が無くても電
流引込みができ、ＴＴＬ素子を持つ電子回路のリセット
回路等に利用される。
Ｄ９発明が解決しようとする課題
従来のスイッチ回路において、デプレッション形ＭＯＳ
−ＦＥＴの低電圧領域の特性は第４図に示すようになり
、ゲート・ソース間電圧Ｖａｓ＝０でドレイン・ソース
間電圧（飽和電圧）ｖｏｓ＝０．３ボルトになる。従っ
て、トランジスタＱのオン状態ではドレイン・ソース間
電圧ＶＤＳ″；０．３ボルトにあり、負荷としてのＴＴ
Ｌ素子のスレッシゴールド電圧０．４ボルトに近い飽和
電圧にあって不安定な状態即ち確実なオンドライブを難
しくする。
−ＦＥＴの低電圧領域の特性は第４図に示すようになり
、ゲート・ソース間電圧Ｖａｓ＝０でドレイン・ソース
間電圧（飽和電圧）ｖｏｓ＝０．３ボルトになる。従っ
て、トランジスタＱのオン状態ではドレイン・ソース間
電圧ＶＤＳ″；０．３ボルトにあり、負荷としてのＴＴ
Ｌ素子のスレッシゴールド電圧０．４ボルトに近い飽和
電圧にあって不安定な状態即ち確実なオンドライブを難
しくする。
この問題には負荷抵抗Ｒ１の抵抗値を大きくし、ドレイ
ン電流ｆｏ＝４ｍＡ程度に抑えることでドレイン・ソー
ス間電圧Ｖ ａｓ４０ 、、１ボルト（０点）にするこ
とが考えられるが、この場合には吸込電流が半減して１
つのスイッチ回路でドライブできるＴＴＬ素子数が少な
くなり、リセット回路用としては多くの素子をリセット
することを必要とすることからスイッチ回路数の増加に
なる。
ン電流ｆｏ＝４ｍＡ程度に抑えることでドレイン・ソー
ス間電圧Ｖ ａｓ４０ 、、１ボルト（０点）にするこ
とが考えられるが、この場合には吸込電流が半減して１
つのスイッチ回路でドライブできるＴＴＬ素子数が少な
くなり、リセット回路用としては多くの素子をリセット
することを必要とすることからスイッチ回路数の増加に
なる。
本発明の目的は、飽和電圧を低減しなから吸込電流を大
きくすることができるスイッチ回路を提供することにあ
る。
きくすることができるスイッチ回路を提供することにあ
る。
８９課題を解決するための手段と作用
本発明は、上記目的を達成するため、ソース接地された
デプレッション形ＭＯ９−ＦＥＴと、このＭＯＳ−ＦＥ
Ｔのドレインと正電源間に設けられた負荷抵抗と、前記
ＭＯ９−ＦＥＴのゲートと接地間に設けられた抵抗と、
前記ＭＯＳ−ＦＥＴのドレインとゲート間に設けられた
帰還抵抗とを備え、前記ＭＯＳ−ＦＥＴのゲートに無電
圧／負電圧印加によってドレインにオン／オフ出力を得
るようにし、ドレイン・ソース間電圧を帰還抵抗を介し
てゲート・ソース間に正電圧を印加し、ドレイン電流の
増加とドレイン・ソース間電圧低減の負帰還作用を得る
。
デプレッション形ＭＯ９−ＦＥＴと、このＭＯＳ−ＦＥ
Ｔのドレインと正電源間に設けられた負荷抵抗と、前記
ＭＯ９−ＦＥＴのゲートと接地間に設けられた抵抗と、
前記ＭＯＳ−ＦＥＴのドレインとゲート間に設けられた
帰還抵抗とを備え、前記ＭＯＳ−ＦＥＴのゲートに無電
圧／負電圧印加によってドレインにオン／オフ出力を得
るようにし、ドレイン・ソース間電圧を帰還抵抗を介し
てゲート・ソース間に正電圧を印加し、ドレイン電流の
増加とドレイン・ソース間電圧低減の負帰還作用を得る
。
Ｆ、実施例
第１図は本発明の一実施例を示す回路図である。
同図が第２図と異なる部分は、トランジスタＱのゲート
ＧとドレインＤ間に負帰還抵抗Ｒ３を設けた点にある。
ＧとドレインＤ間に負帰還抵抗Ｒ３を設けた点にある。
この抵抗Ｒ３は抵抗Ｒ１とほぼ同じ抵抗値にされる。
この構成において、スイッチＳＷをオフ状態にし、トラ
ンジスタＱをオン状態にするとき、トランジスタＱのド
レイン・ソース間電圧Ｖ。５は抵抗Ｒ８と抵抗Ｒ２の分
圧によってゲート・ソース間電圧Ｖ。５（＝ｖｏｓ／２
）として正バイアスの印加になる。この正バイアスによ
って、トランジスタＱには第４図中の特性Ｐ＋、Ｐｔの
ようなＩｏＶｏｓ特性に従った電流が流れる。特性Ｐ、
はゲート・ソース間電圧Ｖａｓ＝ ０ 、 １５ボルト
の場合であり、トランジスタＱのドレイン・ソース間電
圧ＶＤＳが０．３ボルトあるときには該トランジスタＱ
に７゜６ｍＡ程度の電流を流す（ｄ点）。この電流増に
よってトランジスタＱのドレイン・ソース間電圧Ｖｏｓ
は０．１ボルト程度に下り、この電圧低下が１ｏを減ら
すという負帰還動作になり、結果的に特性Ｐ、で示すよ
うにゲート・ソース間電圧Ｖｃｓ＝０、ｌボルト程度で
バランスする（ｅ点）。
ンジスタＱをオン状態にするとき、トランジスタＱのド
レイン・ソース間電圧Ｖ。５は抵抗Ｒ８と抵抗Ｒ２の分
圧によってゲート・ソース間電圧Ｖ。５（＝ｖｏｓ／２
）として正バイアスの印加になる。この正バイアスによ
って、トランジスタＱには第４図中の特性Ｐ＋、Ｐｔの
ようなＩｏＶｏｓ特性に従った電流が流れる。特性Ｐ、
はゲート・ソース間電圧Ｖａｓ＝ ０ 、 １５ボルト
の場合であり、トランジスタＱのドレイン・ソース間電
圧ＶＤＳが０．３ボルトあるときには該トランジスタＱ
に７゜６ｍＡ程度の電流を流す（ｄ点）。この電流増に
よってトランジスタＱのドレイン・ソース間電圧Ｖｏｓ
は０．１ボルト程度に下り、この電圧低下が１ｏを減ら
すという負帰還動作になり、結果的に特性Ｐ、で示すよ
うにゲート・ソース間電圧Ｖｃｓ＝０、ｌボルト程度で
バランスする（ｅ点）。
この結果、同じ負荷抵抗Ｒ１にもトランジスタＱの吸込
電流は特性Ｐ２から７ｍＡ程度に維持しながら、ドレイ
ン・ソース間電圧（飽和電圧）Ｖｎｓは０．２ボルトま
で低くすることができる。逆に、ドレイン電流Ｉｎを４
ｍＡ程度にするときには飽和電圧Ｖｎｓを０．０８ボル
ト程度にまで下げることができる（１点）。
電流は特性Ｐ２から７ｍＡ程度に維持しながら、ドレイ
ン・ソース間電圧（飽和電圧）Ｖｎｓは０．２ボルトま
で低くすることができる。逆に、ドレイン電流Ｉｎを４
ｍＡ程度にするときには飽和電圧Ｖｎｓを０．０８ボル
ト程度にまで下げることができる（１点）。
また、本実施例では負帰還作用によってトランジスタＱ
の電源ラインにサージやノイズが発生するときにこれら
の抑制効果を上げることができる。
の電源ラインにサージやノイズが発生するときにこれら
の抑制効果を上げることができる。
例えば、トランジスタＱがオン状態で出力ラインゲート
・ソース間電圧Ｖｃｓを下げてドレイン電流抵抗Ｒ３経
由でゲート電圧を上昇させ、これによって飽和電圧Ｖｏ
ｓを絞り込み、トランジスタＱの等値出力インピーダン
スを低下させてサージの吸収を行うことができる。
・ソース間電圧Ｖｃｓを下げてドレイン電流抵抗Ｒ３経
由でゲート電圧を上昇させ、これによって飽和電圧Ｖｏ
ｓを絞り込み、トランジスタＱの等値出力インピーダン
スを低下させてサージの吸収を行うことができる。
なお、実施例において、帰還抵抗Ｒ３の抵抗値は抵抗Ｒ
２と同等にするに限らず、ゲート入力信号源の出力イン
ピーダンスや負荷抵抗値等によって適宜設計変更される
。
２と同等にするに限らず、ゲート入力信号源の出力イン
ピーダンスや負荷抵抗値等によって適宜設計変更される
。
Ｇ１発明の効果
以上のとおり、本発明によればζデプレッション形ＭＯ
９−ＦＥＴをスイッチ素子とするスイッチ回路において
、ドレインとゲート間に帰還抵抗を設けるようにしたた
め、飽和電圧の自己抑制作用になって該飽和電圧の低減
と吸込電流の増大を図ることができ、ＴＴＬ素子等のド
ライブにドラ（ドレインＤ）に正方向のサージが侵入し
たとき、イブ数増大と共に安定したスイッチ動作を得る
ことができる。また、負帰還作用によって耐サージや耐
ノイズ効果を高めることができる。
９−ＦＥＴをスイッチ素子とするスイッチ回路において
、ドレインとゲート間に帰還抵抗を設けるようにしたた
め、飽和電圧の自己抑制作用になって該飽和電圧の低減
と吸込電流の増大を図ることができ、ＴＴＬ素子等のド
ライブにドラ（ドレインＤ）に正方向のサージが侵入し
たとき、イブ数増大と共に安定したスイッチ動作を得る
ことができる。また、負帰還作用によって耐サージや耐
ノイズ効果を高めることができる。
第１図は本発明の一実施例を示すスイッチ回路図、第２
図は従来のスイッチ回飴図、第３図はデプレッション形
ＭＯＳ−ＦＥＴの！。−Ｖｐｓ特性図、第４図はデプレ
ッション形ＭＯＳ−ＦＥＴの低電圧領域のＩｏＶｏｓ特
性図である。 Ｑ・・・トランジスタ、Ｒ１・・・負荷抵抗、Ｒ３・・
・抵抗、Ｒ５・・・帰還抵抗。 外２名 第１図 突か１０スイツチロ跡肥 第２図 ル芝未Ｑスイツナ回路圀
図は従来のスイッチ回飴図、第３図はデプレッション形
ＭＯＳ−ＦＥＴの！。−Ｖｐｓ特性図、第４図はデプレ
ッション形ＭＯＳ−ＦＥＴの低電圧領域のＩｏＶｏｓ特
性図である。 Ｑ・・・トランジスタ、Ｒ１・・・負荷抵抗、Ｒ３・・
・抵抗、Ｒ５・・・帰還抵抗。 外２名 第１図 突か１０スイツチロ跡肥 第２図 ル芝未Ｑスイツナ回路圀
Claims (1)
- （１）ソース接地されたデプレッション形ＭＯＳ−ＦＥ
Ｔと、このＭＯＳ−ＦＥＴのドレインと正電源間に設け
られた負荷抵抗と、前記ＭＯＳ−ＦＥＴのゲートと接地
間に設けられた抵抗と、前記ＭＯＳ−ＦＥＴのドレイン
とゲート間に設けられた帰還抵抗とを備え、前記ＭＯＳ
−ＦＥＴのゲートに無電圧／負電圧印加によってドレイ
ンにオン／オフ出力を得ることを特徴とするスイッチ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1185481A JPH0349419A (ja) | 1989-07-18 | 1989-07-18 | スイッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1185481A JPH0349419A (ja) | 1989-07-18 | 1989-07-18 | スイッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0349419A true JPH0349419A (ja) | 1991-03-04 |
Family
ID=16171519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1185481A Pending JPH0349419A (ja) | 1989-07-18 | 1989-07-18 | スイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0349419A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6176349B1 (en) | 1998-10-16 | 2001-01-23 | Skf Japan Ltd. | Bearing lubricating device |
| JP2010239466A (ja) * | 2009-03-31 | 2010-10-21 | New Japan Radio Co Ltd | 半導体集積回路 |
| JP2015023609A (ja) * | 2013-07-16 | 2015-02-02 | ローム株式会社 | Ａｃ／ｄｃコンバータおよびその制御回路、電源アダプタおよび電子機器 |
| JP2015023608A (ja) * | 2013-07-16 | 2015-02-02 | ローム株式会社 | Ａｃ／ｄｃコンバータおよびその制御回路、電源アダプタおよび電子機器 |
-
1989
- 1989-07-18 JP JP1185481A patent/JPH0349419A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6176349B1 (en) | 1998-10-16 | 2001-01-23 | Skf Japan Ltd. | Bearing lubricating device |
| JP2010239466A (ja) * | 2009-03-31 | 2010-10-21 | New Japan Radio Co Ltd | 半導体集積回路 |
| JP2015023609A (ja) * | 2013-07-16 | 2015-02-02 | ローム株式会社 | Ａｃ／ｄｃコンバータおよびその制御回路、電源アダプタおよび電子機器 |
| JP2015023608A (ja) * | 2013-07-16 | 2015-02-02 | ローム株式会社 | Ａｃ／ｄｃコンバータおよびその制御回路、電源アダプタおよび電子機器 |
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