JPH1169623A - ＧａＡｓＦＥＴ用電源回路 - Google Patents
ＧａＡｓＦＥＴ用電源回路Info
- Publication number
- JPH1169623A JPH1169623A JP9222647A JP22264797A JPH1169623A JP H1169623 A JPH1169623 A JP H1169623A JP 9222647 A JP9222647 A JP 9222647A JP 22264797 A JP22264797 A JP 22264797A JP H1169623 A JPH1169623 A JP H1169623A
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- JP
- Japan
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- power supply
- switching element
- transistor
- gate
- turned
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Abstract
(57)【要約】
【課題】 ＧａＡｓＦＥＴ用電源回路に関し、特に、Ｇ
ａＡｓＦＥＴにゲート電源が接続されない状態でドレイ
ン電源が接続されてソース・ドレイン間に過大な電流が
流れてＧａＡｓＦＥＴが破壊されることを防ぐととも
に、該電源回路によるＧａＡｓＦＥＴの動作の時間遅れ
がないようにすること。 【解決手段】 ＧａＡｓＦＥＴのドレインとドレイン電
源との接続をオンオフする第１のスイッチング素子Ｑ1
と、前記ＧａＡｓＦＥＴのゲートにゲート電源を接続し
たときにオンとなり、前記ＧａＡｓＦＥＴのゲートに前
記ゲート電源を接続しないときにオフとなる第２のスイ
ッチング素子Ｑ2 とを具備し、前記第２のスイッチング
素子Ｑ2 がオンのときに前記第１のスイッチング素子Ｑ
1 がオンとなり、前記第２のスイッチング素子Ｑ2 がオ
フのときに前記第１のスイッチング素子Ｑ1 がオフとな
ることを特徴とするＧａＡｓＦＥＴ用電源回路。
ａＡｓＦＥＴにゲート電源が接続されない状態でドレイ
ン電源が接続されてソース・ドレイン間に過大な電流が
流れてＧａＡｓＦＥＴが破壊されることを防ぐととも
に、該電源回路によるＧａＡｓＦＥＴの動作の時間遅れ
がないようにすること。 【解決手段】 ＧａＡｓＦＥＴのドレインとドレイン電
源との接続をオンオフする第１のスイッチング素子Ｑ1
と、前記ＧａＡｓＦＥＴのゲートにゲート電源を接続し
たときにオンとなり、前記ＧａＡｓＦＥＴのゲートに前
記ゲート電源を接続しないときにオフとなる第２のスイ
ッチング素子Ｑ2 とを具備し、前記第２のスイッチング
素子Ｑ2 がオンのときに前記第１のスイッチング素子Ｑ
1 がオンとなり、前記第２のスイッチング素子Ｑ2 がオ
フのときに前記第１のスイッチング素子Ｑ1 がオフとな
ることを特徴とするＧａＡｓＦＥＴ用電源回路。
Description
【０００１】
【発明の属する技術分野】本発明は、ＧａＡｓＦＥＴ用
電源回路に関し、特に、ＧａＡｓＦＥＴにゲート電源が
接続されない状態でドレイン電源が接続されてソース・
ドレイン間に過大な電流が流れてＧａＡｓＦＥＴが破壊
されることを防ぐことができる技術に関するものであ
る。
電源回路に関し、特に、ＧａＡｓＦＥＴにゲート電源が
接続されない状態でドレイン電源が接続されてソース・
ドレイン間に過大な電流が流れてＧａＡｓＦＥＴが破壊
されることを防ぐことができる技術に関するものであ
る。
【０００２】
【従来の技術】ノーマリオン型のＧａＡｓＦＥＴ（ガリ
ウム砒素電界効果トランジスタ）は、そのゲートにゲー
ト電源を接続しないで、そのドレインにドレイン電源を
接続すると、該ドレインに過大な電流が流れてＧａＡｓ
ＦＥＴが破壊される場合がある。このため、前記ゲート
にゲート電源が接続された場合にのみ前記ドレインにド
レイン電源が接続される電源回路が使用されている。
ウム砒素電界効果トランジスタ）は、そのゲートにゲー
ト電源を接続しないで、そのドレインにドレイン電源を
接続すると、該ドレインに過大な電流が流れてＧａＡｓ
ＦＥＴが破壊される場合がある。このため、前記ゲート
にゲート電源が接続された場合にのみ前記ドレインにド
レイン電源が接続される電源回路が使用されている。
【０００３】特開平６−１３８６２号公報は、この電源
回路の従来例を開示している。図２はこの従来例の電源
回路を示し、図３はこの従来例の電源回路の特性を示し
ている。図２において、端子５はマイナス電源であり、
端子６はＧａＡｓＦＥＴのソース（又はドレイン）バイ
アス用端子であり、更に、端子７は前記ＧａＡｓＦＥＴ
のゲートバイアス用端子である。抵抗Ｒ2 は端子５と端
子６との間に接続され、コンデンサＣ1 は端子６と接地
端子との間に接続されている。ＰＮＰトランジスタＱ3
のコレクタは抵抗Ｒ3 を介して端子５に接続され、トラ
ンジスタＱ3 のエミッタは端子７に接続されている。更
に、トランジスタＱ3 のベースは、抵抗Ｒ4 を介して端
子６に接続されるとともに、抵抗Ｒ5 を介して端子７に
接続されている。
回路の従来例を開示している。図２はこの従来例の電源
回路を示し、図３はこの従来例の電源回路の特性を示し
ている。図２において、端子５はマイナス電源であり、
端子６はＧａＡｓＦＥＴのソース（又はドレイン）バイ
アス用端子であり、更に、端子７は前記ＧａＡｓＦＥＴ
のゲートバイアス用端子である。抵抗Ｒ2 は端子５と端
子６との間に接続され、コンデンサＣ1 は端子６と接地
端子との間に接続されている。ＰＮＰトランジスタＱ3
のコレクタは抵抗Ｒ3 を介して端子５に接続され、トラ
ンジスタＱ3 のエミッタは端子７に接続されている。更
に、トランジスタＱ3 のベースは、抵抗Ｒ4 を介して端
子６に接続されるとともに、抵抗Ｒ5 を介して端子７に
接続されている。
【０００４】このため、抵抗Ｒ2 とコンデンサＣ1 とに
より積分回路が形成され、端子５に印加された電圧は所
定の時間遅れて端子６に現れる。また、端子６のマイナ
ス電圧の絶対値が所定の値より大きくなるとトランジス
タＱ3 がオンとなる。このため、図２に示す電源回路の
特性は図３に示すようになる。図３においては、ゲート
バイアス用電圧ＶG がＧａＡｓＦＥＴに印加されている
ときのみ、ソースバイアス用電圧ＶS がトランジスタＱ
3 に印加されるので、ゲートバイアス用電圧ＶG が印加
されない状態でソースバイアス用電圧ＶS が印加されソ
ース・ドレイン間に過大な電流が流れることを防ぐこと
ができる。
より積分回路が形成され、端子５に印加された電圧は所
定の時間遅れて端子６に現れる。また、端子６のマイナ
ス電圧の絶対値が所定の値より大きくなるとトランジス
タＱ3 がオンとなる。このため、図２に示す電源回路の
特性は図３に示すようになる。図３においては、ゲート
バイアス用電圧ＶG がＧａＡｓＦＥＴに印加されている
ときのみ、ソースバイアス用電圧ＶS がトランジスタＱ
3 に印加されるので、ゲートバイアス用電圧ＶG が印加
されない状態でソースバイアス用電圧ＶS が印加されソ
ース・ドレイン間に過大な電流が流れることを防ぐこと
ができる。
【０００５】
【発明が解決しようとする課題】しかし、上記従来例に
おいては、抵抗Ｒ2 及びコンデンサＣ1 による積分回路
が使用されているので、端子５に電圧が印加されても、
端子６及び端子７に電圧が現れるまでには、積分回路の
時定数による時間遅れがあるので、端子５に電源を接続
しても、ＧａＡｓＦＥＴが動作可能になるまで時間遅れ
が発生するという欠点があった。したがって、本願発明
の課題は、上述の従来例の欠点をなくし、ゲート電圧が
印加されていない状態でドレイン電圧がＧａＡｓＦＥＴ
に印加されることなく、かつ、電源電圧を印加後時間遅
れなくＧａＡｓＦＥＴが動作可能になるＧａＡｓＦＥＴ
用電源回路を提供することである。
おいては、抵抗Ｒ2 及びコンデンサＣ1 による積分回路
が使用されているので、端子５に電圧が印加されても、
端子６及び端子７に電圧が現れるまでには、積分回路の
時定数による時間遅れがあるので、端子５に電源を接続
しても、ＧａＡｓＦＥＴが動作可能になるまで時間遅れ
が発生するという欠点があった。したがって、本願発明
の課題は、上述の従来例の欠点をなくし、ゲート電圧が
印加されていない状態でドレイン電圧がＧａＡｓＦＥＴ
に印加されることなく、かつ、電源電圧を印加後時間遅
れなくＧａＡｓＦＥＴが動作可能になるＧａＡｓＦＥＴ
用電源回路を提供することである。
【０００６】
【課題を解決するための手段】上記課題を解決するた
め、本願発明の構成は、ＧａＡｓＦＥＴのドレインとド
レイン電源との接続をオンオフする第１のスイッチング
素子と、前記ＧａＡｓＦＥＴのゲートにゲート電源を接
続したときにオンとなり、前記ＧａＡｓＦＥＴのゲート
に前記ゲート電源を接続しないときにオフとなる第２の
スイッチング素子とを具備し、前記第２のスイッチング
素子がオンのときに前記第１のスイッチング素子がオン
となり、前記第２のスイッチング素子がオフのときに前
記第１のスイッチング素子がオフとなることを特徴とす
るＧａＡｓＦＥＴ用電源回路である。
め、本願発明の構成は、ＧａＡｓＦＥＴのドレインとド
レイン電源との接続をオンオフする第１のスイッチング
素子と、前記ＧａＡｓＦＥＴのゲートにゲート電源を接
続したときにオンとなり、前記ＧａＡｓＦＥＴのゲート
に前記ゲート電源を接続しないときにオフとなる第２の
スイッチング素子とを具備し、前記第２のスイッチング
素子がオンのときに前記第１のスイッチング素子がオン
となり、前記第２のスイッチング素子がオフのときに前
記第１のスイッチング素子がオフとなることを特徴とす
るＧａＡｓＦＥＴ用電源回路である。
【０００７】上記第１の発明の構成により、ＧａＡｓＦ
ＥＴ用電源回路において、第２のスイッチング素子が、
ＧａＡｓＦＥＴのゲートにゲート電源を接続したときに
オンとなり、前記ＧａＡｓＦＥＴのゲートに前記ゲート
電源を接続しないときにオフとなり、前記第２のスイッ
チング素子がオンのときに第１のスイッチング素子がオ
ンとなり、前記第２のスイッチング素子がオフのときに
前記第１のスイッチング素子がオフとなり、前記第１の
スイッチング素子が、ＧａＡｓＦＥＴのドレインとドレ
イン電源との接続をオンオフするので、前記ＧａＡｓＦ
ＥＴのゲート電圧が印加されない状態で前記ＧａＡｓＦ
ＥＴにドレイン電圧が印加されて過大なドレイン電流が
流れることを防ぐことができる。更に、ＧａＡｓＦＥＴ
用電源回路に時定数回路が使用されていないので、上述
のようにゲート電源及びドレイン電源をＧａＡｓＦＥＴ
に接続した後、直ちに前記ＧａＡｓＦＥＴが動作可能に
なる。
ＥＴ用電源回路において、第２のスイッチング素子が、
ＧａＡｓＦＥＴのゲートにゲート電源を接続したときに
オンとなり、前記ＧａＡｓＦＥＴのゲートに前記ゲート
電源を接続しないときにオフとなり、前記第２のスイッ
チング素子がオンのときに第１のスイッチング素子がオ
ンとなり、前記第２のスイッチング素子がオフのときに
前記第１のスイッチング素子がオフとなり、前記第１の
スイッチング素子が、ＧａＡｓＦＥＴのドレインとドレ
イン電源との接続をオンオフするので、前記ＧａＡｓＦ
ＥＴのゲート電圧が印加されない状態で前記ＧａＡｓＦ
ＥＴにドレイン電圧が印加されて過大なドレイン電流が
流れることを防ぐことができる。更に、ＧａＡｓＦＥＴ
用電源回路に時定数回路が使用されていないので、上述
のようにゲート電源及びドレイン電源をＧａＡｓＦＥＴ
に接続した後、直ちに前記ＧａＡｓＦＥＴが動作可能に
なる。
【０００８】更に、第２の発明の構成は、上記第１の発
明の構成において、前記第１のスイッチング素子が第１
のトランジスタであり、前記第２のスイッチング素子が
第２のトランジスタであり、前記第１のトランジスタの
ベース電流は前記第２のトランジスタのコレクタ電流に
より生成されることである。
明の構成において、前記第１のスイッチング素子が第１
のトランジスタであり、前記第２のスイッチング素子が
第２のトランジスタであり、前記第１のトランジスタの
ベース電流は前記第２のトランジスタのコレクタ電流に
より生成されることである。
【０００９】上記第２の発明の構成により、上記第１の
発明の構成による作用とともに、前記第１のスイッチン
グ素子が第１のトランジスタであり、前記第２のスイッ
チング素子が第２のトランジスタであり、前記第１のト
ランジスタのベース電流が前記第２のトランジスタのコ
レクタ電流となるので、前記ＧａＡｓＦＥＴ用電源回路
を容易に形成することができる。
発明の構成による作用とともに、前記第１のスイッチン
グ素子が第１のトランジスタであり、前記第２のスイッ
チング素子が第２のトランジスタであり、前記第１のト
ランジスタのベース電流が前記第２のトランジスタのコ
レクタ電流となるので、前記ＧａＡｓＦＥＴ用電源回路
を容易に形成することができる。
【００１０】
【発明の実施の形態】図１は本願発明の実施の形態に係
わるＧａＡｓ用電源回路を示す。図１において、端子１
はプラス電圧電源用端子であり、端子２はマイナス電圧
電源用端子である。更に、端子３はＧａＡｓＦＥＴのド
レインバイアス用端子であり、端子４はＧａＡｓＦＥＴ
のゲートバイアス用端子である。第１のトランジスタ
（ＰＮＰトランジスタ）Ｑ1 はエミッタが端子１に接続
され、コレクタが端子３に接続されている。更に、トラ
ンジスタＱ1 のベースは抵抗Ｒ1 を介して第２のトラン
ジスタ（ＮＰＮトランジスタ）Ｑ2 のコレクタに接続さ
れている。トランジスタＱ2 のベースはツェナーダイオ
ードＤ1 のアノードに接続され、ツェナーダイオードＤ
1 のカソードは接地端子に接続されている。更に、トラ
ンジスタＱ2 のエミッタは端子２及び端子４に接続され
ている。
わるＧａＡｓ用電源回路を示す。図１において、端子１
はプラス電圧電源用端子であり、端子２はマイナス電圧
電源用端子である。更に、端子３はＧａＡｓＦＥＴのド
レインバイアス用端子であり、端子４はＧａＡｓＦＥＴ
のゲートバイアス用端子である。第１のトランジスタ
（ＰＮＰトランジスタ）Ｑ1 はエミッタが端子１に接続
され、コレクタが端子３に接続されている。更に、トラ
ンジスタＱ1 のベースは抵抗Ｒ1 を介して第２のトラン
ジスタ（ＮＰＮトランジスタ）Ｑ2 のコレクタに接続さ
れている。トランジスタＱ2 のベースはツェナーダイオ
ードＤ1 のアノードに接続され、ツェナーダイオードＤ
1 のカソードは接地端子に接続されている。更に、トラ
ンジスタＱ2 のエミッタは端子２及び端子４に接続され
ている。
【００１１】以上の構成により、ＧａＡｓＦＥＴ用電源
回路において、第２のスイッチング素子となるトランジ
スタＱ2 が、ＧａＡｓＦＥＴのゲートにゲート電源（ツ
ェナーダイオードＤ1 のツェナー電圧とトランジスタＱ
2 のベースエミッタ間電圧との和より大きな絶対値を有
する。）を接続したときにオンとなり、前記ＧａＡｓＦ
ＥＴのゲートに前記ゲート電源を接続しないときにオフ
となる。更に、前記第２のトランジスタＱ2 がオンのと
きに第１のスイッチング素子となるトランジスタＱ1 が
オンとなり、前記第２のトランジスタＱ2 がオフのとき
に前記第１のトランジスタＱ1 がオフとなり、前記第１
のトランジスタＱ1 が、ＧａＡｓＦＥＴのドレインとド
レイン電源との接続をオンオフするので、前記ＧａＡｓ
ＦＥＴのゲート電圧が印加されない状態で前記ＧａＡｓ
ＦＥＴにドレイン電圧が印加されて過大なドレイン電流
が流れることを防ぐことができる。更に、ＧａＡｓＦＥ
Ｔ用電源回路に時定数回路（例えば上記従来例の積分回
路）が使用されていないので、上述のようにゲート電源
及びドレイン電源をＧａＡｓＦＥＴに接続した後、直ち
に前記ＧａＡｓＦＥＴが動作可能になる。
回路において、第２のスイッチング素子となるトランジ
スタＱ2 が、ＧａＡｓＦＥＴのゲートにゲート電源（ツ
ェナーダイオードＤ1 のツェナー電圧とトランジスタＱ
2 のベースエミッタ間電圧との和より大きな絶対値を有
する。）を接続したときにオンとなり、前記ＧａＡｓＦ
ＥＴのゲートに前記ゲート電源を接続しないときにオフ
となる。更に、前記第２のトランジスタＱ2 がオンのと
きに第１のスイッチング素子となるトランジスタＱ1 が
オンとなり、前記第２のトランジスタＱ2 がオフのとき
に前記第１のトランジスタＱ1 がオフとなり、前記第１
のトランジスタＱ1 が、ＧａＡｓＦＥＴのドレインとド
レイン電源との接続をオンオフするので、前記ＧａＡｓ
ＦＥＴのゲート電圧が印加されない状態で前記ＧａＡｓ
ＦＥＴにドレイン電圧が印加されて過大なドレイン電流
が流れることを防ぐことができる。更に、ＧａＡｓＦＥ
Ｔ用電源回路に時定数回路（例えば上記従来例の積分回
路）が使用されていないので、上述のようにゲート電源
及びドレイン電源をＧａＡｓＦＥＴに接続した後、直ち
に前記ＧａＡｓＦＥＴが動作可能になる。
【００１２】更に、前記第１のスイッチング素子が第１
のトランジスタＱ1 であり、前記第２のスイッチング素
子が第２のトランジスタＱ2 であり、前記第１のトラン
ジスタＱ1 のベース電流が前記第２のトランジスタＱ2
のコレクタ電流となるので、前記ＧａＡｓＦＥＴ用電源
回路を容易に形成することができる。なお、ＧａＡｓＦ
ＥＴの極性が逆になった場合には、上記実施の形態にお
いて、各電圧及びダイオードの極性を逆にし、第１のト
ランジスタをＮＰＮトランジスタに置き換え、更に、第
２のトランジスタをＰＮＰトランジスタに置き換えるこ
とができる。
のトランジスタＱ1 であり、前記第２のスイッチング素
子が第２のトランジスタＱ2 であり、前記第１のトラン
ジスタＱ1 のベース電流が前記第２のトランジスタＱ2
のコレクタ電流となるので、前記ＧａＡｓＦＥＴ用電源
回路を容易に形成することができる。なお、ＧａＡｓＦ
ＥＴの極性が逆になった場合には、上記実施の形態にお
いて、各電圧及びダイオードの極性を逆にし、第１のト
ランジスタをＮＰＮトランジスタに置き換え、更に、第
２のトランジスタをＰＮＰトランジスタに置き換えるこ
とができる。
【００１３】
【発明の効果】本願の第１の発明に係わるＧａＡｓＦＥ
Ｔ用電源回路によれば、ＧａＡｓＦＥＴのゲート電圧が
印加されない状態で前記ＧａＡｓＦＥＴにドレイン電圧
が印加されて過大なドレイン電流が流れることにより前
記ＧａＡｓＦＥＴが破壊されることを防ぐことができ
る。更に、ＧａＡｓＦＥＴ用電源回路に時定数回路（例
えば上記従来例の積分回路）が使用されていないので、
ゲート電源及びドレイン電源をＧａＡｓＦＥＴに接続し
た後、直ちに前記ＧａＡｓＦＥＴが動作可能になり、時
間遅れがない。
Ｔ用電源回路によれば、ＧａＡｓＦＥＴのゲート電圧が
印加されない状態で前記ＧａＡｓＦＥＴにドレイン電圧
が印加されて過大なドレイン電流が流れることにより前
記ＧａＡｓＦＥＴが破壊されることを防ぐことができ
る。更に、ＧａＡｓＦＥＴ用電源回路に時定数回路（例
えば上記従来例の積分回路）が使用されていないので、
ゲート電源及びドレイン電源をＧａＡｓＦＥＴに接続し
た後、直ちに前記ＧａＡｓＦＥＴが動作可能になり、時
間遅れがない。
【００１４】更に第２の発明に係わるＧａＡｓＦＥＴ用
電源回路によれば、上記第１の発明の効果とともに、２
つのトランジスタを使用することによりＧａＡｓＦＥＴ
用電源回路を容易に形成することができる。
電源回路によれば、上記第１の発明の効果とともに、２
つのトランジスタを使用することによりＧａＡｓＦＥＴ
用電源回路を容易に形成することができる。
【図１】本願発明の実施の形態に係わるＧａＡｓＦＥＴ
用電源回路図である。
用電源回路図である。
【図２】従来例の回路図である。
【図３】前記従来例の特性を示すグラフである。
１ プラス電源端子 ２ マイナス電源端子 ３ ドレインバイアス用端子 ４ ゲートバイアス用端子 Ｑ1 第１のトランジスタ Ｑ2 第２のトランジスタ
Claims (2)
- 【請求項１】 ＧａＡｓＦＥＴのドレインとドレイン電
源との接続をオンオフする第１のスイッチング素子と、 前記ＧａＡｓＦＥＴのゲートにゲート電源を接続したと
きにオンとなり、前記ＧａＡｓＦＥＴのゲートに前記ゲ
ート電源を接続しないときにオフとなる第２のスイッチ
ング素子とを具備し、 前記第２のスイッチング素子がオンのときに前記第１の
スイッチング素子がオンとなり、前記第２のスイッチン
グ素子がオフのときに前記第１のスイッチング素子がオ
フとなることを特徴とするＧａＡｓＦＥＴ用電源回路。 - 【請求項２】 前記第１のスイッチング素子が第１のト
ランジスタであり、前記第２のスイッチング素子が第２
のトランジスタであり、前記第１のトランジスタのベー
ス電流は前記第２のトランジスタのコレクタ電流により
生成されることを特徴とする請求項１記載のＧａＡｓＦ
ＥＴ用電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9222647A JPH1169623A (ja) | 1997-08-19 | 1997-08-19 | ＧａＡｓＦＥＴ用電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9222647A JPH1169623A (ja) | 1997-08-19 | 1997-08-19 | ＧａＡｓＦＥＴ用電源回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1169623A true JPH1169623A (ja) | 1999-03-09 |
Family
ID=16785738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9222647A Pending JPH1169623A (ja) | 1997-08-19 | 1997-08-19 | ＧａＡｓＦＥＴ用電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1169623A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008182884A (ja) * | 2007-01-23 | 2008-08-07 | Schneider Toshiba Inverter Europe Sas | 電力用電子スイッチの制御装置および同装置を有する可変速駆動装置 |
| JP2010103796A (ja) * | 2008-10-24 | 2010-05-06 | New Japan Radio Co Ltd | 高周波回路のスイッチング方法及び高周波回路 |
-
1997
- 1997-08-19 JP JP9222647A patent/JPH1169623A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008182884A (ja) * | 2007-01-23 | 2008-08-07 | Schneider Toshiba Inverter Europe Sas | 電力用電子スイッチの制御装置および同装置を有する可変速駆動装置 |
| JP2010103796A (ja) * | 2008-10-24 | 2010-05-06 | New Japan Radio Co Ltd | 高周波回路のスイッチング方法及び高周波回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040119 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050525 |
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| A131 | Notification of reasons for refusal |
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| A521 | Written amendment |
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| A02 | Decision of refusal |
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