JPS644375B2 - - Google Patents
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- JPS644375B2 JPS644375B2 JP53158217A JP15821778A JPS644375B2 JP S644375 B2 JPS644375 B2 JP S644375B2 JP 53158217 A JP53158217 A JP 53158217A JP 15821778 A JP15821778 A JP 15821778A JP S644375 B2 JPS644375 B2 JP S644375B2
- Authority
- JP
- Japan
- Prior art keywords
- mos
- fet
- channel
- fets
- transistor
- Prior art date
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Links
- 239000000758 substrate Substances 0.000 claims description 7
- 239000003990 capacitor Substances 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 7
- 230000003068 static effect Effects 0.000 description 5
- 238000011084 recovery Methods 0.000 description 4
- 230000001052 transient effect Effects 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000005236 sound signal Effects 0.000 description 3
- 230000005669 field effect Effects 0.000 description 1
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- 238000000034 method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
- H03K17/0416—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the output circuit
- H03K17/04163—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the output circuit in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
- H03K5/023—Shaping pulses by amplifying using field effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K9/00—Demodulating pulses which have been modulated with a continuously-variable signal
- H03K9/08—Demodulating pulses which have been modulated with a continuously-variable signal of duration- or width-mudulated pulses or of duty-cycle modulated pulses
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Electronic Switches (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は例えば音声信号をPWM変調した
PWM変調信号によつて駆動されるMOS−FET
スイツチング回路に関し、特にスイツチング損失
を低減すると共に出力信号歪を低減する様にした
ものである。
PWM変調信号によつて駆動されるMOS−FET
スイツチング回路に関し、特にスイツチング損失
を低減すると共に出力信号歪を低減する様にした
ものである。
従来、PWM変調音声信号を再生するPWM音
声出力回路として第１図に示す如きものが提案さ
れている。即ち第１図に於いて、１は中心周波数
が例えば500KHzのPWM変調音声信号の信号源を
示し、この信号源１の一端を接地し、この信号源
１の他端をnpn形トランジスタ２及びpnp形トラ
ンジスタ３の夫々のベースの互の接続点に接続
し、之等トランジスタ２及び３の夫々のエミツタ
を互に接続し、このエミツタの接続点を抵抗器４
を介して接地し、トランジスタ２のコレクタを抵
抗器５を介して正の直流電圧＋Vccが供給される
電源端子６に接続し、又トランジスタ３のコレク
タを抵抗器７を介して正の直流電圧＋Vccと絶対
値の等しい負の直流電圧−Vccが供給される電源
端子８に接続し、又トランジスタ２のコレクタを
バツフア増巾器を構成するnpn形トランジスタ９
及びpnp形トランジスタ１０の夫々のベースの接
続点に接続し、之等トランジスタ９及び１０の
夫々のエミツタの互の接続点をスイツチング素子
を構成するｐチヤンネルMOS形電界効果トラン
ジスタ（以下MOS−FETと称す。）１１のゲー
トに接続し、トランジスタ９のコレクタを電源端
子６に接続し、トランジスタ１０のコレクタを電
源１２の負極に接続し、この電源１２の正極を電
源端子６に接続し、又MOS−FET１１のソース
を電源端子６に接続する。又トランジスタ３のコ
レクタをバツフア増巾器を構成するnpn形トラン
ジスタ１３及びpnp形トランジスタ１４の夫々の
ベースの接続点に接続し、之等トランジスタ１３
及び１４の夫々のエミツタの互の接続点をスイツ
チング素子を構成するｎチヤンネルのMOS−
FET１５のゲートに接続し、トランジスタ１３
のコレクタを電源１６の正極に接続し、この電源
１６の負極をトランジスタ１４のコレクタに接続
すると共にこのトランジスタ１４のコレクタを電
源端子８に接続し、又MOS−FET１５のソース
を電源端子８に接続し、このMOS−FET１１及
び１５の夫々のドレインを互に接続し、このドレ
インの接続点をコイル１７ａ及びコンデンサ１７
ｂより成るローパスフイルタ１７と負荷を構成す
るスピーカ等の抵抗１８との直列回路を介して接
地する。この場合接地点は直流電源＋Vcc及び−
Vccの中間電圧点である。
声出力回路として第１図に示す如きものが提案さ
れている。即ち第１図に於いて、１は中心周波数
が例えば500KHzのPWM変調音声信号の信号源を
示し、この信号源１の一端を接地し、この信号源
１の他端をnpn形トランジスタ２及びpnp形トラ
ンジスタ３の夫々のベースの互の接続点に接続
し、之等トランジスタ２及び３の夫々のエミツタ
を互に接続し、このエミツタの接続点を抵抗器４
を介して接地し、トランジスタ２のコレクタを抵
抗器５を介して正の直流電圧＋Vccが供給される
電源端子６に接続し、又トランジスタ３のコレク
タを抵抗器７を介して正の直流電圧＋Vccと絶対
値の等しい負の直流電圧−Vccが供給される電源
端子８に接続し、又トランジスタ２のコレクタを
バツフア増巾器を構成するnpn形トランジスタ９
及びpnp形トランジスタ１０の夫々のベースの接
続点に接続し、之等トランジスタ９及び１０の
夫々のエミツタの互の接続点をスイツチング素子
を構成するｐチヤンネルMOS形電界効果トラン
ジスタ（以下MOS−FETと称す。）１１のゲー
トに接続し、トランジスタ９のコレクタを電源端
子６に接続し、トランジスタ１０のコレクタを電
源１２の負極に接続し、この電源１２の正極を電
源端子６に接続し、又MOS−FET１１のソース
を電源端子６に接続する。又トランジスタ３のコ
レクタをバツフア増巾器を構成するnpn形トラン
ジスタ１３及びpnp形トランジスタ１４の夫々の
ベースの接続点に接続し、之等トランジスタ１３
及び１４の夫々のエミツタの互の接続点をスイツ
チング素子を構成するｎチヤンネルのMOS−
FET１５のゲートに接続し、トランジスタ１３
のコレクタを電源１６の正極に接続し、この電源
１６の負極をトランジスタ１４のコレクタに接続
すると共にこのトランジスタ１４のコレクタを電
源端子８に接続し、又MOS−FET１５のソース
を電源端子８に接続し、このMOS−FET１１及
び１５の夫々のドレインを互に接続し、このドレ
インの接続点をコイル１７ａ及びコンデンサ１７
ｂより成るローパスフイルタ１７と負荷を構成す
るスピーカ等の抵抗１８との直列回路を介して接
地する。この場合接地点は直流電源＋Vcc及び−
Vccの中間電圧点である。
斯る第１図に於いては信号源１よりのPWM変
調信号に依りMOS−FET１１及び１５が交互に
オンオフされ、之等MOS−FET１１及び１５の
夫々のドレインの接続点に得られる出力信号がロ
ーパスフイルタ１７を介してスピーカ１８に供給
され、このスピーカ１８より再生音が得られる。
調信号に依りMOS−FET１１及び１５が交互に
オンオフされ、之等MOS−FET１１及び１５の
夫々のドレインの接続点に得られる出力信号がロ
ーパスフイルタ１７を介してスピーカ１８に供給
され、このスピーカ１８より再生音が得られる。
一般にMOS−FETはバイポーラトランジスタ
に比較し小数キヤリヤがないのでスイツチング動
作が早くPWM変調信号の如く例えば500KHz以上
の高周波数のスイツチングに好適であると考えら
れている。
に比較し小数キヤリヤがないのでスイツチング動
作が早くPWM変調信号の如く例えば500KHz以上
の高周波数のスイツチングに好適であると考えら
れている。
然しながら例えばｐチヤンネルのMOS−FET
１１は一般に第２図に示す如く種々の特性を向上
する為半導体サブストレート１１ａとソース１１
Ｓとが電気的に接続されている。この為斯る
MOS−FET１１にコイル１７ａの電荷放出によ
るリターン電流即ち本例ではドレイン１１Ｄより
ソース１１Ｓ方向の電流が流れたときはこのソー
ス１１Ｓ及びサブストレート１１ａ間で第３図破
線で示す如き寄生のダイオード１９を構成し、こ
の寄生のダイオード１９の存在の為、リカバリー
タイムが例えば0.5μS〜1μSと大きくなつていた。
第２図に於いて、１１ｂは絶縁層、１１Ｇはゲー
ト、１１Ｍはメタルである。
１１は一般に第２図に示す如く種々の特性を向上
する為半導体サブストレート１１ａとソース１１
Ｓとが電気的に接続されている。この為斯る
MOS−FET１１にコイル１７ａの電荷放出によ
るリターン電流即ち本例ではドレイン１１Ｄより
ソース１１Ｓ方向の電流が流れたときはこのソー
ス１１Ｓ及びサブストレート１１ａ間で第３図破
線で示す如き寄生のダイオード１９を構成し、こ
の寄生のダイオード１９の存在の為、リカバリー
タイムが例えば0.5μS〜1μSと大きくなつていた。
第２図に於いて、１１ｂは絶縁層、１１Ｇはゲー
ト、１１Ｍはメタルである。
この為、第４図Ａに示す如きPWM変調信号を
信号源１として供給したときは、コイル１７ａに
は第４図Ｂに示す如き電流が流れるが、MOS−
FET１１及び１５には夫々第４図Ｃ及びＤに示
す如くこのMOS−FET１１及び１５のリカバリ
ータイムの大きさに原因する極めて大きな過渡電
流１１Ｔ及び１５Ｔの存する電流が流れる。
信号源１として供給したときは、コイル１７ａに
は第４図Ｂに示す如き電流が流れるが、MOS−
FET１１及び１５には夫々第４図Ｃ及びＤに示
す如くこのMOS−FET１１及び１５のリカバリ
ータイムの大きさに原因する極めて大きな過渡電
流１１Ｔ及び１５Ｔの存する電流が流れる。
即ち、第１図に示す回路に於いてはこの過渡電
流１１Ｔ及び１５Ｔにより電力損失を生じ、これ
に依る発熱の為このMOS−FET１１及び１５を
破壊する懽れがあつた。又このMOS−FET１
１，１５はこのリターン電流が寄生のダイオード
１９を通して流れる為、そのオン時の静特性は第
５図に示す如くリターン電流方向（負電流方向）
に於いて非直線となり歪を発生する欠点があつ
た。
流１１Ｔ及び１５Ｔにより電力損失を生じ、これ
に依る発熱の為このMOS−FET１１及び１５を
破壊する懽れがあつた。又このMOS−FET１
１，１５はこのリターン電流が寄生のダイオード
１９を通して流れる為、そのオン時の静特性は第
５図に示す如くリターン電流方向（負電流方向）
に於いて非直線となり歪を発生する欠点があつ
た。
そこで上述電力損失を改善するものとして第６
図に示すものが提案されている。この第６図例に
於いてはMOS−FET１１のドレインをダイオー
ド２０のアノードに接続し、このダイオード２０
のカソードをダイオード２１のアノードに接続
し、このダイオード２１のカソードをMOS−
FET１５のドレインに接続し、このダイオード
２０及び２１の接続点をローパスフイルタ１７及
び負荷としての抵抗１８の直列回路を介して接地
する。この場合ダイオード２０及び２１はMOS
−FET１１及び１５にリターン電流が流れない
様にする為のものである。又このダイオード２０
及び２１の接続点をダイオード２２のアノードに
接続し、このダイオード２２のカソードを電源端
子６に接続し、又ダイオード２０及び２１の接続
点をダイオード２３のカソードに接続し、このダ
イオード２３のアノードを電源端子８に接続す
る。この場合MOS−FET１１及び１５に流れよ
うとするリターン電流はこのダイオード２２及び
２３を通して流れる。その他は第１図と同様に構
成している。
図に示すものが提案されている。この第６図例に
於いてはMOS−FET１１のドレインをダイオー
ド２０のアノードに接続し、このダイオード２０
のカソードをダイオード２１のアノードに接続
し、このダイオード２１のカソードをMOS−
FET１５のドレインに接続し、このダイオード
２０及び２１の接続点をローパスフイルタ１７及
び負荷としての抵抗１８の直列回路を介して接地
する。この場合ダイオード２０及び２１はMOS
−FET１１及び１５にリターン電流が流れない
様にする為のものである。又このダイオード２０
及び２１の接続点をダイオード２２のアノードに
接続し、このダイオード２２のカソードを電源端
子６に接続し、又ダイオード２０及び２１の接続
点をダイオード２３のカソードに接続し、このダ
イオード２３のアノードを電源端子８に接続す
る。この場合MOS−FET１１及び１５に流れよ
うとするリターン電流はこのダイオード２２及び
２３を通して流れる。その他は第１図と同様に構
成している。
斯る第６図に依ればMOS−FET１１及び１５
の逆方向電流をダイオード２２及び２３を介して
流しているのでMOS−FET１１及び１５のリカ
バリータイムは何等影響することなく、且つダイ
オード２２及び２３のスイツチング時間は比較的
早いので過渡電流はほとんど流れず、この為スイ
ツチング損失を改善することができる。
の逆方向電流をダイオード２２及び２３を介して
流しているのでMOS−FET１１及び１５のリカ
バリータイムは何等影響することなく、且つダイ
オード２２及び２３のスイツチング時間は比較的
早いので過渡電流はほとんど流れず、この為スイ
ツチング損失を改善することができる。
然しながら斯る第６図に於いてはMOS−FET
１１に対してダイオード２０及び２２を設け、又
MOS−FET１５に対してダイオード２１及び２
３を夫々設けているのでMOS−FET１１及び１
５の夫々のオン時の静特性は之等ダイオードの影
響により第７図に示す如く零付近で段差（非線
形）が生じこれによる歪が発生する欠点があつ
た。
１１に対してダイオード２０及び２２を設け、又
MOS−FET１５に対してダイオード２１及び２
３を夫々設けているのでMOS−FET１１及び１
５の夫々のオン時の静特性は之等ダイオードの影
響により第７図に示す如く零付近で段差（非線
形）が生じこれによる歪が発生する欠点があつ
た。
本発明は斯る点に鑑みスイツチング損失を低減
すると共に出力信号歪を低減する様にしたMOS
−FETスイツチング回路を提案せんとするもの
である。
すると共に出力信号歪を低減する様にしたMOS
−FETスイツチング回路を提案せんとするもの
である。
以下第８図を参照しながら本発明MOS−FET
スイツチング回路の一実施例につき説明しよう。
この第８図に於いて第１図に対応する部分には同
一符号を付しその詳細説明は省略する。
スイツチング回路の一実施例につき説明しよう。
この第８図に於いて第１図に対応する部分には同
一符号を付しその詳細説明は省略する。
本例に於いてはMOS−FET１１及び１５の
夫々のサブストレートとソースとの間に抵抗器２
４及び２５を設け、この抵抗器２４及び２５によ
り夫々のMOS−FET１１及び１５のローパスフ
イルタ１７のコイル１７ａより放出されるリター
ン電流を阻止する様にする。この場合抵抗器２４
及び２５の夫々の抵抗値をMOS−FET１１及び
１５のオン時のチヤンネル抵抗値より大きく選定
する。このときのMOS−FET１１を模型的に示
せば第９図に示す如くである。その他は第１図と
同様に構成する。
夫々のサブストレートとソースとの間に抵抗器２
４及び２５を設け、この抵抗器２４及び２５によ
り夫々のMOS−FET１１及び１５のローパスフ
イルタ１７のコイル１７ａより放出されるリター
ン電流を阻止する様にする。この場合抵抗器２４
及び２５の夫々の抵抗値をMOS−FET１１及び
１５のオン時のチヤンネル抵抗値より大きく選定
する。このときのMOS−FET１１を模型的に示
せば第９図に示す如くである。その他は第１図と
同様に構成する。
本発明に依ればコイル１７ａの電荷放出に依る
リターン電流を抵抗器２４及び２５により阻止し
ているので、これによりリカバリータイムに対し
第１図の様に影響することなく過渡電流はほとん
ど流れず、スイツチング損失を改善することがで
き、しかも第６図例の如くダイオードを使用して
いないので、このMOS−FET１１，１５のオン
時の静特性の直線性を改善でき出力信号の歪を低
減することができる。因みにこの抵抗器２４及び
２５の夫々の抵抗値をMOS−FET１１及び１５
の夫々のオン時のチヤンネル抵抗例えば6Ωの1.6
倍以上の10Ωとしたときは、夫々のMOS−FET
１１及び１５の夫々のオン時の静特性は第１０図
に示す如く第５図及び第７図に比較し改善された
ことがわかる。又この抵抗器２４及び２５の夫々
の抵抗値をMOS−FET１１及び１５の夫々のオ
ン時のチヤンネル抵抗の10倍の60Ωとしたときは
夫々のMOS−FET１１及び１５の夫々のオン時
の静特性は第１１図に示す如く直線性が極めて良
くなり出力信号の歪が改善される利益がある。そ
の他は第１図と同様に動作する。
リターン電流を抵抗器２４及び２５により阻止し
ているので、これによりリカバリータイムに対し
第１図の様に影響することなく過渡電流はほとん
ど流れず、スイツチング損失を改善することがで
き、しかも第６図例の如くダイオードを使用して
いないので、このMOS−FET１１，１５のオン
時の静特性の直線性を改善でき出力信号の歪を低
減することができる。因みにこの抵抗器２４及び
２５の夫々の抵抗値をMOS−FET１１及び１５
の夫々のオン時のチヤンネル抵抗例えば6Ωの1.6
倍以上の10Ωとしたときは、夫々のMOS−FET
１１及び１５の夫々のオン時の静特性は第１０図
に示す如く第５図及び第７図に比較し改善された
ことがわかる。又この抵抗器２４及び２５の夫々
の抵抗値をMOS−FET１１及び１５の夫々のオ
ン時のチヤンネル抵抗の10倍の60Ωとしたときは
夫々のMOS−FET１１及び１５の夫々のオン時
の静特性は第１１図に示す如く直線性が極めて良
くなり出力信号の歪が改善される利益がある。そ
の他は第１図と同様に動作する。
以上述べた如く本発明に依ればスイツチング損
失を低減することができると共に出力信号歪を低
減することができる利益がある。
失を低減することができると共に出力信号歪を低
減することができる利益がある。
尚上述実施例に於いてはMOS−FET１１，１
５のサブストレートとソースとの間に抵抗器２
４，２５を挿入したが、この代りに第１２図に示
す如くMOS−FETのサブストレート１１ａの下
側に抵抗層２４ａを設けて、このソース１１Ｓを
この抵抗層２４ａを介してサブストレート１１ａ
に接続する様にしても良いことは容易に理解でき
よう。又本発明は上述実施例に限ることなく本発
明の要旨を逸脱することなく、その他種々の構成
が取り得ることは勿論である。
５のサブストレートとソースとの間に抵抗器２
４，２５を挿入したが、この代りに第１２図に示
す如くMOS−FETのサブストレート１１ａの下
側に抵抗層２４ａを設けて、このソース１１Ｓを
この抵抗層２４ａを介してサブストレート１１ａ
に接続する様にしても良いことは容易に理解でき
よう。又本発明は上述実施例に限ることなく本発
明の要旨を逸脱することなく、その他種々の構成
が取り得ることは勿論である。
第１図及び第６図は夫々従来のMOS−FETス
イツチング回路の例を示す接続図、第２図は従来
のMOS−FETの構造の例を示す模形図、第３図
は第２の等価回路図、第４図及び第５図は夫々第
１図の説明に供する線図、第７図は第６図の説明
に供する線図、第８図は本発明MOS−FETスイ
ツチング回路の一実施例を示す接続図、第９図は
本発明に依るMOS−FETの構造の一例を示す模
形図、第１０図及び第１１図は夫々本発明の説明
に供する線図、第１２図は本発明に依るMOS−
FETの構造の他の例を示す模形図である。 １は信号源、６及び８は夫々電源端子、１１及
び１５は夫々MOS−FET、１７はローパスフイ
ルタ、１７ａはコイル、１７ｂはコンデンサ、１
８は負荷、２４及び２５は夫々抵抗器である。
イツチング回路の例を示す接続図、第２図は従来
のMOS−FETの構造の例を示す模形図、第３図
は第２の等価回路図、第４図及び第５図は夫々第
１図の説明に供する線図、第７図は第６図の説明
に供する線図、第８図は本発明MOS−FETスイ
ツチング回路の一実施例を示す接続図、第９図は
本発明に依るMOS−FETの構造の一例を示す模
形図、第１０図及び第１１図は夫々本発明の説明
に供する線図、第１２図は本発明に依るMOS−
FETの構造の他の例を示す模形図である。 １は信号源、６及び８は夫々電源端子、１１及
び１５は夫々MOS−FET、１７はローパスフイ
ルタ、１７ａはコイル、１７ｂはコンデンサ、１
８は負荷、２４及び２５は夫々抵抗器である。
Claims (1)
- １ 第１及び第２の電源間に交互にオンオフする
一対のＰチヤンネル及びＮチヤンネルMOS−
FETを挿入し、該一対のＰチヤンネル及びＮチ
ヤンネルMOS−FETの接続点をコイル及びコン
デンサより成るローパスフイルタを介して負荷に
接続する様にしたMOS−FETスイツチング回路
に於いて、上記Ｐチヤンネル及びＮチヤンネル
MOS−FETの夫々のサブストレートとソースと
の間に上記Ｐチヤンネル及びＮチヤンネルMOS
−FETのオン時のチヤンネル抵抗値より大なる
抵抗を挿入し、上記コイルより放出されるリター
ン電流を阻止する様にしたことを特徴とする
MOS−FETスイツチング回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15821778A JPS5585135A (en) | 1978-12-21 | 1978-12-21 | Mos-fet switching circuit |
| US06/104,666 US4313065A (en) | 1978-12-21 | 1979-12-17 | Switching circuit with MOS field effect transistor |
| CA342,239A CA1127724A (en) | 1978-12-21 | 1979-12-19 | Switching circuit with mos field effect transistor |
| GB7943849A GB2038583B (en) | 1978-12-21 | 1979-12-20 | Switching circuits using mos field effect transistors |
| DE19792951920 DE2951920A1 (de) | 1978-12-21 | 1979-12-21 | Schaltkreis |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15821778A JPS5585135A (en) | 1978-12-21 | 1978-12-21 | Mos-fet switching circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5585135A JPS5585135A (en) | 1980-06-26 |
| JPS644375B2 true JPS644375B2 (ja) | 1989-01-25 |
Family
ID=15666833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15821778A Granted JPS5585135A (en) | 1978-12-21 | 1978-12-21 | Mos-fet switching circuit |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4313065A (ja) |
| JP (1) | JPS5585135A (ja) |
| CA (1) | CA1127724A (ja) |
| DE (1) | DE2951920A1 (ja) |
| GB (1) | GB2038583B (ja) |
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