JPS63111718A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS63111718A JPS63111718A JP61258905A JP25890586A JPS63111718A JP S63111718 A JPS63111718 A JP S63111718A JP 61258905 A JP61258905 A JP 61258905A JP 25890586 A JP25890586 A JP 25890586A JP S63111718 A JPS63111718 A JP S63111718A
- Authority
- JP
- Japan
- Prior art keywords
- whose
- type mos
- terminal
- mos transistor
- cmos inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 3
- 230000010355 oscillation Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 238000009412 basement excavation Methods 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Amplifiers (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関する。
〔従来の技術）
従来、半導体集積回路は、第７図に示されるように、入
力端子１．出力端子２．ＣＭＯＳインバータ４．出力端
子２と入力端子１とを接続する抵抗５とから構成されて
おり、入力端子１は抵抗５によりＣＭＯＳインバータ令
のしきい値付近にバイアスされ、入力端子１に発振入力
が入力されると出力端子２に電源電圧と接地電圧間のフ
ルスイング波形の出力を出力していた。
力端子１．出力端子２．ＣＭＯＳインバータ４．出力端
子２と入力端子１とを接続する抵抗５とから構成されて
おり、入力端子１は抵抗５によりＣＭＯＳインバータ令
のしきい値付近にバイアスされ、入力端子１に発振入力
が入力されると出力端子２に電源電圧と接地電圧間のフ
ルスイング波形の出力を出力していた。
上述した従来の半導体集積回路は、入力した発、振器等
からの信号を電源電圧、接地電圧間でフルスイングして
出力するので、この半導体集積回路を使用したセットで
は前記出力によるノイズが発生してしまうという欠点が
ある。
からの信号を電源電圧、接地電圧間でフルスイングして
出力するので、この半導体集積回路を使用したセットで
は前記出力によるノイズが発生してしまうという欠点が
ある。
（問題点を解決するための手段）
本発明の半導体集積回路は、半導体基板上に、入力端子
と、出力端子と、入力端が入力端子に出力端が出力端子
に接続されたＣＭＯＳインバータと、ＣＭＯＳインバー
タの出力の振幅を制限する出力制限手段とを有する。
と、出力端子と、入力端が入力端子に出力端が出力端子
に接続されたＣＭＯＳインバータと、ＣＭＯＳインバー
タの出力の振幅を制限する出力制限手段とを有する。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の半導体集積回路の第１の実施例を示す
回路図である。
回路図である。
本実施例は、入力端子１と、出力端子２と、出力端子２
と入力端子１とを接続する抵抗３と、入力端が入力端子
１に接続された第１のＣＭＯＳインバータ９と、入力端
が入力端子１に出力端が出力端子２にそれぞれ接続され
た第２のＣＭＯＳインバータ１０と、一端が、第１のＣ
ＭＯＳインバータのＰ型、Ｎ型ＭＯＳトランジスタ１７
．１８のドレインにそれぞれ接続され、他端が出力端子
２に接続された電流制限抵抗７．８と、制御端子１１と
、入力端が制御端子１１に接続されたインバータ１２と
、ゲートがインバータ１２の出力端に、ドレインが第２
のＣＭＯＳインバータ１０のＰ型ＭＯＳトランジスタ１
５のソースに、ソースが電源端子にそれぞれ接続された
Ｐ型ＭＯＳｌ−ランジスタ１４と、ドレインが第２のＣ
ＭＯＳインバータｌＯのＮ型ＭＯＳトランジスタ１６の
ソースに、ソースがアースに、ゲートが制御端子１１に
それぞれ接続されたＮ型ＭＯＳトランジスタ１３とで構
成されている。なお、入力端子１に発振器（不図示）が
接続されているものとする。
と入力端子１とを接続する抵抗３と、入力端が入力端子
１に接続された第１のＣＭＯＳインバータ９と、入力端
が入力端子１に出力端が出力端子２にそれぞれ接続され
た第２のＣＭＯＳインバータ１０と、一端が、第１のＣ
ＭＯＳインバータのＰ型、Ｎ型ＭＯＳトランジスタ１７
．１８のドレインにそれぞれ接続され、他端が出力端子
２に接続された電流制限抵抗７．８と、制御端子１１と
、入力端が制御端子１１に接続されたインバータ１２と
、ゲートがインバータ１２の出力端に、ドレインが第２
のＣＭＯＳインバータ１０のＰ型ＭＯＳトランジスタ１
５のソースに、ソースが電源端子にそれぞれ接続された
Ｐ型ＭＯＳｌ−ランジスタ１４と、ドレインが第２のＣ
ＭＯＳインバータｌＯのＮ型ＭＯＳトランジスタ１６の
ソースに、ソースがアースに、ゲートが制御端子１１に
それぞれ接続されたＮ型ＭＯＳトランジスタ１３とで構
成されている。なお、入力端子１に発振器（不図示）が
接続されているものとする。
入力端子１に接続された発振器の、発掘が安定していな
い発振開始時には、制御端子１１にはハイレベルの制御
信号が加えられ、第１．第２のＣＭＯＳインバータ９．
ＩＯの両方が動作する。そして、発振が安定した時点で
制御信号がロウレベルとされ、第２のＣＭＯＳインバー
タＩＯの動作が停止され、第１のＣＭＯＳインバータ９
のみ動作し、電流制限抵抗７．８により振幅制限される
。
い発振開始時には、制御端子１１にはハイレベルの制御
信号が加えられ、第１．第２のＣＭＯＳインバータ９．
ＩＯの両方が動作する。そして、発振が安定した時点で
制御信号がロウレベルとされ、第２のＣＭＯＳインバー
タＩＯの動作が停止され、第１のＣＭＯＳインバータ９
のみ動作し、電流制限抵抗７．８により振幅制限される
。
第２図は本発明の第２の実施例を示す回路図であり、第
１図と同一記号を有するものは、以後同一部材を示す。
１図と同一記号を有するものは、以後同一部材を示す。
本実施例は、第１の実施例の回路と、カソードがＰ型Ｍ
ＯＳｌ−ラシジスタ１７のソースに、アノードが電源端
子にそれぞれ接続されたダイオードＤ、と、アノードが
Ｎ型ＭＯＳトランジスタＩ８のソースに、カソードがア
ースにそれぞれ接続されたダイオードＤ２ とで構成さ
れている。
ＯＳｌ−ラシジスタ１７のソースに、アノードが電源端
子にそれぞれ接続されたダイオードＤ、と、アノードが
Ｎ型ＭＯＳトランジスタＩ８のソースに、カソードがア
ースにそれぞれ接続されたダイオードＤ２ とで構成さ
れている。
第３図は本発明の第３の実施例を示す回路図である。本
実施例は、第１の実施例の電流制限抵抗７．８の代りに
、それぞれＮ型ＭＯＳトランジスタ１８のドレイン側が
カソードとなるダイオードＤ２ とＰ型ＭＯＳトランジ
スタ！７のドレイン側がアノードとなるダイオードＤ、
とを接続して構成されている。
実施例は、第１の実施例の電流制限抵抗７．８の代りに
、それぞれＮ型ＭＯＳトランジスタ１８のドレイン側が
カソードとなるダイオードＤ２ とＰ型ＭＯＳトランジ
スタ！７のドレイン側がアノードとなるダイオードＤ、
とを接続して構成されている。
第４図は本発明の第４の実施例を示す回路図である。本
実施例は、第１の実施例の電流制限抵抗７．８をそれぞ
れＭＯＳ）ランジスタ１７．１８のドレイン側ではなく
ソース側に接続して構成されている。
実施例は、第１の実施例の電流制限抵抗７．８をそれぞ
れＭＯＳ）ランジスタ１７．１８のドレイン側ではなく
ソース側に接続して構成されている。
第２．第３．第４の実施例の動作も第１の実施例と同様
なので省略する。
なので省略する。
第５図は本発明の第５の実施例を示す回路図である。本
実施例では、ＣＭＯＳインバータは１個であり、入力端
は入力端子１に、出力は出力端子２に接続されている。
実施例では、ＣＭＯＳインバータは１個であり、入力端
は入力端子１に、出力は出力端子２に接続されている。
また、出力端子２は一端が入力端子１に接続された帰還
抵抗１５．１６と、一端がそれぞれ帰還抵抗１５．１６
の他端に、他端がともに出力端子２に接続されたＰ型お
よびＮ型ＭＯＳトランジスタのソース、ドレインがそれ
ぞれ並列接続されて成るスイッチ素子２０．２１と、ス
イッチ素子２０のＰ型ＭＯＳトランジスタのゲートとス
イッチ素子２１のＮ型ＭＯ３）ラシジスタのゲートに直
接に、スイッチ素子２０のＮ型ＭＯＳｌ−ランジスタの
ゲートとスイッチ素子２１のＰ型ＭＯＳトランジスタの
ゲートにインバータ１２を介して接続された制御端子１
１とで構成されている。制御端子１１にハイレベルの制
御信号が加えられると、スイッチ素子２０がオン、スイ
ッチ素子２Ｉがオフとなリ、帰還抵抗１５が出力端子２
と入力端子１間に接続される。また、制御端子１１にロ
ウレベルの制御信号が加えられると、スイッチ素子２０
がオフ、スイッチ素子２１がオンとなり、帰還抵抗１６
が接続される。ここで、帰還抵抗１５の抵抗値は帰還抵
抗１６の抵抗値より大きいので、入出力端子１．２間に
帰還抵抗１５が接続されているときは振幅制限が小さく
、帰還抵抗１６が接続されているときは振幅制限が大き
くなる。
抵抗１５．１６と、一端がそれぞれ帰還抵抗１５．１６
の他端に、他端がともに出力端子２に接続されたＰ型お
よびＮ型ＭＯＳトランジスタのソース、ドレインがそれ
ぞれ並列接続されて成るスイッチ素子２０．２１と、ス
イッチ素子２０のＰ型ＭＯＳトランジスタのゲートとス
イッチ素子２１のＮ型ＭＯ３）ラシジスタのゲートに直
接に、スイッチ素子２０のＮ型ＭＯＳｌ−ランジスタの
ゲートとスイッチ素子２１のＰ型ＭＯＳトランジスタの
ゲートにインバータ１２を介して接続された制御端子１
１とで構成されている。制御端子１１にハイレベルの制
御信号が加えられると、スイッチ素子２０がオン、スイ
ッチ素子２Ｉがオフとなリ、帰還抵抗１５が出力端子２
と入力端子１間に接続される。また、制御端子１１にロ
ウレベルの制御信号が加えられると、スイッチ素子２０
がオフ、スイッチ素子２１がオンとなり、帰還抵抗１６
が接続される。ここで、帰還抵抗１５の抵抗値は帰還抵
抗１６の抵抗値より大きいので、入出力端子１．２間に
帰還抵抗１５が接続されているときは振幅制限が小さく
、帰還抵抗１６が接続されているときは振幅制限が大き
くなる。
また、第６図のような構成のものは出力ボートの振幅制
限回路としても使用できる。
限回路としても使用できる。
以上説明したように本発明は、ＣＭＯＳインバータの出
力振幅を制限することにより、本発明を適用した半導体
集積回路を使用したセットのノイズを減少できる効果が
ある。
力振幅を制限することにより、本発明を適用した半導体
集積回路を使用したセットのノイズを減少できる効果が
ある。
第１図は本発明の半導体集積回路の第１の実施例を示す
回路図、第２．３，４，５．６図はそれぞれ本発明の第
２．３，４，５．６の実施例を示す回路図、第７図は従
来例を示す回路図である。 １−・・入力端子、 ２・・・出力端子、 ３・・・抵抗、 ７．８−・・電流制限抵抗、 ９・・・第１のＣＭＯＳインバータ、 １０・・・第２のＣＭＯＳインバータ、＋１−・・制御
端子、 １２−・・インバータ、 １３、 ＋６．１８−Ｎ型ＭＯＳトランジスタ、１４、
１５．１７−Ｐ型ＭＯＳトランジスタ、１５、１６−・
・帰還抵抗、 ２０、２１−・・スイッチ素子、 ＤＩ ＋ Ｄ２ ”・ダイオード。
回路図、第２．３，４，５．６図はそれぞれ本発明の第
２．３，４，５．６の実施例を示す回路図、第７図は従
来例を示す回路図である。 １−・・入力端子、 ２・・・出力端子、 ３・・・抵抗、 ７．８−・・電流制限抵抗、 ９・・・第１のＣＭＯＳインバータ、 １０・・・第２のＣＭＯＳインバータ、＋１−・・制御
端子、 １２−・・インバータ、 １３、 ＋６．１８−Ｎ型ＭＯＳトランジスタ、１４、
１５．１７−Ｐ型ＭＯＳトランジスタ、１５、１６−・
・帰還抵抗、 ２０、２１−・・スイッチ素子、 ＤＩ ＋ Ｄ２ ”・ダイオード。
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に、入力端子と、出力端子と、ゲート
が入力端子に出力端が出力端子に接続されたＣＭＯＳイ
ンバータと、ＣＭＯＳインバータの出力の振幅を制限す
る振幅制限手段とを有する半導体集積回路。 ２、前記振幅制限手段が、出力端子と入力端子とを接続
する第１の抵抗と、一端が第１のＣＭＯＳインバータの
Ｐ型、Ｎ型ＭＯＳトランジスタのドレインにそれぞれ接
続され、他端が出力端子に接続された第２、第３の抵抗
と、制御端子と、入力端が制御端子に接続されたインバ
ータと、ゲートがインバータの出力端に接続され、ドレ
インが第２のＣＭＯＳインバータのＰ型ＭＯＳトランジ
スタのソースに、ソースが電源端子にそれぞれ接続され
たＰ型ＭＯＳトランジスタと、ゲートが制御端子に接続
され、ドレインが第２のＣＭＯＳインバータのＮ型ＭＯ
Ｓトランジスタのソースに、ソースがアースにそれぞれ
接続されたＮ型ＭＯＳトランジスタとで構成されている
特許請求の範囲第１項記載の半導体集積回路。 ３、前記振幅制限手段が、出力端子と入力端子とを接続
する第１の抵抗と、一端が第１のＣＭＯＳインバータの
Ｐ型、Ｎ型ＭＯＳトランジスタのドレインにそれぞれ接
続され、他端が出力端子に接続された第２、第３の抵抗
と、カソードが第１のＣＭＯＳインバータのＰ型ＭＯＳ
トランジスタのソースに、アノードが電源端子にそれぞ
れ接続された第１のダイオードと、カソードがアースに
、アノードが第１のＣＭＯＳインバータのＮ型ＭＯＳト
ランジスタのソースにそれぞれ接続された第２のダイオ
ードと、制御端子と、入力端が制御端子に接続されたイ
ンバータと、ゲートがインバータの出力端に接続され、
ドレインが第２のＣＭＯＳインバータのＰ型ＭＯＳトラ
ンジスタのソースに、ソースが電源端子にそれぞれ接続
されたＰ型ＭＯＳトランジスタと、ゲートが制御端子に
接続され、ドレインが第２のＣＭＯＳインバータのＮ型
ＭＯＳトランジスタのソースに、ソースがアースにそれ
ぞれ接続されたＮ型ＭＯＳトランジスタとで構成されて
いる特許請求の範囲第１項記載の半導体集積回路。 ４、前記振幅制限手段が、出力端子と入力端子とを接続
する抵抗と、アノードが第１のＣＭＯＳインバータのＰ
型ＭＯＳトランジスタのドレインに、カソードが出力端
子にそれぞれ接続された第１のダイオードと、アノード
が出力端子に、カソードが第１のＣＭＯＳインバータの
Ｎ型ＭＯＳトランジスタのドレインにそれぞれ接続され
た第２のダイオードと、制御端子と、入力端が制御端子
に接続されたインバータと、ゲートがインバータの出力
端に接続され、ドレインが第２のＣＭＯＳインバータの
Ｐ型ＭＯＳトランジスタのソースに、ソースが電源端子
にそれぞれ接続されたＰ型ＭＯＳトランジスタと、ゲー
トが制御端子に接続され、ドレインが第２のＣＭＯＳイ
ンバータのＮ型ＭＯＳトランジスタのソースに、ソース
がアースにそれぞれ接続されたＮ型ＭＯＳトランジスタ
とで構成されている特許請求の範囲第１項記載の半導体
集積回路。 ５、前記振幅制限手段が、出力端子と入力端子とを接続
する第１の抵抗と、一端が第１のＣＭＯＳインバータの
Ｐ型ＭＯＳトランジスタのソースに、他端が電源端子に
それぞれ接続された第２の抵抗と、一端が第１のＣＭＯ
ＳインバータのＮ型ＭＯＳトランジスタのソースに、他
端がアースにそれぞれ接続された第３の抵抗と、制御端
子と、入力端が制御端子に接続されたインバータと、ゲ
ートがインバータの出力端に接続され、ドレインが第２
のＣＭＯＳインバータのＰ型ＭＯＳトランジスタのソー
スに、ソースが電源端子にそれぞれ接続されたＰ型ＭＯ
Ｓトランジスタと、ゲートが制御端子に接続され、ドレ
インが第２のＣＭＯＳインバータのＮ型ＭＯＳトランジ
スタのソースに、ソースがアースにそれぞれ接続された
Ｎ型ＭＯＳトランジスタとで構成されている特許請求の
範囲第１項記載の半導体集積回路。 ６、前記振幅制限手段が、制御端子と、一端がそれぞれ
入力端子に接続された第１、第２の抵抗と、第１のゲー
トがインバータの出力端に、第２のゲートが制御端子に
それぞれ接続され、第１の抵抗の他端と出力端子間に接
続された第１のスイッチ素子と、第１のゲートが制御端
子に、第２のゲートがインバータの出力端にそれぞれ接
続され、第２の抵抗の他端と出力端子間に接続された第
２のスイッチ素子とで構成されている特許請求の範囲第
１項記載の半導体集積回路。 ７、前記振幅制限手段が、アノードが電源端子にカソー
ドがＣＭＯＳインバータのＰ型ＭＯＳトランジスタのソ
ースにそれぞれ接続された第１のダイオードと、アノー
ドがＣＭＯＳインバータのＮ型ＭＯＳトランジスタのソ
ースに、カソードがアースにそれぞれ接続された第２の
ダイオードとで構成されている特許請求の範囲第１項記
載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61258905A JPS63111718A (ja) | 1986-10-29 | 1986-10-29 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61258905A JPS63111718A (ja) | 1986-10-29 | 1986-10-29 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63111718A true JPS63111718A (ja) | 1988-05-17 |
Family
ID=17326660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61258905A Pending JPS63111718A (ja) | 1986-10-29 | 1986-10-29 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63111718A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003032098A (ja) * | 2001-07-16 | 2003-01-31 | Oki Electric Ind Co Ltd | 出力バッファ回路 |
| JP2009224966A (ja) * | 2008-03-14 | 2009-10-01 | New Japan Radio Co Ltd | 低雑音増幅器 |
| JP2011205181A (ja) * | 2010-03-24 | 2011-10-13 | Toshiba Corp | 電力増幅器及び半導体集積回路 |
-
1986
- 1986-10-29 JP JP61258905A patent/JPS63111718A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003032098A (ja) * | 2001-07-16 | 2003-01-31 | Oki Electric Ind Co Ltd | 出力バッファ回路 |
| JP2009224966A (ja) * | 2008-03-14 | 2009-10-01 | New Japan Radio Co Ltd | 低雑音増幅器 |
| JP2011205181A (ja) * | 2010-03-24 | 2011-10-13 | Toshiba Corp | 電力増幅器及び半導体集積回路 |
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