JP3624630B2

JP3624630B2 - 両極性レベルシフト回路

Info

Publication number: JP3624630B2
Application number: JP15140097A
Authority: JP
Inventors: 正美橋本
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1997-06-09
Filing date: 1997-06-09
Publication date: 2005-03-02
Anticipated expiration: 2017-06-09
Also published as: JPH10341148A

Description

【０００１】
【発明の属する技術分野】
本発明は絶縁ゲート電界効果型トランジスタ（以下ＭＯＳＦＥＴと略す）を用いた半導体集積回半導体集積回路装置、もしくは該部品を用いた装置において、負極性および正極性の計４電位以上の電源を用い、各回路において異なる電位の低電圧系（小振幅）の信号を高電位系（大振幅）の信号に変換するレベルシフト回路の構成に関する。
【０００２】
【従来の技術】
従来の代表的なレベルシフト回路は図４の特公昭５７−５９６９０号公報の如く、片側の信号レベルのみの変換回路であった。あるいは小振幅を大振幅に変換するという意味においては図５のようにコンパレータ回路、もしくはオペアンプ回路で小振幅を電源の電位まで増幅して変換していた。
【０００３】
【発明が解決しようとする課題】
さて、前述した従来の片側のレベル信号レベルのみの変換回路では４電位以上の多電源の回路には適用できないという問題点があった。またコンパレータ回路もしくはオペアンプ回路による方法では常時、多大な電流が流れ続けるという問題点があった。
【０００４】
そこで本発明はこのような問題点を解決するもので、その目的とするところは４電位以上の多電源回路における低電位系（小振幅）の信号を高電位系（大振幅）の信号に、つまり正極性側も負極性側も同時に変換し、かつ一度変換された後の静止状態にはリーク電流が存在しない回路構成、つまり低消費電力のレベルシフト回路を提供することである。
【０００５】
【課題を解決するための手段】
本発明の両極性レベルシフト回路は、高電位系（第１、第４電位間）の電源間にたすきがけに構成されたラッチ回路の各ＭＯＳＦＥＴにおいて、逆の導電型のＭＯＳＦＥＴをそれぞれ並列に接続し、低電位系（第２、第３電位間）の入力信号もしくはその反転信号で補完的に制御する構成としたことを特徴とする。
【０００６】
【作用】
本発明の上記の構成によれば、高電位系ラッチ回路だけでは低電位系の入力信号の変化の際において反転できないが、高電位系ラッチ回路を構成する各ＭＯＳＦＥＴに逆の導電型のＭＯＳＦＥＴを補完的に並列付加しているので、反転を開始するきっかけをつくり、高電位系の出力信号が得られる。また反転動作終了後はこれらの並列に付加したＭＯＳＦＥＴの入力信号は低電位系にもかかわらず、導電型が逆の為、オフ（ＯＦＦ）の信号をゲート電極に加えた際に完全に遮断され、リーク電流が流れず、低消費電力の両極性レベルシフト回路が実現する。
【０００７】
【発明の実施の形態】
以下、実施例により本発明の詳細を示す。図１は本発明の第１の実施例を示す回路図である。図１において電源系は−Ｖ_ＳＳ２、−Ｖ_ＳＳ１、＋Ｖ_ＤＤ１、＋Ｖ_ＤＤ２の４電位を用いている。ここで−Ｖ_ＳＳ２、−Ｖ_ＳＳ１、＋Ｖ_ＤＤ１、＋Ｖ_ＤＤ２の各電源電位の関係を図示したのが図２である。図２において−Ｖ_ＳＳ２は負極性の第２電源電位、−Ｖ_ＳＳ１は負極性の第１電源電位、＋Ｖ_ＤＤ１は正極性の第１電源電位、＋Ｖ_ＤＤ２は正極性の第２電位である。
【０００８】
さて、図１の１と２はＰ型ＭＯＳＦＥＴであり、Ｐ型ＭＯＳＦＥＴ１のソース電極は＋Ｖ_ＤＤ２に接続され、ドレイン電極はＰ型ＭＯＳＦＥＴ２のソース電極に接続されている。３と４はＮ型ＭＯＳＦＥＴであり、Ｎ型ＭＯＳＦＥＴ３のソース電極は−Ｖ_ＳＳ２に接続され、ドレイン電極はＮ型ＭＯＳＦＥＴ４のソース電極に接続され、Ｎ型ＭＯＳＦＥＴ４のドレイン電極はＰ型ＭＯＳＦＥＴ２のドレイン電極に接続されている。また、５と６はＰ型ＭＯＳＦＥＴであり、Ｐ型ＭＯＳＦＥＴ５のソース電極は＋Ｖ_ＤＤ２に接続され、ドレイン電極はＰ型ＭＯＳＦＥＴ６のソース電極に接続されている。７と８はＮ型ＭＯＳＦＥＴであり、Ｎ型ＭＯＳＦＥＴ７のソース電極は−Ｖ_ＳＳ２に接続され、ドレイン電極はＮ型ＭＯＳＦＥＴ８のソース電極に接続され、Ｎ型ＭＯＳＦＥＴ８のドレイン電極はＰ型ＭＯＳＦＥＴ６のドレイン電極に接続されている。
【０００９】
また、９はＮ型ＭＯＳＦＥＴであってＰ型ＭＯＳＦＥＴ１に並列に接続されている。１０はＰ型ＭＯＳＦＥＴであってＮ型ＭＯＳＦＥＴ３に並列に接続されている。１１はＮ型ＭＯＳＦＥＴであってＰ型ＭＯＳＦＥＴ５に並列に接続されている。１２はＰ型ＭＯＳＦＥＴであってＮ型ＭＯＳＦＥＴ７に並列に接続されている。
【００１０】
また、１３はＰ型ＭＯＳＦＥＴであり、１４はＮ型ＭＯＳＦＥＴである。Ｐ型ＭＯＳＦＥＴ１３のソース電極は＋Ｖ_ＤＤ１に接続され、Ｎ型ＭＯＳＦＥＴ１４のソース電極は−Ｖ_ＳＳ１に接続され、Ｐ型ＭＯＳＦＥＴ１３とＮ型ＭＯＳＦＥＴ１４のそれぞれのゲート電極とドレイン電極は互いに接続されインバータ回路を構成しており、インバータ回路のゲート入力には−Ｖ_ＳＳ１、＋Ｖ_ＤＤ１間で信号が動作する入力端子１５に接続されている。入力端子１５はＰ型ＭＯＳＦＥＴ２、Ｎ型ＭＯＳＦＥＴ４、Ｎ型ＭＯＳＦＥＴ１１、Ｐ型ＭＯＳＦＥＴ１２のそれぞれのゲート電極に接続されている。前記インバータ回路の出力となるＰ型ＭＯＳＦＥＴ１３とＮ型ＭＯＳＦＥＴ１４のドレイン電極の接続点はＰ型ＭＯＳＦＥＴ６、Ｎ型ＭＯＳＦＥＴ８、Ｎ型ＭＯＳＦＥＴ９、Ｐ型ＭＯＳＦＥＴ１０のそれぞれのゲート電極に接続されている。
【００１１】
また、前記Ｐ型ＭＯＳＦＥＴ２とＮ型ＭＯＳＦＥＴ４の互いのドレイン電極の接続点はＰ型ＭＯＳＦＥＴ５とＮ型ＭＯＳＦＥＴ７のそれぞれのゲート電極に接続され、かつ反転出力端子１７となっている。また、前記Ｐ型ＭＯＳＦＥＴ６とＮ型ＭＯＳＦＥＴ８の互いのドレイン電極の接続点はＰ型ＭＯＳＦＥＴ１とＮ型ＭＯＳＦＥＴ３のそれぞれのゲート電極に接続され、かつ出力端子１６となっている。
【００１２】
さて、初めに入力端子１５が＋Ｖ_ＤＤ１、出力端子１６が＋Ｖ_ＤＤ２、反転出力端子１７が−Ｖ_ＳＳ２であったとする。そして次に入力端子１５が−Ｖ_ＳＳ１に変化したとする。するとＰ型ＭＯＳＦＥＴ２、Ｐ型ＭＯＳＦＥＴ１２、Ｎ型ＭＯＳＦＥＴ８、Ｎ型ＭＯＳＦＥＴ９がオン（ＯＮ）し、Ｎ型ＭＯＳＦＥＴ４、Ｎ型ＭＯＳＦＥＴ１１、Ｐ型ＭＯＳＦＥＴ６、Ｐ型ＭＯＳＦＥＴ１０がオフ（ＯＦＦ）する。ただし、Ｎ型ＭＯＳＦＥＴ４のソース電位は−Ｖ_ＳＳ２、ゲート電位は−Ｖ_ＳＳ１であってゲート・ソース間の電位差が（Ｖ_ＳＳ２−Ｖ_ＳＳ１）でるので完全にはオフしていないが駆動能力が非常に低下する。またＰ型ＭＯＳＦＥＴ６のソース電位は＋Ｖ_ＤＤ２、ゲート電位は＋Ｖ_ＤＤ１であってゲート・ソース間の電位差が（Ｖ_ＤＤ２−Ｖ_ＤＤ１）でるので完全にはオフしていないが駆動能力が非常に低下する。すると出力端子１６にはＰ型ＭＯＳＦＥＴ１２とＮ型ＭＯＳＦＥＴ８を通じて−Ｖ_ＳＳ系の電位が入り込んで来る。ただし、ＭＯＳＦＥＴ１２がＰ型であるので完全には−Ｖ_ＳＳ２の電位にはならずにＰ型ＭＯＳＦＥＴ１２のスレッショルド電圧分は少なくとも低下（上昇）する。また、反転端子１７にはＮ型ＭＯＳＦＥＴ９とＰ型ＭＯＳＦＥＴ２を通じて＋Ｖ_ＤＤ系の電位が入り込んで来る。ただし、ＭＯＳＦＥＴ９がＮ型であるので完全には＋Ｖ_ＤＤ２の電位にはならずにＮ型ＭＯＳＦＥＴ９のスレッショルド電圧分は少なくとも低下する。したがって完全ではないが出力端子１６には−Ｖ_ＳＳ２に近い電位、反転出力端子１７には＋Ｖ_ＤＤ２に近い電位となる。するとＰ型ＭＯＳＦＥＴ１とＮ型ＭＯＳＦＥＴ７はオンし、Ｎ型ＭＯＳＦＥＴ３とＰ型ＭＯＳＦＥＴ５はオフする。このとき、Ｐ型ＭＯＳＦＥＴ１と５およびＮ型ＭＯＳＦＥＴ３と７はソース電極とゲート電極は＋Ｖ_ＤＤ２もしくは−Ｖ_ＳＳ２で制御されるので、出力端子１６の電位はほぼ完全に−Ｖ_ＳＳ２となり、また反転出力端子１７はほぼ完全に＋Ｖ_ＤＤ２となる。なお、このとき出力端子１６は−Ｖ_ＳＳ２であるが、この電位の正極への入りこみはＰ型ＭＯＳＦＥＴ６によって遮断され、またＰ型ＭＯＳＦＥＴ５はゲート電位が＋Ｖ_ＤＤ２であるので遮断され、またＮ型ＭＯＳＦＥＴ１１はゲート電位が−Ｖ_ＳＳ１であり、ドレイン（ソース）電位が＋Ｖ_ＤＤ２であってもＮ型ＭＯＳＦＥＴであるためチャネルは完全に遮断され＋Ｖ_ＤＤ２の電位の入り込みを防いでいる。したがって出力端子１６においてリーク電流は無い。また、反転出力端子１７は＋Ｖ_ＤＤ２であるが、この電位の負極への入りこみはＮ型ＭＯＳＦＥＴ４によって遮断され、またＮ型ＭＯＳＦＥＴ３はゲート電位が−Ｖ_ＳＳ２であるので遮断され、またＰ型ＭＯＳＦＥＴ１０はゲート電位が＋Ｖ_ＤＤ１であり、ドレイン（ソース）電位が−Ｖ_ＳＳ２であってもＰ型ＭＯＳＦＥＴであるためチャネルは完全に遮断され−Ｖ_ＳＳ２の電位の入り込みを防いでいる。したがって反転出力端子１７においてリーク電流は無い。
【００１３】
そして次に入力端子１５が−Ｖ_ＤＤ１に変化したとする。するとＰ型ＭＯＳＦＥＴ２、Ｐ型ＭＯＳＦＥＴ１２、Ｎ型ＭＯＳＦＥＴ８、Ｎ型ＭＯＳＦＥＴ９がオフし、Ｎ型ＭＯＳＦＥＴ４、Ｎ型ＭＯＳＦＥＴ１１、Ｐ型ＭＯＳＦＥＴ６、Ｐ型ＭＯＳＦＥＴ１０がオンする。ただし、Ｎ型ＭＯＳＦＥＴ８のソース電位は−Ｖ_ＳＳ２、ゲート電位は−Ｖ_ＳＳ１であってゲート・ソース間の電位が（Ｖ_ＳＳ２−Ｖ_ＳＳ１）でるので完全にはオフしていないが駆動能力が非常に低下する。またＰ型ＭＯＳＦＥＴ２のソース電位は＋Ｖ_ＤＤ２、ゲート電位は＋Ｖ_ＤＤ１であってゲート・ソース間の電位が（Ｖ_ＤＤ２−Ｖ_ＤＤ１）でるので完全にはオフしていないが駆動能力が非常に低下する。すると出力端子１６にはＮ型ＭＯＳＦＥＴ１１とＰ型ＭＯＳＦＥＴ６を通じて＋Ｖ_ＤＤ系の電位が入り込んで来る。ただし、ＭＯＳＦＥＴ１１がＮ型であるので完全には＋Ｖ_ＤＤ２の電位にはならずにＮ型ＭＯＳＦＥＴ１２のスレッショルド電圧分は少なくとも低下する。また、反転端子１７にはＰ型ＭＯＳＦＥＴ１０とＮ型ＭＯＳＦＥＴ４を通じて−Ｖ_ＳＳ系の電位が入り込んで来る。ただし、ＭＯＳＦＥＴ１０がＰ型であるので完全には−Ｖ_ＳＳ２の電位にはならずにＰ型ＭＯＳＦＥＴ９のスレッショルド電圧分は少なくとも低下（上昇）する。したがって完全ではないが出力端子１６には＋Ｖ_ＤＤ２に近い電位、反転出力端子１７には−Ｖ_ＳＳ２に近い電位となる。するとＰ型ＭＯＳＦＥＴ１とＮ型ＭＯＳＦＥＴ７はオフし、Ｎ型ＭＯＳＦＥＴ３とＰ型ＭＯＳＦＥＴ５はオンする。このとき、Ｐ型ＭＯＳＦＥＴ１と５およびＮ型ＭＯＳＦＥＴ３と７はソース電極とゲート電極は＋Ｖ_ＤＤ２もしくは−Ｖ_ＳＳ２で制御されるので、出力端子１６の電位はほぼ完全に＋Ｖ_ＤＤ２となり、また反転出力端子１７はほぼ完全に−Ｖ_ＳＳ２となる。なお、このとき出力端子１６は＋Ｖ_ＤＤ２であるが、この電位の負極への入りこみはＮ型ＭＯＳＦＥＴ８によって遮断され、またＮ型ＭＯＳＦＥＴ７はゲート電位が−Ｖ_ＳＳ２であるので遮断され、またＰ型ＭＯＳＦＥＴ１２はゲート電位が＋Ｖ_ＤＤ１であり、ドレイン（ソース）電位が−Ｖ_ＳＳ２であってもＰ型ＭＯＳＦＥＴであるためチャネルは完全に遮断され＋Ｖ_ＳＳ２の電位の入り込みを防いでいる。したがって出力端子１６においてリーク電流は無い。また、反転出力端子１７は−Ｖ_ＳＳ２であるが、この電位の正極への入りこみはＰ型ＭＯＳＦＥＴ２によって遮断され、またＰ型ＭＯＳＦＥＴ１はゲート電位が＋Ｖ_ＤＤ２であるので遮断され、またＮ型ＭＯＳＦＥＴ９はゲート電位が−Ｖ_ＳＳ１であり、ドレイン（ソース）電位が＋Ｖ_ＤＤ２であってもＮ型ＭＯＳＦＥＴであるため、チャネルは完全に遮断され＋Ｖ_ＤＤ２の電位の入り込みを防いでいる。したがって反転出力端子１７においてリーク電流は無い。
【００１４】
以上において、ＭＯＳＦＥＴ９、１０、１１、１２がそれぞれ並列に接続されたＭＯＳＦＥＴに対して逆の導電型を用いているのが反転当初には動作を促進する役目を果たしつつ、動作終了後の静止状態においてはリーク電流を生じさせない要因となっている。これは＋Ｖ_ＤＤ２の電源電位をＰ型ＭＯＳＦＥＴでゲート電位＋Ｖ_ＤＤ１（Ｖ_ＤＤ１＜Ｖ_ＤＤ２）ではオフできないが、Ｎ型ＭＯＳＦＥＴであれば、＋Ｖ_ＤＤ２の電源電位をゲート電位−Ｖ_ＳＳ１でオフさせることが出来るからである。また、−Ｖ_ＳＳ２の電源電位をＮ型ＭＯＳＦＥＴでゲート電位、−Ｖ_ＳＳ１（−Ｖ_ＳＳ２＜−Ｖ_ＳＳ１）ではオフできないが、Ｐ型ＭＯＳＦＥＴであれば、−Ｖ_ＳＳ２の電源電位をゲート電位＋Ｖ_ＤＤ１でオフさせることが出来るからである。
【００１５】
図３は本発明の第２の実施例である。図３において各ＭＯＳＦＥＴ、各端子に付けられた番号は図１において各ＭＯＳＦＥＴ、各端子に付けられた番号に３０を足した番号にそれぞれ対応している。例えば図３のＰ型ＭＯＳＦＥＴ３１、Ｐ型ＭＯＳＦＥＴ３２、Ｎ型ＭＯＳＦＥＴ３９は図１のそれぞれＰ型ＭＯＳＦＥＴ１、Ｐ型ＭＯＳＦＥＴ２、Ｎ型ＭＯＳＦＥＴ２に対応している。図３の回路と図１の回路の違いはＰ型ＭＯＳＦＥＴ３１とＮ型ＭＯＳＦＥＴ３９の並列回路とＰ型ＭＯＳＦＥＴ３２の関係が電源間の順番で入れ替わっていること、Ｐ型ＭＯＳＦＥＴ３５とＮ型ＭＯＳＦＥＴ４１の並列回路とＰ型ＭＯＳＦＥＴ３６の関係が電源間の順番で入れ替わっていること、Ｎ型ＭＯＳＦＥＴ３３とＰ型ＭＯＳＦＥＴ４０の並列回路とＮ型ＭＯＳＦＥＴ３４の関係が電源間の順番で入れ替わっていること、Ｎ型ＭＯＳＦＥＴ３７とＰ型ＭＯＳＦＥＴ４２の並列回路とＮ型ＭＯＳＦＥＴ３８の関係が電源間の順番で入れ替わっていることである。ただし、基本的な動作、機能は図３の回路と図１の回路はほぼ等価である。
【００１６】
【発明の効果】
以上、述べたように本発明によれば、低電位系（小振幅）の信号を高電位系（大振幅）の信号に正極側と負極側同時に変換できるという効果がある。
【００１７】
また、動作が終了した静止状態においてはリーク電流が流れず、低消費電力であるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明が使用される多電源系の各電位の関係を示した電位関係図である。
【図３】本発明の第２の実施例を示す回路図である。
【図４】従来例のレベルシフト回路を示す回路図である。
【図５】従来例の小振幅を大振幅に変換する回路例を示す回路図である。
【符号の説明】
１、２、５、６、１０、１２、１３、３１、３２、３５、３６、４０、４２、４３・・・Ｐ型ＭＯＳＦＥＴ
３、４、７、８、９、１１、１４、３３、３４、３７、３８、３９、４１、４４・・・Ｎ型ＭＯＳＦＥＴ
１５、４５・・・入力端子
１６、４６・・・出力端子
１７、４７・・・反転出力端子

Claims

ａ）第１、第２、第３、第４の各電位の電源電位を有する半導体集積回路装置の前記第２と第３の間の電圧系の入力信号を前記第１と第４の間の電圧系の信号として出力するレベルシフト回路において、
ｂ）前記第４と第１電位間の電圧が印加される端子間に、第１導電型の第１及び第２の絶縁ゲート電界効果型トランジスタからなる第１の直列回路と第２導電型の第３及び第４の絶縁ゲート電界効果型トランジスタからなる第２の直列回路とを直列接続し、かつ前記第４と第１電位間の電圧が印加される端子間に、第１導電型の第５及び第６の絶縁ゲート電界効果型トランジスタからなる第３の直列回路と第２導電型の第７及び第８の絶縁ゲート電界効果型トランジスタからなる第４の直列回路とを直列接続してなり、
ｃ）前記第１の絶縁ゲート電界効果型トランジスタと並列に第２導電型の第９の絶縁ゲート電界効果型トランジスタを接続し、前記第３の絶縁ゲート電界効果型トランジスタと並列に第１導電型の第１０の絶縁ゲート電界効果型トランジスタを接続し、前記第５の絶縁ゲート電界効果型トランジスタと並列に第２導電型の第１１の絶縁ゲート電界効果型トランジスタを接続し、前記第７の絶縁ゲート電界効果型トランジスタと並列に第１導電型の第１２の絶縁ゲート電界効果型トランジスタを接続し、
ｄ）前記第２、第４、第１１、第１２の絶縁ゲート電界効果型トランジスタのゲート電極に前記第２と第３の間の電圧系の入力信号を供給し、前記第６、第８、第９、第１０の絶縁ゲート電界効果型トランジスタのゲート電極に前記入力信号の反転信号を供給し、
ｅ）前記第１の直列回路と第２の直列回路を直列接続する第１の接点を前記第５、第７の絶縁ゲート電界効果型トランジスタのゲート電極に接続し、前記第３の直列回路と第４の直列回路を直列接続する第２の接点を前記第１、第３の絶縁ゲート電界効果型トランジスタのゲート電極に接続し、前記第２の接点もしくは前記第１の接点を前記第１と第４の間の電圧系の信号の出力端子とすることを特徴とする両極性レベルシフト回路。