JPS59216328A - レベルシフト回路 - Google Patents
レベルシフト回路Info
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- JPS59216328A JPS59216328A JP58091065A JP9106583A JPS59216328A JP S59216328 A JPS59216328 A JP S59216328A JP 58091065 A JP58091065 A JP 58091065A JP 9106583 A JP9106583 A JP 9106583A JP S59216328 A JPS59216328 A JP S59216328A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はｐチャネル及びＮチャネルの絶縁ゲート型電界
効果トランジスタ（以下ＭＯ８ＦＥ’Ｉ’と略す）で構
成されたレベルソフト回路に関するものである。
効果トランジスタ（以下ＭＯ８ＦＥ’Ｉ’と略す）で構
成されたレベルソフト回路に関するものである。
集積回路においては、例えば液晶を用いた表示回路を駆
動するときには昇圧回路を用いて高い電圧を作る場合が
あり、また低消費電流の回路を得る為に低い電圧の定電
圧回路を用いる場合等かあって集積回路内部において異
なった電圧で動作している回路が混在していることが多
々ある。そしてそれらの回路は互いに信号が往き来して
いることが一般的であるが、低い電圧系の回路の信号で
高い電圧系の回路を動かす場合にはそれらを給金する回
路が必要となる。そしてこの回路をレベルシフト回路と
呼ぶ。レベルシフト回路において主な問題の特性は消費
電流と周波数応答特性であり、その観点からレベルシフ
ト回路は次第に改良されて来た。第２〜第４図は従来の
レベルシフト回路の例であり、古い順に並べである。つ
まり順に改良の歴史でもある。第２図は西独国特許公開
２１５４８７７（ＤＦｊ、Ａ）の回路であり、第３図は
日本国特許公開昭５７−７８２２７の回路であり、第４
図は日本国特許公告昭５７−５９６９０の回路である。
動するときには昇圧回路を用いて高い電圧を作る場合が
あり、また低消費電流の回路を得る為に低い電圧の定電
圧回路を用いる場合等かあって集積回路内部において異
なった電圧で動作している回路が混在していることが多
々ある。そしてそれらの回路は互いに信号が往き来して
いることが一般的であるが、低い電圧系の回路の信号で
高い電圧系の回路を動かす場合にはそれらを給金する回
路が必要となる。そしてこの回路をレベルシフト回路と
呼ぶ。レベルシフト回路において主な問題の特性は消費
電流と周波数応答特性であり、その観点からレベルシフ
ト回路は次第に改良されて来た。第２〜第４図は従来の
レベルシフト回路の例であり、古い順に並べである。つ
まり順に改良の歴史でもある。第２図は西独国特許公開
２１５４８７７（ＤＦｊ、Ａ）の回路であり、第３図は
日本国特許公開昭５７−７８２２７の回路であり、第４
図は日本国特許公告昭５７−５９６９０の回路である。
以上の第２〜第４図の従来のレベルシフト回路を説明す
る前に、まずレベルシフト回路を特に用いない場合の問
題を第１図で簡１１ｉに説明する。
る前に、まずレベルシフト回路を特に用いない場合の問
題を第１図で簡１１ｉに説明する。
第１図においてＣＬ＋、Ｑ３はｐチャネルＭＯ８ＦＥＴ
であり、Ｑ２ 、Ｑ４はＮ チーｗネルＭＯ３ＦＨＴ
である。ＮチャネルＭＯ８ＦＥＴＱ２ １Ｑ４のソース
はＯ電位である負極に接続されているＯｐチャネルＭＯ
３ＦＫＴＱ、のソースは電位Ｅ１である第１の正極に接
続されている。ｐチャネルＭＯ３’ＦＴ：ＴＱ３のソー
スは電位Ｅ、である第２の正極に接続されている。ここ
でＫ Ｉ ＜ Ｅ ２ とする。入力信号１０１はＭＯ
３ＦＥＴＱ＋ 、ｃｔ２からなるインバータを駆動し
て反転入力信号１０２となり、ＭＯ３ＦＥＴＱ、ａ
ｌＱ４ からなるインバータのゲートに入力する。さて
以上の回路で出力端子１０ろは０〜Ｅ２の間の電位をと
るが、出力端子１０３の電位を０にする場合にはＭＯＳ
ＩＰＦｉＴＱ、をオン（ＯＮ）して、ＭＯ８ＦＫＴＱ、
、をオフ（ＯＦＦ）するので反転入力信号１０２の電位
は高い方が良いが反転入力信号１０２の電位は０〜Ｅ、
の間しかとれないので反転入力信号の電位をＥｌ とし
た場合でもＭ’０８ＦＥＴＱ、ｓのスレッシュホールド
電圧をＶＴＩ（とじて Ｅ２− Ｋ、 ：＞ Ｖ Ｔｌ’！ の関係が成りたつとＭ ＯＳ Ｆ Ｅ Ｔ Ｑ３はオフ
しない。したがって出力端子＋０３の電位は必ずしも０
電位にはならないと同時に、ＭＯ３ＦＥＴＱ、。
であり、Ｑ２ 、Ｑ４はＮ チーｗネルＭＯ３ＦＨＴ
である。ＮチャネルＭＯ８ＦＥＴＱ２ １Ｑ４のソース
はＯ電位である負極に接続されているＯｐチャネルＭＯ
３ＦＫＴＱ、のソースは電位Ｅ１である第１の正極に接
続されている。ｐチャネルＭＯ３’ＦＴ：ＴＱ３のソー
スは電位Ｅ、である第２の正極に接続されている。ここ
でＫ Ｉ ＜ Ｅ ２ とする。入力信号１０１はＭＯ
３ＦＥＴＱ＋ 、ｃｔ２からなるインバータを駆動し
て反転入力信号１０２となり、ＭＯ３ＦＥＴＱ、ａ
ｌＱ４ からなるインバータのゲートに入力する。さて
以上の回路で出力端子１０ろは０〜Ｅ２の間の電位をと
るが、出力端子１０３の電位を０にする場合にはＭＯＳ
ＩＰＦｉＴＱ、をオン（ＯＮ）して、ＭＯ８ＦＫＴＱ、
、をオフ（ＯＦＦ）するので反転入力信号１０２の電位
は高い方が良いが反転入力信号１０２の電位は０〜Ｅ、
の間しかとれないので反転入力信号の電位をＥｌ とし
た場合でもＭ’０８ＦＥＴＱ、ｓのスレッシュホールド
電圧をＶＴＩ（とじて Ｅ２− Ｋ、 ：＞ Ｖ Ｔｌ’！ の関係が成りたつとＭ ＯＳ Ｆ Ｅ Ｔ Ｑ３はオフ
しない。したがって出力端子＋０３の電位は必ずしも０
電位にはならないと同時に、ＭＯ３ＦＥＴＱ、。
ｌＱ４ を通して電位Ｅ２の第２の正極がら電位〇の負
極へ貫通電流が流れてしまう。つまり正常な動作が必ず
しも保障できないとともに低消費電流をも特徴である相
補型ＭＯ８集積回路の長所を大きく損なってしまう。
極へ貫通電流が流れてしまう。つまり正常な動作が必ず
しも保障できないとともに低消費電流をも特徴である相
補型ＭＯ８集積回路の長所を大きく損なってしまう。
レベルシフト回路は以上の様な問題点を除く為に登場し
た回路であって第２図の回路がｐチャネル及びＮチャネ
ルＭＯ３ＦＥＴを用いたいわゆる相補型回路のレベルシ
フト回路としては最も基本的な回路である。
た回路であって第２図の回路がｐチャネル及びＮチャネ
ルＭＯ３ＦＥＴを用いたいわゆる相補型回路のレベルシ
フト回路としては最も基本的な回路である。
第２図においてＱ、。ＩＱ２２１ Ｑ２４はｐチャネル
Ｍ ＯＳ Ｆ Ｅ Ｔであり、Ｑ、２１．Ｑ、ｔ３ ＋
ＱｔｉはＮ＋＋ネルＭ ＯＳ Ｆ Ｅ Ｔである。Ｎチ
ャネ／ｌｚ Ｍ ０Ｓ Ｎ Ｅ Ｔ ９．２１ ＋
Ｑｔ＊ ＋ Ｑ、ｉのソースは０電位である負極に接
続されている。ｐチャネルＭＯ８Ｆ Ｅ Ｔ ｑ、ｏの
ソースは雷、位Ｅ Ｉ である第１の正極に接続されて
いる。ｐチャネルＭＯ８ＦＥＴＱ２２ ＋ Ｑ２４の
ソースは電位Ｅ２である第２の正極罠接続されている。
Ｍ ＯＳ Ｆ Ｅ Ｔであり、Ｑ、２１．Ｑ、ｔ３ ＋
ＱｔｉはＮ＋＋ネルＭ ＯＳ Ｆ Ｅ Ｔである。Ｎチ
ャネ／ｌｚ Ｍ ０Ｓ Ｎ Ｅ Ｔ ９．２１ ＋
Ｑｔ＊ ＋ Ｑ、ｉのソースは０電位である負極に接
続されている。ｐチャネルＭＯ８Ｆ Ｅ Ｔ ｑ、ｏの
ソースは雷、位Ｅ Ｉ である第１の正極に接続されて
いる。ｐチャネルＭＯ８ＦＥＴＱ２２ ＋ Ｑ２４の
ソースは電位Ｅ２である第２の正極罠接続されている。
また端子２０１より信号は入力し、信号２０２は信号２
０１を反転した信号である０ここで信号２０１及び信号
２０２は０〜Ｂ、の間の電位で動作する。信号２０３は
レベルシフト回路としての出力信号であり、信号２０４
は信号２０３の反転した信号である。ここで信号２０６
及び信号２０４は０− Ｅ ２の間の電位で動作する。
０１を反転した信号である０ここで信号２０１及び信号
２０２は０〜Ｂ、の間の電位で動作する。信号２０３は
レベルシフト回路としての出力信号であり、信号２０４
は信号２０３の反転した信号である。ここで信号２０６
及び信号２０４は０− Ｅ ２の間の電位で動作する。
さて信号２０１がＬ ＯＷの信号であるＯ電位の時、信
号２０２はＥ１電位、信号２０３は０電位・信号２０４
はＥ２電位であり、Ｑ２０ ＋Ｑ２２ ＋ Ｑ２！
はオンしており、Ｑ１２１ １ Ｑ２３ ＋Ｑ４４は
オフしている。ここで信号２０１がＨｌｇｈの信号であ
るＥｌ電位をとるとＱ２３はオンして信号２０４は０電
位に向う、とともに信号２０２は０電位となってＱ２Ｂ
をオフさせる。Ｑ２５はオフＬＱ２ＡはオンするのでＱ
２２はオフの方向へＱ２４はオンの方向へ向うが、それ
によって信号２０３はＥ２電位の方向へ、信号２０４は
０電位に向うのでＱ２２は更にオフの方向へ、Ｑ、４は
オンの方向へと加速され、ついに信号２０１がＥ１電位
で信号２０２はｏ Ｍ、位、信号２０３はＥ２電位、信
号２０４は０電位であって、Ｑ１０ ＋ Ｑ２２ ！
Ｑ４！Ｉはオフ・Ｑ２１ １Ｑ２３ １ Ｑ２４はオ
ンの状態に落ちつく。ここで信号２０１がふたたび０電
位に変るとＱ２ｊはオフし、信号２０２はＥ、電位とな
ってＱ２５をオンさせる。Ｑ’１Ｍはオンするので信号
２０３はＯＷｔ位に向う。Ｑ２Ｓはオフし、Ｑ２゜はオ
ンするのでＱＩ！２はオンの方向へ、Ｑ、４はオフの方
向へ向うが、それによって信号２０３は０電位の方向へ
・信号２０４はＥ２電位に向うのでＱ２ｔハ更にオンの
方向へ、Ｑ、２４はオフの方向へと加速され、つい圧信
号２０１が０電位で信号２０２はＥ、電位、信号２０６
は０電位、信号２゜４はＨ２電位であってＱ２ｏ ＋
Ｑ２ｔ ＋ Ｑ２８はオン・Ｑ２１ ＋ Ｑ２３
ｒ Ｑ２４はオフの状態に落ちっく。以上の動作及
び状態が繰り返えされる訳であるが、以上の回路動作が
スムースに行なわれるのはソース電位が０のＮチャネル
ＭＯ３ＦＥＴＱ、２゜＋ Ｑ２ｇ ＋ Ｑ２５が０〜
Ｅ、の電位でゲートを制御され・ソース電位がＥ、電位
のｐチャネルＭＯ８ＦＥＴＱ２ｏが０〜Ｅ１の電位でゲ
ートを制御され、ソース電位がＩＯ２電位のｐチャネル
ＭＯ３ＦＥ Ｔ Ｑ２２ １ Ｑ２４が０〜Ｅ２の電位
でゲートを制御されるからである。殊に第２図の回路が
第１図の回路に比較して正常に動作する理由はＱ２２
。
号２０２はＥ１電位、信号２０３は０電位・信号２０４
はＥ２電位であり、Ｑ２０ ＋Ｑ２２ ＋ Ｑ２！
はオンしており、Ｑ１２１ １ Ｑ２３ ＋Ｑ４４は
オフしている。ここで信号２０１がＨｌｇｈの信号であ
るＥｌ電位をとるとＱ２３はオンして信号２０４は０電
位に向う、とともに信号２０２は０電位となってＱ２Ｂ
をオフさせる。Ｑ２５はオフＬＱ２ＡはオンするのでＱ
２２はオフの方向へＱ２４はオンの方向へ向うが、それ
によって信号２０３はＥ２電位の方向へ、信号２０４は
０電位に向うのでＱ２２は更にオフの方向へ、Ｑ、４は
オンの方向へと加速され、ついに信号２０１がＥ１電位
で信号２０２はｏ Ｍ、位、信号２０３はＥ２電位、信
号２０４は０電位であって、Ｑ１０ ＋ Ｑ２２ ！
Ｑ４！Ｉはオフ・Ｑ２１ １Ｑ２３ １ Ｑ２４はオ
ンの状態に落ちつく。ここで信号２０１がふたたび０電
位に変るとＱ２ｊはオフし、信号２０２はＥ、電位とな
ってＱ２５をオンさせる。Ｑ’１Ｍはオンするので信号
２０３はＯＷｔ位に向う。Ｑ２Ｓはオフし、Ｑ２゜はオ
ンするのでＱＩ！２はオンの方向へ、Ｑ、４はオフの方
向へ向うが、それによって信号２０３は０電位の方向へ
・信号２０４はＥ２電位に向うのでＱ２ｔハ更にオンの
方向へ、Ｑ、２４はオフの方向へと加速され、つい圧信
号２０１が０電位で信号２０２はＥ、電位、信号２０６
は０電位、信号２゜４はＨ２電位であってＱ２ｏ ＋
Ｑ２ｔ ＋ Ｑ２８はオン・Ｑ２１ ＋ Ｑ２３
ｒ Ｑ２４はオフの状態に落ちっく。以上の動作及
び状態が繰り返えされる訳であるが、以上の回路動作が
スムースに行なわれるのはソース電位が０のＮチャネル
ＭＯ３ＦＥＴＱ、２゜＋ Ｑ２ｇ ＋ Ｑ２５が０〜
Ｅ、の電位でゲートを制御され・ソース電位がＥ、電位
のｐチャネルＭＯ８ＦＥＴＱ２ｏが０〜Ｅ１の電位でゲ
ートを制御され、ソース電位がＩＯ２電位のｐチャネル
ＭＯ３ＦＥ Ｔ Ｑ２２ １ Ｑ２４が０〜Ｅ２の電位
でゲートを制御されるからである。殊に第２図の回路が
第１図の回路に比較して正常に動作する理由はＱ２２
。
Ｑ２４のゲート電位が０〜Ｅ２で制御される回路構成に
なった為である。つまりすべてのＭＯＳＦＥＴが完全に
オン、オフするのに必要なゲート電位が供給されるから
である。
なった為である。つまりすべてのＭＯＳＦＥＴが完全に
オン、オフするのに必要なゲート電位が供給されるから
である。
第３図の回路は第２図の回路を若干、改良したものであ
る。第５図においてＭ ＯＳ Ｆ Ｅ ＴＱ、ｏ〜Ｑ８
Ｍまでは第２図のＭ ＯＳ Ｆ Ｅ Ｔ Ｑ２０−Ｑ２
５までの構成と同じで、かつ順にそれぞれ対応しており
、第６図の回路が第２図の回路と異なるのは抵抗Ｒ３６
がＭ ＯＳ Ｆ Ｅ Ｔ Ｑ３２とＱ、 ｊ３の間に、
抵抗Ｒ３７がＭｏ５ＦＥＴＱ２３とＱ３．の間にそれぞ
れ付加されたことである。抵抗Ｒ０及びＲ３７を加えた
理由は信号が変り、状態が遷移する途中で流れる貫通電
流を減少させるのが主な目的である。つまり第２図の回
路の動作で説明したように信号２０１が０電位でＭ Ｏ
Ｓ Ｆ Ｅｉ ＴＱ、２がオンで信号２０４がＥ２電位
の状態から・信号２０１がＥ１電位に変りＭ ＯＳ Ｆ
ＥＴ Ｑ２２がオフし信号２０４が０電位の状態に落
ちつくまでの過程はＭｏ５ＦＥＴＱ２３かまずオンし、
信号２０４を０電位に向かわせ、Ｍ ＯＳ Ｆ Ｅ Ｔ
Ｑ２４をオンさせ信号２０３をＥ２電位に向かわせる
ことによりＭｏ５ＦＥＴＱ２３をオフさせる方向に向い
、それが繰り返えされ、加速され最終的にＱ２３がオン
Ｑ２２が完全圧オフの状態になるのであるが、以上の過
程の途中でＱ２２ ＋ Ｑｔｓがともにオンの状態かあ
り、この間Ｑ２２ ＋ Ｑ２３を通じて貫通電流が流
れる。第３図の回路の抵抗Ｒ３６＋Ｒ３７は前述した貫
通電流を一定以下の値に抑えようとするものである。
る。第５図においてＭ ＯＳ Ｆ Ｅ ＴＱ、ｏ〜Ｑ８
Ｍまでは第２図のＭ ＯＳ Ｆ Ｅ Ｔ Ｑ２０−Ｑ２
５までの構成と同じで、かつ順にそれぞれ対応しており
、第６図の回路が第２図の回路と異なるのは抵抗Ｒ３６
がＭ ＯＳ Ｆ Ｅ Ｔ Ｑ３２とＱ、 ｊ３の間に、
抵抗Ｒ３７がＭｏ５ＦＥＴＱ２３とＱ３．の間にそれぞ
れ付加されたことである。抵抗Ｒ０及びＲ３７を加えた
理由は信号が変り、状態が遷移する途中で流れる貫通電
流を減少させるのが主な目的である。つまり第２図の回
路の動作で説明したように信号２０１が０電位でＭ Ｏ
Ｓ Ｆ Ｅｉ ＴＱ、２がオンで信号２０４がＥ２電位
の状態から・信号２０１がＥ１電位に変りＭ ＯＳ Ｆ
ＥＴ Ｑ２２がオフし信号２０４が０電位の状態に落
ちつくまでの過程はＭｏ５ＦＥＴＱ２３かまずオンし、
信号２０４を０電位に向かわせ、Ｍ ＯＳ Ｆ Ｅ Ｔ
Ｑ２４をオンさせ信号２０３をＥ２電位に向かわせる
ことによりＭｏ５ＦＥＴＱ２３をオフさせる方向に向い
、それが繰り返えされ、加速され最終的にＱ２３がオン
Ｑ２２が完全圧オフの状態になるのであるが、以上の過
程の途中でＱ２２ ＋ Ｑｔｓがともにオンの状態かあ
り、この間Ｑ２２ ＋ Ｑ２３を通じて貫通電流が流
れる。第３図の回路の抵抗Ｒ３６＋Ｒ３７は前述した貫
通電流を一定以下の値に抑えようとするものである。
第４図の回路は第３図の回路を更に改良し７たものであ
る。第４図においてＭ ＯＳ Ｆ Ｅ Ｔ Ｑ４０〜Ｑ
４ｆｆまでは第３図のＭ ＯＳ Ｆ Ｋ Ｔ Ｑｓｏ
”Ｑｓｓまでの構成と同じで、かつ順にそれぞれ対応し
ている。第４図の回路が第５図の回路と異なるのは第３
図の回路における抵抗Ｒ３６及びＲ３７を第４図の回路
においてはｐチャネルＭＯ８ＦＥＴＱ、６及びｐチャネ
ルＭＯ８ＦＫＴＱ、、にそれぞれ置き換えたことにある
。なおＭ ＯＳ Ｆ １ｌｔｉ Ｔ Ｑ、６のゲート電
極は入力信号４０１に接続され・ＭＯ３Ｆ Ｅ Ｔ Ｑ
、□のゲート電極は反転入力信号４０２に接続されてい
る。第６＠の回路における抵抗Ｒ１６＋Ｒ３７は貫通電
流を制限はするものの出力信号３０２やその反転出力信
号６０４がＥ２電位になるときはかえって遅くすること
もある＠第４図の回路においては抵抗の代りにＭＱＳＦ
ＦｉＴであるので貫通電流を制限する場合にはオフし、
電位Ｅ２を出力信号４０３、あるいは反転出力信号４０
４に流しこむ場合にはオンするという様に使い分けられ
ており、貫通電流を制限するとともに応答性が速くなっ
ている。
る。第４図においてＭ ＯＳ Ｆ Ｅ Ｔ Ｑ４０〜Ｑ
４ｆｆまでは第３図のＭ ＯＳ Ｆ Ｋ Ｔ Ｑｓｏ
”Ｑｓｓまでの構成と同じで、かつ順にそれぞれ対応し
ている。第４図の回路が第５図の回路と異なるのは第３
図の回路における抵抗Ｒ３６及びＲ３７を第４図の回路
においてはｐチャネルＭＯ８ＦＥＴＱ、６及びｐチャネ
ルＭＯ８ＦＫＴＱ、、にそれぞれ置き換えたことにある
。なおＭ ＯＳ Ｆ １ｌｔｉ Ｔ Ｑ、６のゲート電
極は入力信号４０１に接続され・ＭＯ３Ｆ Ｅ Ｔ Ｑ
、□のゲート電極は反転入力信号４０２に接続されてい
る。第６＠の回路における抵抗Ｒ１６＋Ｒ３７は貫通電
流を制限はするものの出力信号３０２やその反転出力信
号６０４がＥ２電位になるときはかえって遅くすること
もある＠第４図の回路においては抵抗の代りにＭＱＳＦ
ＦｉＴであるので貫通電流を制限する場合にはオフし、
電位Ｅ２を出力信号４０３、あるいは反転出力信号４０
４に流しこむ場合にはオンするという様に使い分けられ
ており、貫通電流を制限するとともに応答性が速くなっ
ている。
以上が従来のレベルシフト回路の例であり、かつ順に改
良の歴史でもあった。
良の歴史でもあった。
本発明は更に高屈の応答性を持ち、かつ貫通電流の少な
いレベルシフト回路を提供するものである。
いレベルシフト回路を提供するものである。
以下、本発明を実施例に基づき詳しく説明する。
第６図は本発明の第１の実施例である・第６図において
Ｑ、。＋ Ｑａ２ ＋ Ｑａ４ ＋ Ｑ１１７はｐチャ
ネルＭＯ６ＦＦ！Ｔであり、Ｑａｔ ＋ Ｑａｓ
＋ Ｑａｔｌ ｓＱ８Ｍ ＋ Ｑａｔ１はＮチャネ
ルＭＯ８ＦＥｉＴである。
Ｑ、。＋ Ｑａ２ ＋ Ｑａ４ ＋ Ｑ１１７はｐチャ
ネルＭＯ６ＦＦ！Ｔであり、Ｑａｔ ＋ Ｑａｓ
＋ Ｑａｔｌ ｓＱ８Ｍ ＋ Ｑａｔ１はＮチャネ
ルＭＯ８ＦＥｉＴである。
ＮチャネルＭＯ８ＦＲｉＴＱｓｌ ｌＱ、６３ １Ｑ
６！ｌ ＩＱｅｓ ｔ Ｑ１０のソースは０電位で
ある負＠６０５に接続されている。ｐチャネルＭ Ｏ’
Ｓ Ｆ Ｅ Ｔ Ｃ１６゜のソースは電位に、である第
１の正極６０６に接続されている。ｐチャネルＭ ＯＳ
Ｆ Ｆ！Ｔ Ｑａｔ ｓＱ、４のソースは電位Ｅ、
である第２の正極６０７に接続されている。ｐチャネル
ＭＯ８Ｆ１ｎＴＱａ２のドレインとｐチャネルＭＯ８Ｆ
］ｎＴＱａａのソースが接続され、ｐチャネルＭＯ８Ｆ
ＩＩ！ＴＱ’＋ａのドレインはＮチャネルＭＯ８ＦＥＴ
Ｑ、６ｓトＱ ６ ｇ １７） ）”レインに接続され
ている。なおＭＯ８Ｆ Ｅ Ｔ ＱｅｅのドレインとＱ
ａ３のドレインの接続点が反転出力端子６０４となって
いる。ｐチャネルＭ ＯＳ Ｆ Ｅ Ｔ ｑ、、のドレ
インとｐチャネルＭＯ８ＦＫＴＱ６７のドレインはＨチ
＋ネルＭＯ８Ｆ Ｋ Ｔ Ｑ、、とＱ６゜のドレインに
接続されている。なおＭＯＳＦＥＴＱ６７のドレインと
。６５のドレインの接続点が出力端子６０５となってい
る。
６！ｌ ＩＱｅｓ ｔ Ｑ１０のソースは０電位で
ある負＠６０５に接続されている。ｐチャネルＭ Ｏ’
Ｓ Ｆ Ｅ Ｔ Ｃ１６゜のソースは電位に、である第
１の正極６０６に接続されている。ｐチャネルＭ ＯＳ
Ｆ Ｆ！Ｔ Ｑａｔ ｓＱ、４のソースは電位Ｅ、
である第２の正極６０７に接続されている。ｐチャネル
ＭＯ８Ｆ１ｎＴＱａ２のドレインとｐチャネルＭＯ８Ｆ
］ｎＴＱａａのソースが接続され、ｐチャネルＭＯ８Ｆ
ＩＩ！ＴＱ’＋ａのドレインはＮチャネルＭＯ８ＦＥＴ
Ｑ、６ｓトＱ ６ ｇ １７） ）”レインに接続され
ている。なおＭＯ８Ｆ Ｅ Ｔ ＱｅｅのドレインとＱ
ａ３のドレインの接続点が反転出力端子６０４となって
いる。ｐチャネルＭ ＯＳ Ｆ Ｅ Ｔ ｑ、、のドレ
インとｐチャネルＭＯ８ＦＫＴＱ６７のドレインはＨチ
＋ネルＭＯ８Ｆ Ｋ Ｔ Ｑ、、とＱ６゜のドレインに
接続されている。なおＭＯＳＦＥＴＱ６７のドレインと
。６５のドレインの接続点が出力端子６０５となってい
る。
ｐチャネルＭＯ８ＦＥＴ’ＱｅｏのドレインとＮチャネ
ルＭ ０８ Ｆ Ｅ Ｔ Ｑａ ＋のドレインは接続さ
れている。Ｍ ＯＳ Ｐ Ｅ Ｔ Ｑ ａ ｏとｃｔ６
１のゲートは共に入力信号端子６０１に接続されている
。ＭＯ８Ｆ Ｅ Ｔ Ｑ、、とＱｅａのゲートは共に入
力信号端子６０１に接続されている。ＭＯＳＦＥＴＱ、
、Ｊ−Ｑ（１７のゲートは共産反転入力信号６０２に接
続されている。ＭＯＳＦＥＴＱａｔと。。のゲートは共
に出力端子６０３に接続されている。ＭＯ９Ｆ Ｍ Ｔ
Ｑａ４と９６ｇのゲートは共に反転出力端子６０４に
接続されている。以上の笛６図の回路においてＭＯＳＦ
ＥＴＱ、６８とＱｅｏを取り除いた回路は第４図の回路
と同じである◎つまり本発明の回路構成はＭ ＯＳ Ｆ
Ｅ Ｔ Ｑ６６とＱ６．を新たに付は加えたことに特
徴がある。Ｍ ＯＳ Ｆ Ｂ Ｔ ＱａａはＭＯＳＦＥ
ＴＱ、、ｓに並列に接続されることによって、またＭ
ＯＳ Ｆ Ｅ Ｔ Ｑ、、はＭＯＳＦＥＴＱ６Ｂに並列
に接続されることによって、それぞれ単独のＭＯＳＦＥ
Ｔよりは能力が向上し、切り替る際の速度が向上する。
ルＭ ０８ Ｆ Ｅ Ｔ Ｑａ ＋のドレインは接続さ
れている。Ｍ ＯＳ Ｐ Ｅ Ｔ Ｑ ａ ｏとｃｔ６
１のゲートは共に入力信号端子６０１に接続されている
。ＭＯ８Ｆ Ｅ Ｔ Ｑ、、とＱｅａのゲートは共に入
力信号端子６０１に接続されている。ＭＯＳＦＥＴＱ、
、Ｊ−Ｑ（１７のゲートは共産反転入力信号６０２に接
続されている。ＭＯＳＦＥＴＱａｔと。。のゲートは共
に出力端子６０３に接続されている。ＭＯ９Ｆ Ｍ Ｔ
Ｑａ４と９６ｇのゲートは共に反転出力端子６０４に
接続されている。以上の笛６図の回路においてＭＯＳＦ
ＥＴＱ、６８とＱｅｏを取り除いた回路は第４図の回路
と同じである◎つまり本発明の回路構成はＭ ＯＳ Ｆ
Ｅ Ｔ Ｑ６６とＱ６．を新たに付は加えたことに特
徴がある。Ｍ ＯＳ Ｆ Ｂ Ｔ ＱａａはＭＯＳＦＥ
ＴＱ、、ｓに並列に接続されることによって、またＭ
ＯＳ Ｆ Ｅ Ｔ Ｑ、、はＭＯＳＦＥＴＱ６Ｂに並列
に接続されることによって、それぞれ単独のＭＯＳＦＥ
Ｔよりは能力が向上し、切り替る際の速度が向上する。
つまり応答性が良くなる。さて第４図の従来の回路でも
ＭＯ５ＦＥＴのβに代表される能力をあげれば一般に応
答性は高まる。第５図は第４図におけるＭＯＳＦＥＴＱ
、３とＱ４ｓのβを大きくした場合を模式的にＭＯＳ７
Ｅ Ｔ Ｑ、５ｇとＱｌｌｏをそれぞれＱｓａ ＋
Ｑｌｌｌｌに並列に追加することによって表現したもの
である。
ＭＯ５ＦＥＴのβに代表される能力をあげれば一般に応
答性は高まる。第５図は第４図におけるＭＯＳＦＥＴＱ
、３とＱ４ｓのβを大きくした場合を模式的にＭＯＳ７
Ｅ Ｔ Ｑ、５ｇとＱｌｌｏをそれぞれＱｓａ ＋
Ｑｌｌｌｌに並列に追加することによって表現したもの
である。
つまりＮチャネルＭＯ５７ＫＴＱ、、とＱ、のソース、
ドレイン、ゲートは共通であるのでＱＩ＋８の分だけＱ
１３はトランジスタ能力が増加したと考えられる。また
Ｑ５ＢとＱｌｌｏの関係についても同様である。したが
って第５図は第４図の回路のＭＯＳＦＥＴの能力を大き
くした場合の等価回路の一例を示すものであり、従来の
回路の第４図の範階に属するものである。さて第５図と
本発明の第６図の違いは第５図のＱＷ、のゲートが入力
信号端子５０１に接続されているのに対し、第６図のＱ
ａｔ１のゲートは出力端子６０３に接続されていること
であり、また同様に第５図のＱｆｆｌ、のゲートが反転
入力信号５０２ＶＣ接続されているのに対し・第６図の
９１０．のゲートは反転出力端子６０４に接続されてい
る点にある。そして第５図の入力信号５０１及び反転入
力信号５０２は０〜Ｅ１の電圧で動作するの九対し、第
６図の出力端子６０３及び反転出力端子６０４は０〜Ｅ
２の電圧で動作する。したがって’ｌｅｓとＱ１１８が
ＭＯ５ＦＫＴとして同じβならばオンするときＱａ８の
ゲート電位はＥ、でありＱｌｔｌｌのゲート電位はＥｌ
であるのでＱ、よりはＱｅｅの方がトランジスタの能力
としては大きく働くことがわかる。したがって本発明の
第６図の回路でＱ６．及びＱａｔ１を付加したことは従
来の第４図の回路で９４１１及びＱ４５のβを単純に増
加した場合以上の効果があることがわかり、高速の応答
性により適した回路であること、また応答性圧おいて同
条件に設定すれば従来の回路より消費電流が少くなるこ
ともわかる。
ドレイン、ゲートは共通であるのでＱＩ＋８の分だけＱ
１３はトランジスタ能力が増加したと考えられる。また
Ｑ５ＢとＱｌｌｏの関係についても同様である。したが
って第５図は第４図の回路のＭＯＳＦＥＴの能力を大き
くした場合の等価回路の一例を示すものであり、従来の
回路の第４図の範階に属するものである。さて第５図と
本発明の第６図の違いは第５図のＱＷ、のゲートが入力
信号端子５０１に接続されているのに対し、第６図のＱ
ａｔ１のゲートは出力端子６０３に接続されていること
であり、また同様に第５図のＱｆｆｌ、のゲートが反転
入力信号５０２ＶＣ接続されているのに対し・第６図の
９１０．のゲートは反転出力端子６０４に接続されてい
る点にある。そして第５図の入力信号５０１及び反転入
力信号５０２は０〜Ｅ１の電圧で動作するの九対し、第
６図の出力端子６０３及び反転出力端子６０４は０〜Ｅ
２の電圧で動作する。したがって’ｌｅｓとＱ１１８が
ＭＯ５ＦＫＴとして同じβならばオンするときＱａ８の
ゲート電位はＥ、でありＱｌｔｌｌのゲート電位はＥｌ
であるのでＱ、よりはＱｅｅの方がトランジスタの能力
としては大きく働くことがわかる。したがって本発明の
第６図の回路でＱ６．及びＱａｔ１を付加したことは従
来の第４図の回路で９４１１及びＱ４５のβを単純に増
加した場合以上の効果があることがわかり、高速の応答
性により適した回路であること、また応答性圧おいて同
条件に設定すれば従来の回路より消費電流が少くなるこ
ともわかる。
そしてこの効果はＲ２とＥ、の差が大きくなればなる程
、著しく現われて来る。
、著しく現われて来る。
第７図は本発明の第２の実施例である。第７図において
Ｍ ＯＳ Ｆ Ｋ Ｔ Ｑ７０〜Ｑ？＋１は第６図のＭ
ＯＳ Ｆ Ｗ Ｔ Ｑ、ａｏ 〜Ｑｎｏに順に対応し７
、また第７図の信号７０１〜７０４は第６図の信号６０
１〜６０４に対応し、かつ接続関係も同じであるが、た
だ第７図においてはＱ７６とＱ７２、及びＱ７７とＱ７
４のソースに対する接続関係の順がともに入れ替ってい
る点が異なっている。ただし第７図の回路と第６図の回
路がレベルシフト回路として同一の働きをするのは明ら
かである。
Ｍ ＯＳ Ｆ Ｋ Ｔ Ｑ７０〜Ｑ？＋１は第６図のＭ
ＯＳ Ｆ Ｗ Ｔ Ｑ、ａｏ 〜Ｑｎｏに順に対応し７
、また第７図の信号７０１〜７０４は第６図の信号６０
１〜６０４に対応し、かつ接続関係も同じであるが、た
だ第７図においてはＱ７６とＱ７２、及びＱ７７とＱ７
４のソースに対する接続関係の順がともに入れ替ってい
る点が異なっている。ただし第７図の回路と第６図の回
路がレベルシフト回路として同一の働きをするのは明ら
かである。
第８図は本発明の第３の実施例である。第６図及び第７
図の回路は負極が共通で正極が電位Ｅ１の第１の正極と
電位Ｅ２の第２の正極を持つ場合の回路であったが、第
８図の回路は正極が共通で負極が電位−Ｅ、の第１の負
極とＴＩ？、 ＜ｉｒ、 −ｖ 、の第２の負極を持つ
場合の回路で、第６図の回路におけるｐチャネルとＮチ
ャネルのトランジスタの構成を逆にしたものであり、第
８図のＭＯ８ＦＥＴＱ＝ ８０〜Ｑ８９は第６図のＭ
ＯＳ Ｆ Ｅ Ｔ Ｑ６１１〜Ｑｅ。
図の回路は負極が共通で正極が電位Ｅ１の第１の正極と
電位Ｅ２の第２の正極を持つ場合の回路であったが、第
８図の回路は正極が共通で負極が電位−Ｅ、の第１の負
極とＴＩ？、 ＜ｉｒ、 −ｖ 、の第２の負極を持つ
場合の回路で、第６図の回路におけるｐチャネルとＮチ
ャネルのトランジスタの構成を逆にしたものであり、第
８図のＭＯ８ＦＥＴＱ＝ ８０〜Ｑ８９は第６図のＭ
ＯＳ Ｆ Ｅ Ｔ Ｑ６１１〜Ｑｅ。
に順に対応し・また第８図の信号８０１〜８０４は第６
図の信号６０１〜６０４に順に対応し２ている０以上の
第８図の回路がやはり秀れたレベルシフト回路であるこ
とはいままでの説明により明らかである。
図の信号６０１〜６０４に順に対応し２ている０以上の
第８図の回路がやはり秀れたレベルシフト回路であるこ
とはいままでの説明により明らかである。
以上・本発明は従来のレベルシフト回路よりも一層、高
速の応答性を有Ｉ７、また低消費電流に適したレベルシ
フト回路であることがわかる。
速の応答性を有Ｉ７、また低消費電流に適したレベルシ
フト回路であることがわかる。
第１図はレベルシフト回路を用いないで異なりた電源系
の信号を伝える場合を示した回路図、第２図、第３図、
第４図は従来のレベルシフト回路 “図、第５図
は第４図の等価回路の一例を示す図、第６図は本発明の
第１の実施例の回路図、第７図は本発明の第２の実施例
の回路図、第８図は本発明の第３の実施例の回路図であ
る。 １０１．２０１．３０１．４０１．５０１．６０１．７
０１．８０１・・・・・・入力信号端子１０２．２０２
，３０２，４０２，５０２，６０２．７０２．８０２・
・・・・・反転入力信号１０３．２０３．３０３．４０
３．５０３．６０３．７０３，８０３・・・・・出力端
子２０４．３０４．４０４．５０４．６０４．７０４．
８０４・・・・・・反転出力端子２０５．３０５，４０
５，５０５，６０５，７０５・・・・・・負極の基準電
圧端子 ８０５・・・・・・正極の基準電圧端子２０６．３０６
，４０６，５０６，６０６，７０６・・・・・・正の電
圧に、が供給される第１の電源端子 ２ ０ ７ 、 ３ ０ ７ 、 ４ ０ ７
、 ５ ０ ７ 、 ６ ０ ７ 、 ７０７・・
・・・・正の電圧Ｅ、が供給される第２の電源端子 ８０６・・・・負の霜、圧−Ｅｌが供給される第１の電
源端子 ８０７・・・・・負の電圧−Ｒ２が供給される第２の電
源端子 Ｑ＋ ＋ Ｑｓ ＋ Ｑ−２１１＋ Ｑ、２２ １
Ｑ２４ １ Ｑｓｏ ｊＱｓｔｌ Ｑ３４ １
Ｑ４０ １Ｑ４２ ＋Ｑ４４ １Ｑ４６ １Ｑ、４？
５Ｑｓｏ Ｉ ＱＩ＋２ ＋Ｑｓ＜ ＩＱ！
＋６ ＋Ｑ＊ｔ ＩＱｅｏ ＩＱ６２ＩＱ６４
＋Ｑ６ｅ ＋Ｑｎｑ ＋ Ｑｑｏ ５Ｑ−７
ｔ ＩＱ７４ １Ｑ７６ １Ｑ？？ ＋Ｑ８１ １
Ｑ８３ ＋ Ｑｓ５ ＋ Ｑｌｌｌｌ ＋Ｑ８
Ｇ・・・・・ｐチャネルＭＯ３Ｆ’ＥＴ Ｑ２ ＩＱ、４ １ Ｑ ２１
＋９ ２ ｓ ＋Ｑｔ ｌＩ ＋Ｑｓ＋
＊Ｑｓｓ＋ Ｑｓ５ ＋ Ｑ４１ ＋ Ｑ４３
＋Ｑ＋５ ＋ Ｑ、５１ ＋ Ｑ’５３ ＩＱｅｏ
＋ Ｑ！ＩＡ 、Ｑｉ。＋ Ｑ＋ｚ ＋ Ｑ６
！ ＋ Ｑａｓ ｌＱ６♂１Ｑ６０ １ Ｑ？Ｉ
ＩＱ７！ ＋Ｑ、７＊ ＋ ９７ｇ ＋
Ｑｔｏ ＋Ｑｓｏ ＋ Ｑ８２ νＱｓｔ ＋
Ｑａａ ＋ Ｑｌ！？・・・φ・・ＮチャネルＭＯ
８ＦＥＴ Ｒ１６＋”３７・・・・・・抵抗 以 上 出願人 株式会社諏訪精工舎 代理人 弁理士 最上 務
の信号を伝える場合を示した回路図、第２図、第３図、
第４図は従来のレベルシフト回路 “図、第５図
は第４図の等価回路の一例を示す図、第６図は本発明の
第１の実施例の回路図、第７図は本発明の第２の実施例
の回路図、第８図は本発明の第３の実施例の回路図であ
る。 １０１．２０１．３０１．４０１．５０１．６０１．７
０１．８０１・・・・・・入力信号端子１０２．２０２
，３０２，４０２，５０２，６０２．７０２．８０２・
・・・・・反転入力信号１０３．２０３．３０３．４０
３．５０３．６０３．７０３，８０３・・・・・出力端
子２０４．３０４．４０４．５０４．６０４．７０４．
８０４・・・・・・反転出力端子２０５．３０５，４０
５，５０５，６０５，７０５・・・・・・負極の基準電
圧端子 ８０５・・・・・・正極の基準電圧端子２０６．３０６
，４０６，５０６，６０６，７０６・・・・・・正の電
圧に、が供給される第１の電源端子 ２ ０ ７ 、 ３ ０ ７ 、 ４ ０ ７
、 ５ ０ ７ 、 ６ ０ ７ 、 ７０７・・
・・・・正の電圧Ｅ、が供給される第２の電源端子 ８０６・・・・負の霜、圧−Ｅｌが供給される第１の電
源端子 ８０７・・・・・負の電圧−Ｒ２が供給される第２の電
源端子 Ｑ＋ ＋ Ｑｓ ＋ Ｑ−２１１＋ Ｑ、２２ １
Ｑ２４ １ Ｑｓｏ ｊＱｓｔｌ Ｑ３４ １
Ｑ４０ １Ｑ４２ ＋Ｑ４４ １Ｑ４６ １Ｑ、４？
５Ｑｓｏ Ｉ ＱＩ＋２ ＋Ｑｓ＜ ＩＱ！
＋６ ＋Ｑ＊ｔ ＩＱｅｏ ＩＱ６２ＩＱ６４
＋Ｑ６ｅ ＋Ｑｎｑ ＋ Ｑｑｏ ５Ｑ−７
ｔ ＩＱ７４ １Ｑ７６ １Ｑ？？ ＋Ｑ８１ １
Ｑ８３ ＋ Ｑｓ５ ＋ Ｑｌｌｌｌ ＋Ｑ８
Ｇ・・・・・ｐチャネルＭＯ３Ｆ’ＥＴ Ｑ２ ＩＱ、４ １ Ｑ ２１
＋９ ２ ｓ ＋Ｑｔ ｌＩ ＋Ｑｓ＋
＊Ｑｓｓ＋ Ｑｓ５ ＋ Ｑ４１ ＋ Ｑ４３
＋Ｑ＋５ ＋ Ｑ、５１ ＋ Ｑ’５３ ＩＱｅｏ
＋ Ｑ！ＩＡ 、Ｑｉ。＋ Ｑ＋ｚ ＋ Ｑ６
！ ＋ Ｑａｓ ｌＱ６♂１Ｑ６０ １ Ｑ？Ｉ
ＩＱ７！ ＋Ｑ、７＊ ＋ ９７ｇ ＋
Ｑｔｏ ＋Ｑｓｏ ＋ Ｑ８２ νＱｓｔ ＋
Ｑａａ ＋ Ｑｌ！？・・・φ・・ＮチャネルＭＯ
８ＦＥＴ Ｒ１６＋”３７・・・・・・抵抗 以 上 出願人 株式会社諏訪精工舎 代理人 弁理士 最上 務
Claims (1)
- 基準電圧が供給される基準電圧端子と、第１の電圧Ｅ、
が供給される第１の電源端子と、前記第１の電圧Ｅ、よ
りも大きい第２の電圧Ｅ２が供給される第２の電源端子
と、信号が与えられる入力端子と、第１の出力端子と、
第２の出力端子と、前記第２の電源端子と前記第２の出
力端子との間に直列接続された第１の導電型の第１．第
２の絶縁ゲート型電界効果トランジスタ（以下ＭＯ８Ｆ
ＥＴと略す）と、前記基準電圧端子と前記第２の出力端
子との間に並列接続された第２の導電型の第３．第４の
ＭＯＳＦＥＴと、前記第２の電源端子と前記第１の出力
端子との間に直列接続された第１の導電型の第５．第６
のＭＯＳＦＥＴと、前記基準電圧端子と前記第１の出力
端子との間に並列接続された第２の導電型の第７．第８
のＭＯＳＦＥＴと、前記第１の電源端子と前記基準電圧
端子との間にインバータを形成する第１の導電型の第９
のＭＯＳＦＥＴと第２の導電型の第１０のＭＯＳＦＥＴ
とを有し、前記第１．第４のＭＯＳＦＥＴのゲート電極
をともに前記第１の出力端子に接続し、前記第５．第８
のＭＯＳＦＥＴのゲート電極をともに前記第２の出力端
子に接続し、前記第２．第３．第９．第１０のＭＯＳＦ
ＥＴのゲート電極をともに前記入力端子に接続し、前記
第６、第７のＭＯＳＦＥＴのゲート電極をともに前記第
９のＭＯＳＦＥＴのドレインと前！ＩＱのＭＯＳＦＥＴ
のドレインとの接続点に接続したことを特徴とするレベ
ルシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58091065A JPS59216328A (ja) | 1983-05-24 | 1983-05-24 | レベルシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58091065A JPS59216328A (ja) | 1983-05-24 | 1983-05-24 | レベルシフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59216328A true JPS59216328A (ja) | 1984-12-06 |
Family
ID=14016096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58091065A Pending JPS59216328A (ja) | 1983-05-24 | 1983-05-24 | レベルシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59216328A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10341148A (ja) * | 1997-06-09 | 1998-12-22 | Seiko Epson Corp | 両極性レベルシフト回路 |
| US5920203A (en) * | 1996-12-24 | 1999-07-06 | Lucent Technologies Inc. | Logic driven level shifter |
| JP2005102086A (ja) * | 2003-09-26 | 2005-04-14 | Renesas Technology Corp | 半導体装置およびレベル変換回路 |
| US6937065B2 (en) | 2002-06-28 | 2005-08-30 | Nec Electronics Corporation | Level shelter, semiconductor integrated circuit and information processing system |
-
1983
- 1983-05-24 JP JP58091065A patent/JPS59216328A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5920203A (en) * | 1996-12-24 | 1999-07-06 | Lucent Technologies Inc. | Logic driven level shifter |
| JPH10341148A (ja) * | 1997-06-09 | 1998-12-22 | Seiko Epson Corp | 両極性レベルシフト回路 |
| US6937065B2 (en) | 2002-06-28 | 2005-08-30 | Nec Electronics Corporation | Level shelter, semiconductor integrated circuit and information processing system |
| JP2005102086A (ja) * | 2003-09-26 | 2005-04-14 | Renesas Technology Corp | 半導体装置およびレベル変換回路 |
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