JPS5833637B2 - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS5833637B2 JPS5833637B2 JP53075743A JP7574378A JPS5833637B2 JP S5833637 B2 JPS5833637 B2 JP S5833637B2 JP 53075743 A JP53075743 A JP 53075743A JP 7574378 A JP7574378 A JP 7574378A JP S5833637 B2 JPS5833637 B2 JP S5833637B2
- Authority
- JP
- Japan
- Prior art keywords
- field effect
- write
- constant potential
- circuit
- inverter stage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
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- Read Only Memory (AREA)
Description
【発明の詳細な説明】
この発明は、記憶装置とくに半導体記憶装置に関する。
半導体記憶装置の記憶素子に情報を書き込む場合には、
負又は正の書き込み高圧信号を書き込み回路を介して記
憶素子に印加する型式のものが一般的である。
負又は正の書き込み高圧信号を書き込み回路を介して記
憶素子に印加する型式のものが一般的である。
このような半導体記憶装置の構成は、例えば第１図に示
すブロック図の如くになっている。
すブロック図の如くになっている。
第１図において、１はＸアドレス入力回路、２はＸデコ
ーダ、３はＹアドレス入力回路、４はＹデコーダ、５は
書き込み回路、６はＹデコーダ４と書き込み回路５とを
つなぐバス・ライン、７はマトリクス状に配置された記
憶素子から成る記憶回路、８は書き込み回路５と記憶回
路７とをつなぐバス・ライン、９はデータ人出力回路で
ある。
ーダ、３はＹアドレス入力回路、４はＹデコーダ、５は
書き込み回路、６はＹデコーダ４と書き込み回路５とを
つなぐバス・ライン、７はマトリクス状に配置された記
憶素子から成る記憶回路、８は書き込み回路５と記憶回
路７とをつなぐバス・ライン、９はデータ人出力回路で
ある。
上記のような構成の記憶装置にデータを書き込む場合に
は、アドレス入力回路１，３からの信号を受けて、デコ
ーダ２，４によって記憶回路７のマトリクス状に配置さ
れた多数の記憶素子の中から特定の記憶素子が選択され
る。
は、アドレス入力回路１，３からの信号を受けて、デコ
ーダ２，４によって記憶回路７のマトリクス状に配置さ
れた多数の記憶素子の中から特定の記憶素子が選択され
る。
この選択された特定の記憶素子にデータを書き込む場香
には、記憶装置の外部から書き込み回路５を経て記憶回
路７の中の特定の記憶素子に負又は正の高圧信号を印加
する。
には、記憶装置の外部から書き込み回路５を経て記憶回
路７の中の特定の記憶素子に負又は正の高圧信号を印加
する。
例えば、記憶回路Ｉの記憶素子がＦＡＭＯ８構造の素子
から成っているときは、そのリースに負の高電圧を印加
してアバランシェにより生じた電子を浮遊ゲートに蓄積
することによって情報が記憶される。
から成っているときは、そのリースに負の高電圧を印加
してアバランシェにより生じた電子を浮遊ゲートに蓄積
することによって情報が記憶される。
以上述べたように、書き込み動作時において書き込み回
路５を経て記憶回路７の中の記憶素子に高圧書き込み信
号を印加する必要があるので、書き込み回路５を構成す
る論理回路が相補型絶縁ゲート電界効果トランジスタ（
以下ＪＣＭＯ８）ランジスタ」という。
路５を経て記憶回路７の中の記憶素子に高圧書き込み信
号を印加する必要があるので、書き込み回路５を構成す
る論理回路が相補型絶縁ゲート電界効果トランジスタ（
以下ＪＣＭＯ８）ランジスタ」という。
）から成っている場合には、上記の高圧書き込み信号に
よってＣＭＯ８）ランジスタが破壊するおそれがあり、
従来はこのような回路にＣＭＯ８）ランジスタから成る
論理回路を用いることができなかった。
よってＣＭＯ８）ランジスタが破壊するおそれがあり、
従来はこのような回路にＣＭＯ８）ランジスタから成る
論理回路を用いることができなかった。
この発明は、上記のような問題点を解決し、ＣＭＯ８）
ランジスタから成る論理回路を含んだ書き込み回路が書
き込み電圧で破壊されろことのないようにした記憶装置
を提供することを目的としている。
ランジスタから成る論理回路を含んだ書き込み回路が書
き込み電圧で破壊されろことのないようにした記憶装置
を提供することを目的としている。
以下に本発明の一実施例を図面を参照して説明する。
第２図は、本発明の一実施例である半導体記憶装置の書
き込み回路部を示す回路図である。
き込み回路部を示す回路図である。
第２図において、１０はＰチャネル電界効果トランジス
タ（以下「Ｐ−ＭＯ８Ｔ」という。
タ（以下「Ｐ−ＭＯ８Ｔ」という。
）１１はＮチャネル電界効果トランジスタ（以下Ｎ −
ＭＯ８ＴＪという。
ＭＯ８ＴＪという。
）であり、Ｐ−ＭＯ８ＴＩ Ｏ及びＮ−ＭＯ８Ｔ１１は
ＣＭＯ８）ランジスタから成る第１のインバータ１２を
構成している。
ＣＭＯ８）ランジスタから成る第１のインバータ１２を
構成している。
１３はＰチャネルエンハンスメント型電界効果トランジ
スタ（以下ＩＰ−ＥＭＯ８ＴＩという。
スタ（以下ＩＰ−ＥＭＯ８ＴＩという。
）１４はＰチャネルデプレッション型電界効果トランジ
スタ（以下ｒＰ−Ｅ／Ｄ ＭＯ８ＴＪという。
スタ（以下ｒＰ−Ｅ／Ｄ ＭＯ８ＴＪという。
であり、Ｐ−ＥＭＯ８Ｔ１３及びＰ −Ｅ／ＤＭＯ８Ｔ
１４は第２のインバータ１５を構成している。
１４は第２のインバータ１５を構成している。
１６は書き込み制御回路、１７は書き込み制御回路１６
により制御されるＰＭＯ８Ｔ、１ ＢはそのゲートにＰ
ＭＯ８Ｔ１７を介してアドレス入力信号が印加される、
ＰＭＯ８Ｔ１９はＰＭＯ８Ｔ１８のゲートと主端子間に
接続されたコンデンサである。
により制御されるＰＭＯ８Ｔ、１ ＢはそのゲートにＰ
ＭＯ８Ｔ１７を介してアドレス入力信号が印加される、
ＰＭＯ８Ｔ１９はＰＭＯ８Ｔ１８のゲートと主端子間に
接続されたコンデンサである。
ＰＭＯ８Ｔ１８は、書き込み信号の伝送を制御する開閉
器２０を構成している。
器２０を構成している。
第１のインバータ１２０入力にはバス・ライン６が接続
され、第２のインバータ１５を構成している二つのトラ
ンジスタのうち、Ｐ−ＥＭＯ８Ｔ１３のゲートには上記
第１のインバータ１２の出力端子が接続され、Ｐ−Ｅ／
Ｄ ＭＯ８Ｔ１４のゲートは第１のインバータ１２０
入力端子に接続されている。
され、第２のインバータ１５を構成している二つのトラ
ンジスタのうち、Ｐ−ＥＭＯ８Ｔ１３のゲートには上記
第１のインバータ１２の出力端子が接続され、Ｐ−Ｅ／
Ｄ ＭＯ８Ｔ１４のゲートは第１のインバータ１２０
入力端子に接続されている。
第２のインバータ１５出力はＰＥＭＯ８Ｔのドレイン端
子とＰ−Ｅ／Ｄ ＭＯ８Ｔのソース端子との接続点か
ら導出され、開閉回路２０の出力と共通線でパスライン
８に接続されている。
子とＰ−Ｅ／Ｄ ＭＯ８Ｔのソース端子との接続点か
ら導出され、開閉回路２０の出力と共通線でパスライン
８に接続されている。
ＶＤＤ及びＶＳＳはいずれも定電位点であり、この実施
例においては、ＶＤＤは正、■８８は接地又は負電位で
ある。
例においては、ＶＤＤは正、■８８は接地又は負電位で
ある。
次に、第２図に示した実施例の回路の動作について説明
する。
する。
まず、書き込み時においては、Ｙアドレス入力回路３か
らの信号を受けて、Ｙデコーダ４により選択されたパス
ライン６をローレベルにするとＰ−ＭＯ８Ｔ１０が導通
状態となり、Ｎ−ＭＯ８ＴＩＩが遮断状態となるので第
１のインバータ１２の出力はハイレベルとなる。
らの信号を受けて、Ｙデコーダ４により選択されたパス
ライン６をローレベルにするとＰ−ＭＯ８Ｔ１０が導通
状態となり、Ｎ−ＭＯ８ＴＩＩが遮断状態となるので第
１のインバータ１２の出力はハイレベルとなる。
この第１のインバータ１２の出力を受けるｐ−ＥＭＯ８
Ｔ１３は遮断状態となり、第１のインバータ１２０入力
と同じローレベルの信号を受けるＰ−Ｅ／ＤＭＯ８Ｔ１
４は完全に導通状態となる。
Ｔ１３は遮断状態となり、第１のインバータ１２０入力
と同じローレベルの信号を受けるＰ−Ｅ／ＤＭＯ８Ｔ１
４は完全に導通状態となる。
従って、第２のインバータ１５の出力端子２１は■ｓｓ
の電位となる。
の電位となる。
他方、ｐ−ＭＯ８Ｔ１７は書き込み制御回路１６の信号
により導通状態になるので、Ｐ−ＭＯ８Ｔ１８のゲート
電位はローレベルとなる。
により導通状態になるので、Ｐ−ＭＯ８Ｔ１８のゲート
電位はローレベルとなる。
そこで、Ｐ−ＭＯ８Ｔ１８のドレイン端子にＶＳＳより
電位の低い書き込み信号が印加されると、コンデンサ１
９０作用によってＰ−ＭＯ８Ｔ１８が導通状態になり、
負の高電圧が開閉回路２０の出力端子を経て、バス・ラ
イン８に供給される。
電位の低い書き込み信号が印加されると、コンデンサ１
９０作用によってＰ−ＭＯ８Ｔ１８が導通状態になり、
負の高電圧が開閉回路２０の出力端子を経て、バス・ラ
イン８に供給される。
このとき、負の高電圧は、第２のインバータ１５を構成
しているＰ −Ｅ／ＤＭＯＳ Ｔ １４には印加される
が、第２のインバータ１５よりも前段に存する０ＭＯ３
）ランジスタから成る第１のインバータ１２には印加さ
れないので、ＣＭＯＳトランジスタ１０．１１が負の高
電圧で破壊するおそれはない。
しているＰ −Ｅ／ＤＭＯＳ Ｔ １４には印加される
が、第２のインバータ１５よりも前段に存する０ＭＯ３
）ランジスタから成る第１のインバータ１２には印加さ
れないので、ＣＭＯＳトランジスタ１０．１１が負の高
電圧で破壊するおそれはない。
次に読み出し時においては、前述した書き込み時の場合
と同様に、Ｙアドレス入力回路３の信号を受けてＹデコ
ーダ４で選択されたバス・ライン６はローレベルである
。
と同様に、Ｙアドレス入力回路３の信号を受けてＹデコ
ーダ４で選択されたバス・ライン６はローレベルである
。
ところが、書き込み制御回路１６の信号によりＰ−ＭＯ
８Ｔ１７は遮断状態になっているので、開閉器２０を構
成しているＰ−ＭＯ８Ｔ１８も遮断状態にある。
８Ｔ１７は遮断状態になっているので、開閉器２０を構
成しているＰ−ＭＯ８Ｔ１８も遮断状態にある。
このとき、第２のインバータ１５を構成しているＰ−Ｅ
／ＤＭＯ８Ｔ１４は前述したのと同様であるから完全に
導通状態になっており、第２のインバータ１５の出力端
子２１はＶＳＳの電位になっており、従ってバス・ライ
ン８もＶＳＳの電位となる。
／ＤＭＯ８Ｔ１４は前述したのと同様であるから完全に
導通状態になっており、第２のインバータ１５の出力端
子２１はＶＳＳの電位になっており、従ってバス・ライ
ン８もＶＳＳの電位となる。
なお、上記の説明では、書き込み電位として負の電圧を
印加する場合について述べたが、本発明は正の電圧を印
加する場合にも同様に実施できる。
印加する場合について述べたが、本発明は正の電圧を印
加する場合にも同様に実施できる。
すなわち、谷トランジスタの導電路型を上記の説明とす
べて逆にすると共に電位極性も逆にすればよく、上記の
説明と同様の効果を奏する。
べて逆にすると共に電位極性も逆にすればよく、上記の
説明と同様の効果を奏する。
以上述へたように、本発明によれば、書き込み信号の伝
送を制御する開閉回路の出力線を共通にする論理回路部
の終段インバータをＰ−Ｅ／ＤＭＯ８Ｔを用いて構成す
るようにしたので、ＣＭＯ８）ランジスタから成る論理
回路を含んだ書き込み回路が書き込み電圧で破壊するこ
とのない記憶装置を得ることができる。
送を制御する開閉回路の出力線を共通にする論理回路部
の終段インバータをＰ−Ｅ／ＤＭＯ８Ｔを用いて構成す
るようにしたので、ＣＭＯ８）ランジスタから成る論理
回路を含んだ書き込み回路が書き込み電圧で破壊するこ
とのない記憶装置を得ることができる。
第１図は半導体記憶装置の構成を示すブロック図、第２
図は本発明の一実施例である半導体記憶装置の書き込み
回路部を示す回路図である。 図において、１２は第１のインバータ段、１３はエンハ
ンスメント型電界効果トランジスタ、１４はデプレッシ
ョン型電界効果トランジスタ、１５は第２のインバータ
段、２０は開閉回路。 図において、同一符号は同−又は相当する部分を示す。
図は本発明の一実施例である半導体記憶装置の書き込み
回路部を示す回路図である。 図において、１２は第１のインバータ段、１３はエンハ
ンスメント型電界効果トランジスタ、１４はデプレッシ
ョン型電界効果トランジスタ、１５は第２のインバータ
段、２０は開閉回路。 図において、同一符号は同−又は相当する部分を示す。
Claims (1)
- 【特許請求の範囲】 １ 相補型絶縁ゲート電界効果トランジスタから成りア
ドレス入力信号を受けて応動する第１のインバータ段、
一方の主端子が第１の定電位点に接続されゲート端子が
上記第１のインバータ段の入力端子に接続された一導電
路型デプＶツション型電界効果トランジスタと一方の主
端子が第２の定電位点に接続されゲート端子が上記第１
のインバータ段の出力端子に接続されたー導電路型エン
ノ・ンスメント型電界効果トランジスタとから成り上記
両トランジスタの夫々の他方の主端子同志を接続しこの
接続点から出力を導出するようにした第２のインバータ
段、上記アドレス入力信号を受けて応動し書き込み信号
の伝送を制御すると共にその出力を上記第２のインバー
タ段の出力端子との共通線から次段へ供給するようにし
た開閉回路を有し、上記書き込み信号伝送時に上記デプ
レッション型電界効果トランジスタが導通するようにし
た書、き込み回路を備えたことを特徴とする記憶装置。 ２ デプレッション型電界効果トランジスタの導電路型
は、Ｐチャネル型であり、第１の定電位点は第２の定電
位点より低電位であることを特徴とする特許請求の範囲
第１項記載の記憶装置。 ３ デプレッション型電界効果トランジスタの導電路型
は、Ｎチャネル型であり、第１の定電位点は第２の定電
位点より高電位であることを特徴とする特許請求の範囲
第１項記載の記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53075743A JPS5833637B2 (ja) | 1978-06-21 | 1978-06-21 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53075743A JPS5833637B2 (ja) | 1978-06-21 | 1978-06-21 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS554716A JPS554716A (en) | 1980-01-14 |
| JPS5833637B2 true JPS5833637B2 (ja) | 1983-07-21 |
Family
ID=13585057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53075743A Expired JPS5833637B2 (ja) | 1978-06-21 | 1978-06-21 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5833637B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5045797B2 (ja) * | 2010-02-24 | 2012-10-10 | 株式会社デンソー | 通信用スレーブ |
-
1978
- 1978-06-21 JP JP53075743A patent/JPS5833637B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS554716A (en) | 1980-01-14 |
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