JPS5836438B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 この発明は、半導体記憶装置とくに記憶素子に高圧信号
を印加して書き込みを行なう半導体記憶装置に関する。

半導体記憶装置の記憶素子に情報を書き込む場合には、
負又は正の書き込み高圧信号を書き込み回路を介して記
憶素子に印加する型式のものが一般的である。

このような半導体記憶装置の構成は、例えば第１図に示
すブロック図の如くになっている。

第１図において、１はＸアドレス入力回路、２はＸデコ
ーダ、３はＹアドレス入力回路、４はＹデコーダ、５は
書き込み回路、６はＹデコーダ４と書き込み回路５とを
つなぐバス・ライン、７はマトリクス状に配置された記
憶素子からなる記憶回路、８は書き込み回路５と記憶回
路７とをつなぐバス・ライン、９はデータ人出力回路で
ある。

上記のように構成された半導体記憶装置にデータを書き
込む場合には、アドレス入力回路１，３からの信号を受
けて、デコーダ２，４によって記憶回路７の中にマトリ
クス状に配置された多数の記憶素子のなかから特定の記
憶素子が選択される。

この選択された特定の記憶素子にデータを書き込むには
、記憶装置の外部から書き込み回路５を経て記憶回路７
の中の当該記憶素子に負又は正の高圧信号を印加する。

例えば、記憶回路７を構成している記憶素子がＦＡＭＯ
Ｓ構造の素子からなっている時は、負の高電圧を印加し
てアバランシエにより生じた電子を浮遊ゲートに蓄積さ
せることによって情報が記憶される。

以上述べたような書き込み動作を制御するための書き込
み回路５は、従来第２図に示す回路図の如くに構成され
ていた。

第２図において、１１はＰチャネルＭＯＳトランジスタ
、１２はＮチャネルＭＯＳトランジスタ、１３はＰチャ
ネルＭＯ８トランジスタ、１４はＮチャネルＭＯＳトラ
ンジスタである。

ここで、上記トランジスタ１１，１２及び１３，１４は
それぞれＣＭＯＳ構造のインバータ１５及び１６を構成
している。

１７はＮチャネルトランジスタ１４のドレインとインバ
ータ１６の出力端子との間に挿入されたダイオード、１
８は書き込み制御回路、１９，２０，２１，２２，２３
はいずれもＰチャネルＭＯＳＩ−ランジスタ、２４．２
５はそれぞれトランジスタ２０，２１のゲート・ソース
間に接続されたコンデンサ、２６は記憶素子である。

なお、ＶＤＤは正、Ｖ Ｓ 城ｉ地又は負電位の電源で
ある。

次に、第２図に示した回路の動作について説明する。

記憶素子２６に情報を書き込む場合、まず、Ｙアドレス
入力回路からの信号を受けてＹデコーダにより選択され
たバスライン６をロー（ＬＯＷ）レベルにすると、トラ
ンジスタ１１が導通し、トランジスタ１２がしゃ断状態
となるのでインバータ１５の出力はハイ（Ｈｉｇｈ）レ
ベルとなる。

その結果、トランジスタ１３はしゃ断状態となり、トラ
ンジスタ１４は導通ずるのでインバータ１６の出力ハロ
ーレベルとなる。

従って、バスライン８でインバータ１６の出力信号を受
けるトランジスタ２４のゲートはローレベルにある。

一方、トランジスタ１９は、書き込み制御回路１８によ
ってそのゲートをローレベルにして導通させるので、ト
ランジスタ２０のゲートもローレベルにある。

また、トランジスタ２２はデータ信号入力によって制御
され、書き込み時にはトランジスタ２１のケートヲロー
レベルにする。

このとき、プログラム信号入力として負の高電圧がトラ
ンジスタ２０，２１に印加されると、これらのトランジ
スタ２０，２１のゲートは上述の如くローレベルにあっ
たわけであるカ友 コンデンサ２４ ．２５の作用によ
りそれらのゲートは更に充分な負電位となり導通する。

その結果トランジスタ２３のゲートも更に充分な負電位
となるので導通し、負の高電圧が導通状態にある二つの
トランジスタ２１，２３を経て記憶素子２６に印加され
ることになる。

なお、第２図に示す如＜ＣＭＯＳインバータ１６にダイ
オード１７を挿入している理由は、上述した負の書き込
み高電圧によってＮチャネルトランジスタ１４が破壊さ
れるのを防止するためである。

すなわち、ダイオード１７を図に示す極性で挿入すると
負の高゛屯圧がトランジスタ１４に印加されるのを阻止
することができる。

従来の回路は、上述した如くに構成されており、書き込
み動作の制御を確実に行なうことができるものではある
が、制御回路を構成しているトランジスタの数が多く、
その為集積度が悪いという問題があった。

そこで、この発明は、上記の問題を解決するためになさ
れたものであり、制御回路を構成するトランジスタを少
なくし、集積度の良い半導体記憶装置を提供することを
目的としている。

第３図は、本発明の一実施例を示す回路図である。

第３図において、第２図に示したものと同一の符号は、
それぞれ第２図のものと同一又は相当するものを示して
いる。

第３図の回路図と第２図の回路図とを比較参照してみれ
ば明らかな如く、この実施例のものは、第２図の回路図
におけるトランジスタ１９．２０を用いておらず、また
、トランジスタ１９を制御する書き込み制御回路１８も
不用となっており、その代りに、トランジスタ２３のゲ
ートと主端子間にコンデンサ２７を接続して成っている
。

次に、この実施例のものの動作について説明する。

記憶素子２６に情報を書き込む場合、前述したのト同様
に、インバータ１６の出力をローレベルとし、トランジ
スｆ２３のゲートをローレベルにする。

また、トランジスタ２１のゲートもローレベルにする。

そこで、プログラム信号入力として負の書き込み高電圧
をトランジスタ２１に印加すると、前述したようにコン
デンサ２５の作用によりトランジスタ２１が完全に導通
し、次に、コンデンサ２７の作用によりトランジスタ２
３のゲートも充分に負電位となるのでトランジスタ２３
も完全に導通することになる。

その結果、負の高電圧が、導通状態にある二つのトラン
ジスタ２１，２３を経て記憶素子２６に印加されること
になり書き込みができるものである。

このように、第３図に示した本発明の実施例においては
、先に示した第２図の回路よりも構成を簡略化しトラン
ジスタの数を減少させたにもかかわらず従来のものと同
様に書き込み動作を確実に制御できることがわかる。

以上述べたように、この発明によればプログラム信号の
導通を制御する絶縁ゲート電界効果トランジスタのゲー
トと主端子との間にコンデンサを接続することにより、
書き込み制御回路を簡略化しうるようにしたので、集積
変の良い半導体記憶装置を得ることができる。

【図面の簡単な説明】

第１図は、半導体記憶装置の構成を示すプロツク図、第
２図は、従来の書き込み回路を示す回路図、第３図は本
発明の一実施例を示す回路図である。 図において、２１は第２の絶縁ゲート電界効果トランジ
スタ、２３は第１の絶縁ゲート電界効果トランジスタ、
２６ ，２７ｌ／ｉコンデンサ、２６は記憶素子である
。 なお、図中同一符号はそれぞれ同一又は相当する部分を
示す。

Claims (1)

【特許請求の範囲】
1. １ ゲートにアドレス信号に応じた信号が印加される第
   １の絶縁ゲート電界効果トランジスタの一方の主端子と
   、ゲートにデータ入力信号に応じた信号が印加される第
   ２の絶縁ゲート電界効果トランジスタの一方の主端子と
   を接続し、上記第１及び第２の絶縁ゲート電界効果トラ
   ンジスタのそれぞれ他方の主端子を記憶素子及びプログ
   ラム信号源にそれぞれ接続し、更に、上記第１の絶縁ゲ
   ート電界効果トランジスタのゲートと一方の主端子との
   間、及び上記第２の絶縁ゲート電界効果トランジスタの
   ゲートと他方の主端子との間にそれぞれコンデンサを接
   続して成るプログラム信号制御回路を備えたことを特徴
   とする半導体記憶装置。