JPH0544757B2 - - Google Patents
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- JPH0544757B2 JPH0544757B2 JP59011693A JP1169384A JPH0544757B2 JP H0544757 B2 JPH0544757 B2 JP H0544757B2 JP 59011693 A JP59011693 A JP 59011693A JP 1169384 A JP1169384 A JP 1169384A JP H0544757 B2 JPH0544757 B2 JP H0544757B2
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- potential
- transistor
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- 230000000295 complement effect Effects 0.000 claims description 10
- 239000004065 semiconductor Substances 0.000 claims description 8
- 239000011159 matrix material Substances 0.000 claims description 2
- 230000000644 propagated effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 4
- 238000004904 shortening Methods 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
本発明は相補型MOSトランジスタを用いた半
導体記憶装置に関するものである。
導体記憶装置に関するものである。
従来の半導体記憶装置のビツト線対の同電位
化・プリチヤージ回路例を第１図に示し、この回
路が動作するときのビツト線対の電位変化を第２
図に示す。
化・プリチヤージ回路例を第１図に示し、この回
路が動作するときのビツト線対の電位変化を第２
図に示す。
１はメモリセルであり、Ｔ１１，Ｔ１２，Ｔ１
３はＮチヤネル型MOS（以後NMOSと称す）ト
ランジスタであり、Ｐはプリチヤージ信号線であ
り、Ｗはワード線であり、Ｂはビツト線、はＢ
と相補な関係にあるビツト線である。Ｔ１１，Ｔ
１２，Ｔ１３のゲート電極はＰに共通接続されて
おり、メモリセルは、ＢととＷに接続されてお
り、Ｔ１２およびＴ１３のドレイン電極が電源に
接続され、Ｔ１１およびＴ１２のソース電極がＢ
に接続され、Ｔ１３のソース電極とＴ１１のドレ
イン電極がに接続されている。
３はＮチヤネル型MOS（以後NMOSと称す）ト
ランジスタであり、Ｐはプリチヤージ信号線であ
り、Ｗはワード線であり、Ｂはビツト線、はＢ
と相補な関係にあるビツト線である。Ｔ１１，Ｔ
１２，Ｔ１３のゲート電極はＰに共通接続されて
おり、メモリセルは、ＢととＷに接続されてお
り、Ｔ１２およびＴ１３のドレイン電極が電源に
接続され、Ｔ１１およびＴ１２のソース電極がＢ
に接続され、Ｔ１３のソース電極とＴ１１のドレ
イン電極がに接続されている。
従来の回路の動作を説明する。ワード線信号に
よりメモリセルが非選択状態にあり、Ｂとにメ
モリセル内の情報が出力されていない状態におい
て、プリチヤージ信号線Ｐを高レベル電位とす
る。この状態においては、NMOSトランジスタ
のＴ１２とＴ１３がオン状態となりＢとの電位
レベルは、電源電圧からＴ１２，Ｔ１３の各しき
い値電圧分電圧降下した電位に収束する。同時に
NMOSトランジスタのＴ１１もオン状態となつ
ており、ソースとドレイン間が導通状態で、この
Ｔ１１によりＢとは同電位となる。上記の様な
回路においては、Ｂとを同電位とするＴ１１が
NMOSトランジスタから成るために、Ｂとが
プリチヤージの収束電位に近づくにしたがい、Ｔ
１１のオン抵抗が増加して同電位となりにくい。
このことにより、プリチヤージの電位レベルが、
収束レベルに近づくにしたがいＢとが同電位に
なりずらくなるため、プリチヤージの収束電位レ
ベルに達するまでに多くの時間が費やされるとい
う欠点があつた。
よりメモリセルが非選択状態にあり、Ｂとにメ
モリセル内の情報が出力されていない状態におい
て、プリチヤージ信号線Ｐを高レベル電位とす
る。この状態においては、NMOSトランジスタ
のＴ１２とＴ１３がオン状態となりＢとの電位
レベルは、電源電圧からＴ１２，Ｔ１３の各しき
い値電圧分電圧降下した電位に収束する。同時に
NMOSトランジスタのＴ１１もオン状態となつ
ており、ソースとドレイン間が導通状態で、この
Ｔ１１によりＢとは同電位となる。上記の様な
回路においては、Ｂとを同電位とするＴ１１が
NMOSトランジスタから成るために、Ｂとが
プリチヤージの収束電位に近づくにしたがい、Ｔ
１１のオン抵抗が増加して同電位となりにくい。
このことにより、プリチヤージの電位レベルが、
収束レベルに近づくにしたがいＢとが同電位に
なりずらくなるため、プリチヤージの収束電位レ
ベルに達するまでに多くの時間が費やされるとい
う欠点があつた。
また、Ｔ１１がＰチヤネル型MOS（以後PMOS
と称す）トランジスタでプリチヤージ回路が構成
されている場合においては、Ｂとをプリチヤー
ジ開始時にＴ１１をオン状態にしたとき、Ｂと
のいずれかが低レベル電位にあるため、PMOS
トランジスタのＴ１１のオン抵抗が高く同電位と
なりにくい。このことにより、Ｂとに十分な電
位差がついた状態からプリチヤージを開始すると
き、Ｂとの双方の電位レベルが十分上がるまで
同電位になりにくいため、プリチヤージの収束電
位レベルに達するまでに多くの時間が費やされる
という欠点があつた。
と称す）トランジスタでプリチヤージ回路が構成
されている場合においては、Ｂとをプリチヤー
ジ開始時にＴ１１をオン状態にしたとき、Ｂと
のいずれかが低レベル電位にあるため、PMOS
トランジスタのＴ１１のオン抵抗が高く同電位と
なりにくい。このことにより、Ｂとに十分な電
位差がついた状態からプリチヤージを開始すると
き、Ｂとの双方の電位レベルが十分上がるまで
同電位になりにくいため、プリチヤージの収束電
位レベルに達するまでに多くの時間が費やされる
という欠点があつた。
本発明は上記の様な欠点を解決するもので、そ
の目的とするところは、半導体記憶装置におい
て、プリチヤージを行なう場合、相補な信号線対
の信号線対を同電位化する場合、相補な信号線対
を同電位化するのに必要な時間の短縮をはかるこ
とにある。
の目的とするところは、半導体記憶装置におい
て、プリチヤージを行なう場合、相補な信号線対
の信号線対を同電位化する場合、相補な信号線対
を同電位化するのに必要な時間の短縮をはかるこ
とにある。
本発明の半導体記憶装置は、マトリクス状に配
置された行方向に延在するワード線と、前記メモ
リセルに接続された列方向に延在する相補な関係
にある信号線対とから成る半導体記憶装置におい
て、前記信号線対の第１の信号線に、第１の
NMOSトランジスタのドレイン電極と第２の
NMOSトランジスタのソース電極と第１の
PMOSトランジスタのソース電極を接続し、前
記信号線対の第２の信号線に前記第１のNMOS
トランジスタのソース電極と第３のNMOSトラ
ンジスタのソース電極と前記第１のPMOSトラ
ンジスタのドレイン電極を接続し、前記第２およ
び第３のNMOSトランジスタのドレイン電極を
電源に接続し、前記第１、第２および第３の
NMOSトランジスタのゲート電極にタイミング
信号線が接続し、前記第１のPMOSトランジス
タのゲート電極に前記タイミング信号線とは相補
な関係にあるタイミング信号線に接続して成るこ
とを特徴とする半導体記憶装置。
置された行方向に延在するワード線と、前記メモ
リセルに接続された列方向に延在する相補な関係
にある信号線対とから成る半導体記憶装置におい
て、前記信号線対の第１の信号線に、第１の
NMOSトランジスタのドレイン電極と第２の
NMOSトランジスタのソース電極と第１の
PMOSトランジスタのソース電極を接続し、前
記信号線対の第２の信号線に前記第１のNMOS
トランジスタのソース電極と第３のNMOSトラ
ンジスタのソース電極と前記第１のPMOSトラ
ンジスタのドレイン電極を接続し、前記第２およ
び第３のNMOSトランジスタのドレイン電極を
電源に接続し、前記第１、第２および第３の
NMOSトランジスタのゲート電極にタイミング
信号線が接続し、前記第１のPMOSトランジス
タのゲート電極に前記タイミング信号線とは相補
な関係にあるタイミング信号線に接続して成るこ
とを特徴とする半導体記憶装置。
以下本発明について実施例に基づき詳細に説明
する。第３図は本発明の実施例のビツト線対の同
電位化・プリチヤージ回路であり、第４図はプリ
チヤージ回路が動作するときのビツト線対の電位
変化である。Ｔ２１，Ｔ２２，Ｔ２３はNMOS
トランジスタであり、Ｔ２４はＰチヤネル型
MOSトランジスタであり、Ｔ２１とＴ２４の相
補型MOSトランジスタによりトランスミツシヨ
ンゲートを成し、Ｔ２２およびＴ２３のドレイン
電極が電源に接続され、Ｔ２１のドレイン電極と
Ｔ２２およびＴ２４のソース電極がＢに接続さ
れ、Ｔ２１およびＴ２２のソース電極とＴ２４の
ドレイン電極がに接続されている。Ｐはプリチ
ヤージ信号線であり、はＰとは相補な関係にあ
るプリチヤージ信号線であり、Ｔ２１，Ｔ２２お
よびＴ２３のゲート電極にＰの信号線が共通接続
され、Ｔ２４のゲート電極にの信号線が接続さ
れている。
する。第３図は本発明の実施例のビツト線対の同
電位化・プリチヤージ回路であり、第４図はプリ
チヤージ回路が動作するときのビツト線対の電位
変化である。Ｔ２１，Ｔ２２，Ｔ２３はNMOS
トランジスタであり、Ｔ２４はＰチヤネル型
MOSトランジスタであり、Ｔ２１とＴ２４の相
補型MOSトランジスタによりトランスミツシヨ
ンゲートを成し、Ｔ２２およびＴ２３のドレイン
電極が電源に接続され、Ｔ２１のドレイン電極と
Ｔ２２およびＴ２４のソース電極がＢに接続さ
れ、Ｔ２１およびＴ２２のソース電極とＴ２４の
ドレイン電極がに接続されている。Ｐはプリチ
ヤージ信号線であり、はＰとは相補な関係にあ
るプリチヤージ信号線であり、Ｔ２１，Ｔ２２お
よびＴ２３のゲート電極にＰの信号線が共通接続
され、Ｔ２４のゲート電極にの信号線が接続さ
れている。
本発明の実施例の回路の動作を説明する。
ワード線信号によりメモリセルが非選択状態に
あり、Ｂとにメモリセル内の情報が出力されて
いない状態において、プリチヤージ信号線Ｐを高
レベル電位とすると、Ｔ２２とＴ２３がオン状態
となりＢとは電源電圧からＴ２２，Ｔ２３の各
しきい値電圧分電圧降下した電位に収束する。同
時にＴ２１もオン状態となり、Ｔ２４もの信号
線によりオン状態となつている。上記の様な回路
においては、Ｂとを同電位とする回路が、
NMOSおよびPMOSトランジスタから成るトラ
ンスミツシヨンゲートであるから、プリチヤージ
開始のＢとのいずれかが低レベル電位にあると
きは、トランスミツシヨンゲートのNMOSトラ
ンジスタがオン抵抗が低くビツト線対を同電位と
するのに働き、プリチヤージが進みビツト線対の
電位レベルが上がると、PMOSトランジスタの
オン抵抗が低くなり、ビツト線対を同電位とする
のに働き、プリチヤージの電位レベルを高速に同
電位レベルとする。
あり、Ｂとにメモリセル内の情報が出力されて
いない状態において、プリチヤージ信号線Ｐを高
レベル電位とすると、Ｔ２２とＴ２３がオン状態
となりＢとは電源電圧からＴ２２，Ｔ２３の各
しきい値電圧分電圧降下した電位に収束する。同
時にＴ２１もオン状態となり、Ｔ２４もの信号
線によりオン状態となつている。上記の様な回路
においては、Ｂとを同電位とする回路が、
NMOSおよびPMOSトランジスタから成るトラ
ンスミツシヨンゲートであるから、プリチヤージ
開始のＢとのいずれかが低レベル電位にあると
きは、トランスミツシヨンゲートのNMOSトラ
ンジスタがオン抵抗が低くビツト線対を同電位と
するのに働き、プリチヤージが進みビツト線対の
電位レベルが上がると、PMOSトランジスタの
オン抵抗が低くなり、ビツト線対を同電位とする
のに働き、プリチヤージの電位レベルを高速に同
電位レベルとする。
以上本発明の実施例をビツト線対を用いて説明
してきたが、これに限られることなく、データ線
対、センスアンプ回路入出力線対のプリチヤージ
回路にも同様に応用することができる。
してきたが、これに限られることなく、データ線
対、センスアンプ回路入出力線対のプリチヤージ
回路にも同様に応用することができる。
以上述べたように本発明によれば、MOSトラ
ンジスタでプルアツプされた相補な関係にある信
号線対を相補型MOSトランジスタで構成された
トランスミツシヨンゲートにより同電位とするた
めに、NMOSまたはPMOSトランジスタのみに
よる同電位化回路に比べて信号線対の電位レベル
を高速に同電位にすることができ、同電位化のた
めの時間を高速化することができる。
ンジスタでプルアツプされた相補な関係にある信
号線対を相補型MOSトランジスタで構成された
トランスミツシヨンゲートにより同電位とするた
めに、NMOSまたはPMOSトランジスタのみに
よる同電位化回路に比べて信号線対の電位レベル
を高速に同電位にすることができ、同電位化のた
めの時間を高速化することができる。
半導体記憶装置においては、高速動作が要求さ
れており、データの読み出し時間であるアクセス
時間の短縮が重要視されている。同電位化のため
の時間を短縮することは、そのままこのアクセス
時間を短縮することができるという効果を有す
る。
れており、データの読み出し時間であるアクセス
時間の短縮が重要視されている。同電位化のため
の時間を短縮することは、そのままこのアクセス
時間を短縮することができるという効果を有す
る。
第１図は、従来のビツト線対のプリチヤージ回
路を示す図、第２図は従来のプリチヤージ回路に
よるビツト線対の電位変化を示す図、第３図は本
発明の実施例のビツト線対のプリチヤージ回路を
示す図、第４図は本発明のプリチヤージ回路によ
るビツト線対の電位変化を示す図である。 Ｔ１１，Ｔ１２，Ｔ１３，Ｔ２１，Ｔ２２，Ｔ
２３……Ｎチヤネル型MOSトランジスタ、Ｔ２
４……Ｐチヤネル型MOSトランジスタ、１……
メモリセル、Ｗ……ワード線、Ｂ，……ビツト
線、Ｐ，……プリチヤージ信号線。
路を示す図、第２図は従来のプリチヤージ回路に
よるビツト線対の電位変化を示す図、第３図は本
発明の実施例のビツト線対のプリチヤージ回路を
示す図、第４図は本発明のプリチヤージ回路によ
るビツト線対の電位変化を示す図である。 Ｔ１１，Ｔ１２，Ｔ１３，Ｔ２１，Ｔ２２，Ｔ
２３……Ｎチヤネル型MOSトランジスタ、Ｔ２
４……Ｐチヤネル型MOSトランジスタ、１……
メモリセル、Ｗ……ワード線、Ｂ，……ビツト
線、Ｐ，……プリチヤージ信号線。
Claims (1)
- １ マトリクス状に配置されたメモリセルと、該
メモリセルを選択するワード線と、該ワード線に
より選択された前記メモリセルの情報が伝搬され
る相補な関係にある信号線対とから成る半導体記
憶装置において、前記信号線対間に一導電型トラ
ンジスタと逆導電型トランジスタを並列接続し、
前記信号線対を同電位にするために、前記一導電
型トランジスタと前記逆導電型トランジスタを導
通させてなることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59011693A JPS60154393A (ja) | 1984-01-24 | 1984-01-24 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59011693A JPS60154393A (ja) | 1984-01-24 | 1984-01-24 | 半導体記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6137472A Division JP2525728B2 (ja) | 1994-06-20 | 1994-06-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60154393A JPS60154393A (ja) | 1985-08-14 |
| JPH0544757B2 true JPH0544757B2 (ja) | 1993-07-07 |
Family
ID=11785109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59011693A Granted JPS60154393A (ja) | 1984-01-24 | 1984-01-24 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60154393A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60253093A (ja) * | 1984-05-30 | 1985-12-13 | Fujitsu Ltd | 半導体記憶装置 |
| JPH087998B2 (ja) * | 1985-11-21 | 1996-01-29 | ソニー株式会社 | メモリ−回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53132969A (en) * | 1977-04-25 | 1978-11-20 | Mitsubishi Electric Corp | Selective gate circuit |
| JPS5619587A (en) * | 1979-07-27 | 1981-02-24 | Nec Corp | Memory circuit |
-
1984
- 1984-01-24 JP JP59011693A patent/JPS60154393A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53132969A (en) * | 1977-04-25 | 1978-11-20 | Mitsubishi Electric Corp | Selective gate circuit |
| JPS5619587A (en) * | 1979-07-27 | 1981-02-24 | Nec Corp | Memory circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60154393A (ja) | 1985-08-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |