JP2589515B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2589515B2 JP2589515B2 JP28798687A JP28798687A JP2589515B2 JP 2589515 B2 JP2589515 B2 JP 2589515B2 JP 28798687 A JP28798687 A JP 28798687A JP 28798687 A JP28798687 A JP 28798687A JP 2589515 B2 JP2589515 B2 JP 2589515B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は書込み可能消去不可型FAMOSトランジスタ
の記憶内容を冗長回路用信号として用いた半導体装置に
関し、特にFAMOSトランジスタのゲート電位印加回路を
提供するものである。
の記憶内容を冗長回路用信号として用いた半導体装置に
関し、特にFAMOSトランジスタのゲート電位印加回路を
提供するものである。
第３図は従来の半導体装置で、図において、（１）は
書込み用外部印加電源であり、書込み時は（２）の読出
し用外部印加電源より高い電圧とされ、読出し時は
（２）の読出し電源と等しい電圧とされる。（３）は書
込み，読出し制御信号，（14），（15）はともにＰチャ
ネル型MOSトランジスタで、そのゲート入力は（16）の
インバータによりそれぞれ反転信号が入力される。
（６）はＰチャネル型MOSトランジスタの出力で、書込
み可能消去不可型FAMOSトランジスタ（７）のゲート信
号となっている。（８）（９）は前記FAMOSトランジス
タの書込み制御回路及び読出し制御回路である。（10）
は冗長信号で、前記FAMOSトランジスタの記憶情報によ
り変化する。
書込み用外部印加電源であり、書込み時は（２）の読出
し用外部印加電源より高い電圧とされ、読出し時は
（２）の読出し電源と等しい電圧とされる。（３）は書
込み，読出し制御信号，（14），（15）はともにＰチャ
ネル型MOSトランジスタで、そのゲート入力は（16）の
インバータによりそれぞれ反転信号が入力される。
（６）はＰチャネル型MOSトランジスタの出力で、書込
み可能消去不可型FAMOSトランジスタ（７）のゲート信
号となっている。（８）（９）は前記FAMOSトランジス
タの書込み制御回路及び読出し制御回路である。（10）
は冗長信号で、前記FAMOSトランジスタの記憶情報によ
り変化する。
次に動作について説明する。まずFAMOSトランジスタ
（７）の書込み時は書込み用外部印加電源（１）を書込
み電圧（12.5v程度）にし制御信号（３）を“L"レベル
（たとえば0V）にする。これによりＰ型MOSトランジス
タ（14）が導通し、Ｐ型MOSトランジスタ（15）は非導
通となり出力（６）のレベルは書込み電源と同じレベル
となり、これがFAMOSトランジスタ（７）のゲートに印
加される。また、FAMOSトランジスタ（７）のドレイン
は書込み制御回路（８）により書込み電圧レベル（７〜
8v程度）が供給されている。したがって、FAMOSトラン
ジスタはゲート，ドレインが高圧となり書込みがなされ
フローティングゲートに電荷が蓄積される。次に、読出
し時は書込み外部印加電源（１）を読出し用電源（２）
と同レベル（5v程度）に制御信号（３）を“H"レベル
（例えば5v）にする、これによりＰ型トランジスタ（1
4）は非導通、Ｐ型トランジスタ（15）は導通となり、
出力（６）のレベルは読み出し電源と同レベルとなる。
また、FAMOSトランジスタのドレインは読出し制御回路
（９）に接続されており、FAMOSトランジスタが書込ま
れている時は同トランジスタが非導通となるため、冗長
信号（10）は“H"レベルとなり、書込まれていない時は
導通となるため冗長信号（10）は“L"レベルとなる。第
４図は従来回路のタイミング図で、図中、（11）は書込
み用外部印加電源（１）の電圧を示し、（12）は書込
み，読出し制御信号（３）を示し、（13′）は電圧切換
回路出力（６）を示すものである。第４図に示すよう
に、出力（13′）は書込み時は書込み電源電圧と等しく
なり、読出し時は読出し電源電圧と等しくなる。
（７）の書込み時は書込み用外部印加電源（１）を書込
み電圧（12.5v程度）にし制御信号（３）を“L"レベル
（たとえば0V）にする。これによりＰ型MOSトランジス
タ（14）が導通し、Ｐ型MOSトランジスタ（15）は非導
通となり出力（６）のレベルは書込み電源と同じレベル
となり、これがFAMOSトランジスタ（７）のゲートに印
加される。また、FAMOSトランジスタ（７）のドレイン
は書込み制御回路（８）により書込み電圧レベル（７〜
8v程度）が供給されている。したがって、FAMOSトラン
ジスタはゲート，ドレインが高圧となり書込みがなされ
フローティングゲートに電荷が蓄積される。次に、読出
し時は書込み外部印加電源（１）を読出し用電源（２）
と同レベル（5v程度）に制御信号（３）を“H"レベル
（例えば5v）にする、これによりＰ型トランジスタ（1
4）は非導通、Ｐ型トランジスタ（15）は導通となり、
出力（６）のレベルは読み出し電源と同レベルとなる。
また、FAMOSトランジスタのドレインは読出し制御回路
（９）に接続されており、FAMOSトランジスタが書込ま
れている時は同トランジスタが非導通となるため、冗長
信号（10）は“H"レベルとなり、書込まれていない時は
導通となるため冗長信号（10）は“L"レベルとなる。第
４図は従来回路のタイミング図で、図中、（11）は書込
み用外部印加電源（１）の電圧を示し、（12）は書込
み，読出し制御信号（３）を示し、（13′）は電圧切換
回路出力（６）を示すものである。第４図に示すよう
に、出力（13′）は書込み時は書込み電源電圧と等しく
なり、読出し時は読出し電源電圧と等しくなる。
従来の半導体装置は以上のように構成されており、読
出し時，書込み可能消去不可型FAMOSトランジスタのゲ
ート電位が読出し電源電圧と等しくなるので、書込まれ
た前記FAMOSトランジスタの蓄積電荷が減少した場合、
導通しその冗長信号を反転させてしまうおそれがあり、
上記トランジスタを冗長信号として使用する上で信頼性
上の問題点があった。
出し時，書込み可能消去不可型FAMOSトランジスタのゲ
ート電位が読出し電源電圧と等しくなるので、書込まれ
た前記FAMOSトランジスタの蓄積電荷が減少した場合、
導通しその冗長信号を反転させてしまうおそれがあり、
上記トランジスタを冗長信号として使用する上で信頼性
上の問題点があった。
この発明は上記のような問題点を解消するためになさ
れたもので、前記FAMOSトランジスタの蓄積電荷減少に
対して、冗長信号が反転するまでの時間を増加できる半
導体装置を得ることを目的とする。
れたもので、前記FAMOSトランジスタの蓄積電荷減少に
対して、冗長信号が反転するまでの時間を増加できる半
導体装置を得ることを目的とする。
この発明による半導体装置は書込み可能消去不可型FA
MOSトランジスタのゲート電位を書込み時は外部印加書
込み電圧と等しく、読出し時は外部印加読出し電圧より
一定電位だけ低くするために、ゲート電位を印加する電
源切換回路を１組のＰチャネル型,Nチャネル型MOSトラ
ンジスタで構成したものである。
MOSトランジスタのゲート電位を書込み時は外部印加書
込み電圧と等しく、読出し時は外部印加読出し電圧より
一定電位だけ低くするために、ゲート電位を印加する電
源切換回路を１組のＰチャネル型,Nチャネル型MOSトラ
ンジスタで構成したものである。
この発明の電源切換回路におけるＰチャネル型MOSト
ランジスタは前記FAMOSトランジスタ書込み時に導通
し、そのゲート電位を書込み電圧とする。また、Ｎチャ
ネル型MOSトランジスタは前記FAMOSトランジスタ読出し
時に導通し、そのゲート電位を外部印加読出し電圧より
一定電位だけ低くする。
ランジスタは前記FAMOSトランジスタ書込み時に導通
し、そのゲート電位を書込み電圧とする。また、Ｎチャ
ネル型MOSトランジスタは前記FAMOSトランジスタ読出し
時に導通し、そのゲート電位を外部印加読出し電圧より
一定電位だけ低くする。
以下、この発明の一実施例を図について説明する。第
１図において、（１）は書込み用外部印加電源で、書込
み時は読出し用外部印加電源（２）より高い電圧とさ
れ、読出し時は読出し用外部印加電源（２）と等しい電
圧とされる。（３）は書込み，読出し制御信号、（４）
はＰチャネル型MOSトランジスタ、（５）はＮチャネル
型MOSトランジスタである。前記両トランジスタ（４）
（５）のゲートはそれぞれ接続されており、そのゲート
入力は制御信号（３）である。また、Ｐ型トランジスタ
（４）のドレインとＮ型トランジスタ（５）のソースは
接続され出力となっており、その出力（６）は書込み可
能消去不可型FAMOSトランジスタ（７）のゲート信号と
なっている。（８），（９）はFAMOSトランジスタ
（７）の書込み制御回路及び読出し制御回路、（10）は
FAMOSトランジスタ（７）の記憶情報により変化する冗
長信号である。また、第２図はタイミング図で、図中、
（11）は書込み用外部印加電源（１）の電圧波形を示
し、（12）は書込み，読出し制御信号（３）の波形を示
し、（13）は電圧切換回路出力（６）の波形を示すもの
である。
１図において、（１）は書込み用外部印加電源で、書込
み時は読出し用外部印加電源（２）より高い電圧とさ
れ、読出し時は読出し用外部印加電源（２）と等しい電
圧とされる。（３）は書込み，読出し制御信号、（４）
はＰチャネル型MOSトランジスタ、（５）はＮチャネル
型MOSトランジスタである。前記両トランジスタ（４）
（５）のゲートはそれぞれ接続されており、そのゲート
入力は制御信号（３）である。また、Ｐ型トランジスタ
（４）のドレインとＮ型トランジスタ（５）のソースは
接続され出力となっており、その出力（６）は書込み可
能消去不可型FAMOSトランジスタ（７）のゲート信号と
なっている。（８），（９）はFAMOSトランジスタ
（７）の書込み制御回路及び読出し制御回路、（10）は
FAMOSトランジスタ（７）の記憶情報により変化する冗
長信号である。また、第２図はタイミング図で、図中、
（11）は書込み用外部印加電源（１）の電圧波形を示
し、（12）は書込み，読出し制御信号（３）の波形を示
し、（13）は電圧切換回路出力（６）の波形を示すもの
である。
次に動作について説明する。まずFAMOSトランジスタ
（７）の書込み時は書込み用外部印加電源（１）を書込
み電圧（12.5v程度）にし書込み，読出し制御信号
（３）を“L"レベル（例えば0v）にする。これによりＰ
型MOSトランジスタ（４）が導通し、Ｎ型MOSトランジス
タ（５）は非導通となり、出力（６）のレベルは従来例
と同様に書込み用外部印加電源（１）と同じレベルとな
り、これがFAMOSトランジスタ（７）のゲートに印加さ
れる。また、FAMOSトランジスタ（７）のドレインは書
込み制御回路（８）により書込み電圧レベル（７〜8v程
度）が供給されている。したがって、FAMOSトランジス
タはゲート及びドレインが高圧となり書込みがなされ
る。次に、読出し時は書込み用外部印加電源（１）を読
出し用外部印加電源（２）と同レベル（5v程度）にし、
制御信号（３）を“H"レベル（例えば5v）にする、これ
によりＰ型MOSトランジスタ（４）は非導通、Ｎ型MOSト
ランジスタ（５）は導通となるが、そのドレイン，ゲー
ト電位は同レベルであるので、ソース出力電位はゲート
電位より同トランジスタのしきい値電圧分（VthN:約0.7
v）だけ低い電圧となる。したがって、読出し時FAMOSト
ランジスタ（７）のゲート電位は読出し用外部電源
（２）の電圧よりＮ型MOSトランジスタ（５）のしきい
値電圧分だけ低いレベル（4.3v程度）となる。また、FA
MOSトランジスタ（７）のドレインは読出し制御回路
（９）に接続されており、従来例と同様に前記FAMOSト
ランジスタ（７）が書込まれている時は読出し用ゲート
電位印加時非導通となり冗長信号（10）は“H"レベルと
なる。また、書込まれていない時は同FAMOSトランジス
タ（７）のしきい値は1v程度であるので、ゲート電位が
しきい値電圧分低下しても十分導通しており、冗長信号
は“L"レベルとなるものである。
（７）の書込み時は書込み用外部印加電源（１）を書込
み電圧（12.5v程度）にし書込み，読出し制御信号
（３）を“L"レベル（例えば0v）にする。これによりＰ
型MOSトランジスタ（４）が導通し、Ｎ型MOSトランジス
タ（５）は非導通となり、出力（６）のレベルは従来例
と同様に書込み用外部印加電源（１）と同じレベルとな
り、これがFAMOSトランジスタ（７）のゲートに印加さ
れる。また、FAMOSトランジスタ（７）のドレインは書
込み制御回路（８）により書込み電圧レベル（７〜8v程
度）が供給されている。したがって、FAMOSトランジス
タはゲート及びドレインが高圧となり書込みがなされ
る。次に、読出し時は書込み用外部印加電源（１）を読
出し用外部印加電源（２）と同レベル（5v程度）にし、
制御信号（３）を“H"レベル（例えば5v）にする、これ
によりＰ型MOSトランジスタ（４）は非導通、Ｎ型MOSト
ランジスタ（５）は導通となるが、そのドレイン，ゲー
ト電位は同レベルであるので、ソース出力電位はゲート
電位より同トランジスタのしきい値電圧分（VthN:約0.7
v）だけ低い電圧となる。したがって、読出し時FAMOSト
ランジスタ（７）のゲート電位は読出し用外部電源
（２）の電圧よりＮ型MOSトランジスタ（５）のしきい
値電圧分だけ低いレベル（4.3v程度）となる。また、FA
MOSトランジスタ（７）のドレインは読出し制御回路
（９）に接続されており、従来例と同様に前記FAMOSト
ランジスタ（７）が書込まれている時は読出し用ゲート
電位印加時非導通となり冗長信号（10）は“H"レベルと
なる。また、書込まれていない時は同FAMOSトランジス
タ（７）のしきい値は1v程度であるので、ゲート電位が
しきい値電圧分低下しても十分導通しており、冗長信号
は“L"レベルとなるものである。
以上のようにこの発明によれば、書込み可能消去不可
型FAMOSトランジスタのゲート電位を書込み時は外部印
加書込電圧と等しくし、読出し時は外部印加読出し電圧
より一定電位だけ低くしたので、書込み時は十分な書込
み効率が得られさらに、読出し時は書込まれたFAMOSト
ランジスタの蓄積電荷が時間とともに減少し、しきい値
電圧が低下してきても、ゲート電位も低くなっているの
でその分だけ冗長信号が反転するまでの時間的増加が得
られる。したがって、冗長回路の安定動作が可能とな
る。また、プロセス的には何ら変更を必要とせず、その
効果は極めて大である。
型FAMOSトランジスタのゲート電位を書込み時は外部印
加書込電圧と等しくし、読出し時は外部印加読出し電圧
より一定電位だけ低くしたので、書込み時は十分な書込
み効率が得られさらに、読出し時は書込まれたFAMOSト
ランジスタの蓄積電荷が時間とともに減少し、しきい値
電圧が低下してきても、ゲート電位も低くなっているの
でその分だけ冗長信号が反転するまでの時間的増加が得
られる。したがって、冗長回路の安定動作が可能とな
る。また、プロセス的には何ら変更を必要とせず、その
効果は極めて大である。
第１図はこの発明の半導体装置の回路図、第２図はこの
発明の半導体装置のタイミング波形図、第３図は従来の
半導体装置の回路図、第４図は第３図のタイミング波形
図を示す。 図において、（１）は書込み用外部印加電源、（２）は
読出し用外部印加電源、（３）は書込み，読出し制御信
号、（４）はＰチャネル型MOSトランジスタ、（５）は
Ｎチャネル型MOSトランジスタ、（６）は電圧切換回路
出力、（７）は書込み可能消去不可型FAMOSトランジス
タ、（８）は書込み制御回路、（９）は読出し制御回
路、（10）は冗長信号である。 なお、図中、同一符号は同一、又は相当部分を示す。
発明の半導体装置のタイミング波形図、第３図は従来の
半導体装置の回路図、第４図は第３図のタイミング波形
図を示す。 図において、（１）は書込み用外部印加電源、（２）は
読出し用外部印加電源、（３）は書込み，読出し制御信
号、（４）はＰチャネル型MOSトランジスタ、（５）は
Ｎチャネル型MOSトランジスタ、（６）は電圧切換回路
出力、（７）は書込み可能消去不可型FAMOSトランジス
タ、（８）は書込み制御回路、（９）は読出し制御回
路、（10）は冗長信号である。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【請求項１】一度データを書込むと紫外線照射してもデ
ータの消去ができない書込み可能消去不可型FAMOSトラ
ンジスタと、 前記トランジスタの読出／書込回路と、 書込用外部印加電源と、読出用外部印加電源とに接続さ
れ、前記トランジスタの書込時は前記書込用外部印加電
源の外部印加書込電圧と等しく、読出時は、前記読出用
外部印加電源の外部印加読出電圧より一定電位だけ低い
出力を前記トランジスタのゲートに印加する、ゲート電
位印加回路とを備え、 前記ゲート電位印加回路は、前記書込用外部印加電源に
接続されるソースと、前記ゲート電位印加回路の出力と
なるドレインと、ゲートとを有するＰチャネル型MOSト
ランジスタ、ならびに、前記読出用外部印加電源に接続
されるドレインと、前記Ｐチャネル型MOSトランジスタ
のドレインに接続されるソースと、前記Ｐチャネル型MO
Sトランジスタのゲートに接続されるゲートとを有す
る、Ｎチャネル型MOSトランジスタからなるCMOS型電源
切換回路を含む、半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28798687A JP2589515B2 (ja) | 1987-11-12 | 1987-11-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28798687A JP2589515B2 (ja) | 1987-11-12 | 1987-11-12 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01128445A JPH01128445A (ja) | 1989-05-22 |
| JP2589515B2 true JP2589515B2 (ja) | 1997-03-12 |
Family
ID=17724315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28798687A Expired - Lifetime JP2589515B2 (ja) | 1987-11-12 | 1987-11-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2589515B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5936393A (ja) * | 1982-08-20 | 1984-02-28 | Mitsubishi Electric Corp | 不揮発性半導体メモリ装置 |
-
1987
- 1987-11-12 JP JP28798687A patent/JP2589515B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01128445A (ja) | 1989-05-22 |
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