JPH06302197A - シリアル情報処理するためのｍｏｓメモリ - Google Patents
シリアル情報処理するためのｍｏｓメモリInfo
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- JPH06302197A JPH06302197A JP4629694A JP4629694A JPH06302197A JP H06302197 A JPH06302197 A JP H06302197A JP 4629694 A JP4629694 A JP 4629694A JP 4629694 A JP4629694 A JP 4629694A JP H06302197 A JPH06302197 A JP H06302197A
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- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
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- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
- H03K3/356147—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates
- H03K3/356156—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates with synchronous operation
Abstract
(57)【要約】
【構成】 本発明は，シリアル情報処理するためのＭＯ
Ｓメモリ，特に，フローテイングゲートトランジスタを
有するＥＥＰＲＯＭセルを備えたシフトレジスタ段に関
する。先行技術では，メモリのすべてのフローテイング
ゲートトランジスタのゲート電極が同じ電位にしてあ
る．その結果，完全プログラミングのために２つのプロ
グラミングサイクルを実行しなければならず，このこと
が高い消費電力をもたらす．本発明によれば，フローテ
イングゲートトランジスタのドレイン電極がインバータ
段を介してそのゲート電極と接続されている。 【効果】 総プログラミング時間が，従つて総プログラ
ミング電流も，先行技術に比べて半分に減少する．
Ｓメモリ，特に，フローテイングゲートトランジスタを
有するＥＥＰＲＯＭセルを備えたシフトレジスタ段に関
する。先行技術では，メモリのすべてのフローテイング
ゲートトランジスタのゲート電極が同じ電位にしてあ
る．その結果，完全プログラミングのために２つのプロ
グラミングサイクルを実行しなければならず，このこと
が高い消費電力をもたらす．本発明によれば，フローテ
イングゲートトランジスタのドレイン電極がインバータ
段を介してそのゲート電極と接続されている。 【効果】 総プログラミング時間が，従つて総プログラ
ミング電流も，先行技術に比べて半分に減少する．
Description
【０００１】
【産業上の利用分野】本発明は，請求項１の前提部分に
記載した，シリアル情報処理するためのＭＯＳメモリに
関する。
記載した，シリアル情報処理するためのＭＯＳメモリに
関する。
【０００２】
【従来の技術】図１は，シリアル情報処理するための，
このような公知のＭＯＳメモリを示しており，これは，
ＥＥＰＲＯＭセルを介して情報を読み込むことのできる
シフトレジスタである。このシフトレジスタは，知られ
ているように，２つの転送素子ＴＧ１，ＴＧ２と２つの
インバータ段ＩＮＶ１，ＩＮＶ２とからなり，図１によ
ればこれらが直列に接続されており，第１転送素子ＴＧ
１の入力端ＩＮがデータ入力端，第２インバータ段ＩＮ
Ｖ２の出力端ＯＵＴがデータ出力端となつている。更に
別の転送素子ＴＧ３が，データ出力端を，第１転送素子
ＴＧ１と第１インバータ段ＩＮＶ１とを接続する回路接
続点Ｋ１に帰還するのに役立つ．これにより，この回路
接続点Ｋ１にクロツクインされ又は読み込まれたデータ
が保持される。転送素子ＴＧ１〜ＴＧ３はＣＭＯＳ転送
ゲートとして構成され，インバータ段ＩＮＶ１，ＩＮＶ
２は周知の如くにＣＭＯＳインバータとして構成されて
いる。第１，第２転送ゲートＴＧ１，ＴＧ２はクロツク
信号ＣＬＯＣＫ，ＣＬＯＣＫＢによつて逆方向に駆動さ
れ，第３転送ゲートＴＧ３はクロツク信号ＨＯＬＤ，Ｈ
ＯＬＤＢによつて駆動される．
このような公知のＭＯＳメモリを示しており，これは，
ＥＥＰＲＯＭセルを介して情報を読み込むことのできる
シフトレジスタである。このシフトレジスタは，知られ
ているように，２つの転送素子ＴＧ１，ＴＧ２と２つの
インバータ段ＩＮＶ１，ＩＮＶ２とからなり，図１によ
ればこれらが直列に接続されており，第１転送素子ＴＧ
１の入力端ＩＮがデータ入力端，第２インバータ段ＩＮ
Ｖ２の出力端ＯＵＴがデータ出力端となつている。更に
別の転送素子ＴＧ３が，データ出力端を，第１転送素子
ＴＧ１と第１インバータ段ＩＮＶ１とを接続する回路接
続点Ｋ１に帰還するのに役立つ．これにより，この回路
接続点Ｋ１にクロツクインされ又は読み込まれたデータ
が保持される。転送素子ＴＧ１〜ＴＧ３はＣＭＯＳ転送
ゲートとして構成され，インバータ段ＩＮＶ１，ＩＮＶ
２は周知の如くにＣＭＯＳインバータとして構成されて
いる。第１，第２転送ゲートＴＧ１，ＴＧ２はクロツク
信号ＣＬＯＣＫ，ＣＬＯＣＫＢによつて逆方向に駆動さ
れ，第３転送ゲートＴＧ３はクロツク信号ＨＯＬＤ，Ｈ
ＯＬＤＢによつて駆動される．
【０００３】回路接続点Ｋ１がＥＥＰＲＯＭセルと接続
されており，このセルはｎチヤネルフローテイングゲー
トトランジスタＥＥ１と付属のｎチヤネルＲＥＡＤトラ
ンジスタＮ１とで構成されている．更に，この回路接続
点Ｋ１はｐチヤネルトランジスタＰ１を介して基準電位
ＶＤＤに接続されている．動作電圧源ＶＳＳは，ＲＥＡ
ＤトランジスタＮ１のソース端子及び基板端子，フロー
テイングゲートトランジスタＥＥ１の基板端子にも，転
送ゲートＴＧ１〜ＴＧ３及びインバータ段ＩＮＶ１，Ｉ
ＮＶ２にも，給電する．ＲＥＡＤトランジスタＮ１のゲ
ート電極もフローテイングゲートトランジスタＥＥ１の
ゲート電極も引き出されており，ＥＥＰＲＯＭセルから
情報を続み出すためにこのＲＥＡＤトランジスタＮ１の
ゲート電極にＲＥＡＤ信号が送られる．
されており，このセルはｎチヤネルフローテイングゲー
トトランジスタＥＥ１と付属のｎチヤネルＲＥＡＤトラ
ンジスタＮ１とで構成されている．更に，この回路接続
点Ｋ１はｐチヤネルトランジスタＰ１を介して基準電位
ＶＤＤに接続されている．動作電圧源ＶＳＳは，ＲＥＡ
ＤトランジスタＮ１のソース端子及び基板端子，フロー
テイングゲートトランジスタＥＥ１の基板端子にも，転
送ゲートＴＧ１〜ＴＧ３及びインバータ段ＩＮＶ１，Ｉ
ＮＶ２にも，給電する．ＲＥＡＤトランジスタＮ１のゲ
ート電極もフローテイングゲートトランジスタＥＥ１の
ゲート電極も引き出されており，ＥＥＰＲＯＭセルから
情報を続み出すためにこのＲＥＡＤトランジスタＮ１の
ゲート電極にＲＥＡＤ信号が送られる．
【０００４】図１に示すＥＥＰＲＯＭセルを備えたシフ
トレジスタ段は，ｎ個のセルを備え，データがシフトレ
ジスタにシリアルに入力されるようになつたシフトレジ
スタを構成するために使用することができる．ＥＥＰＲ
ＯＭセル用にプログラミング電圧を発生するために，集
積回路（ＩＣ）上でシフトレジスタと一体にされたＨＶ
（高電圧）発生器が設けられている．このプログラミン
グ電圧が制御入力端を介してＥＥＰＲＯＭセルに供給さ
れる。たもないとこのセルは論理レベルを通す．
トレジスタ段は，ｎ個のセルを備え，データがシフトレ
ジスタにシリアルに入力されるようになつたシフトレジ
スタを構成するために使用することができる．ＥＥＰＲ
ＯＭセル用にプログラミング電圧を発生するために，集
積回路（ＩＣ）上でシフトレジスタと一体にされたＨＶ
（高電圧）発生器が設けられている．このプログラミン
グ電圧が制御入力端を介してＥＥＰＲＯＭセルに供給さ
れる。たもないとこのセルは論理レベルを通す．
【０００５】こうしたシフトレジスタの機能様式，つま
りＥＥＰＲＯＭセルからシフトレジスタ段へのデータ読
出しを，図２の可能な読出し図式に関連して，図１に基
づいて以下に説明する．その際，読出し過程はそこに示
された内部クロツクＣＬＫで行われ，システムクロツク
ＣＬＯＣＫ又はＣＬＯＣＫＢは論理″０″又は論理″
１″であり，従つて転送ゲートＴＧ１は全読出し過程の
間遮断されたままである．動作時，図１に示すこの回路
は０／−５Ｖの論理レベルで作動し，その際，値０Ｖが
論理″１″（Ｈレベル），値−５Ｖが論理″０″（Ｌレ
ベル）である．ＥＥＰＲＯＭセルから情報を読み出すた
めに，まず，図２に示すＳＥＴ信号がセツトされ，この
信号がトランジスタＰ１を導通とし，その結果，回路接
続点Ｋ１が論理レベル″１″となる．次に，読出し基準
電流を発生するためにｐチヤネルトランジスタＰ１がＳ
ＥＴ信号の中間レベル（図２には図示せず）で導通とさ
れる．次に，ＲＥＡＤパルスがＲＥＡＤトランジスタＮ
１を導通とする．フローテイングゲートトランジスタＥ
Ｅ１が論理″１″でプログラミング（つまり，正のしき
い値電圧に相当）してあるか，又は論理″０″でプログ
ラミング（負のしきい値電圧に相当）してあるかに応じ
て，このフローテイングゲートトランジスタＥＥ１は遮
断され又は導通となる．このフローテイングゲートトラ
ンジスタＥＥ１が遮断されたままであると，回路接続点
Ｋ１は論理″１″のレベルに留まり，別の場合，つまり
フローテイングゲートトランジスタＥＥ１が導通である
と，回路接続点Ｋ１は動作電圧ＶＳＳのレベル，つまり
論理″０″のレベルに引かれる。次に，回路接続点Ｋ１
で読み出される論理レベルは，ＨＯＬＤ信号又はＨＯＬ
ＤＢ信号によつて，転送ゲートＴＧ３を手段として再び
回路接続点Ｋ１に帰還され，こうして情報がシフトレジ
スタに記憶される。
りＥＥＰＲＯＭセルからシフトレジスタ段へのデータ読
出しを，図２の可能な読出し図式に関連して，図１に基
づいて以下に説明する．その際，読出し過程はそこに示
された内部クロツクＣＬＫで行われ，システムクロツク
ＣＬＯＣＫ又はＣＬＯＣＫＢは論理″０″又は論理″
１″であり，従つて転送ゲートＴＧ１は全読出し過程の
間遮断されたままである．動作時，図１に示すこの回路
は０／−５Ｖの論理レベルで作動し，その際，値０Ｖが
論理″１″（Ｈレベル），値−５Ｖが論理″０″（Ｌレ
ベル）である．ＥＥＰＲＯＭセルから情報を読み出すた
めに，まず，図２に示すＳＥＴ信号がセツトされ，この
信号がトランジスタＰ１を導通とし，その結果，回路接
続点Ｋ１が論理レベル″１″となる．次に，読出し基準
電流を発生するためにｐチヤネルトランジスタＰ１がＳ
ＥＴ信号の中間レベル（図２には図示せず）で導通とさ
れる．次に，ＲＥＡＤパルスがＲＥＡＤトランジスタＮ
１を導通とする．フローテイングゲートトランジスタＥ
Ｅ１が論理″１″でプログラミング（つまり，正のしき
い値電圧に相当）してあるか，又は論理″０″でプログ
ラミング（負のしきい値電圧に相当）してあるかに応じ
て，このフローテイングゲートトランジスタＥＥ１は遮
断され又は導通となる．このフローテイングゲートトラ
ンジスタＥＥ１が遮断されたままであると，回路接続点
Ｋ１は論理″１″のレベルに留まり，別の場合，つまり
フローテイングゲートトランジスタＥＥ１が導通である
と，回路接続点Ｋ１は動作電圧ＶＳＳのレベル，つまり
論理″０″のレベルに引かれる。次に，回路接続点Ｋ１
で読み出される論理レベルは，ＨＯＬＤ信号又はＨＯＬ
ＤＢ信号によつて，転送ゲートＴＧ３を手段として再び
回路接続点Ｋ１に帰還され，こうして情報がシフトレジ
スタに記憶される。
【０００６】こうしたシフトレジスタセルの全ＥＥＰＲ
ＯＭゲート電極が同じ電位であるので，完全なプログラ
ミングのために２つのプログラミングサイクルが必要で
ある。第１プログラミングサイクルでは，ＥＥＰＲＯＭ
ゲート電極がすべて論理″１″のレベル，つまり０Ｖと
され，同時に，入力電圧ＶＳＳは，ＨＶ発生器で発生さ
れた−１８Ｖのプログラミング電圧に引かれる。その結
果，そのドレインが−１８Ｖとなつているフローテイン
グゲートトランジスタＥＥ１はすべて書き込まれ，つま
り論理″１″でプログラミングされる。第２プログラミ
ングサイクルでは，すべてのＥＥＰＲＯＭゲート電極に
−１８Ｖのプログラミング電圧が供給される。いまや，
そのドレイン電極が論理″１″のレベル，つまり０Ｖと
なつているフローテイングゲートトランジスタはすべて
消去される。
ＯＭゲート電極が同じ電位であるので，完全なプログラ
ミングのために２つのプログラミングサイクルが必要で
ある。第１プログラミングサイクルでは，ＥＥＰＲＯＭ
ゲート電極がすべて論理″１″のレベル，つまり０Ｖと
され，同時に，入力電圧ＶＳＳは，ＨＶ発生器で発生さ
れた−１８Ｖのプログラミング電圧に引かれる。その結
果，そのドレインが−１８Ｖとなつているフローテイン
グゲートトランジスタＥＥ１はすべて書き込まれ，つま
り論理″１″でプログラミングされる。第２プログラミ
ングサイクルでは，すべてのＥＥＰＲＯＭゲート電極に
−１８Ｖのプログラミング電圧が供給される。いまや，
そのドレイン電極が論理″１″のレベル，つまり０Ｖと
なつているフローテイングゲートトランジスタはすべて
消去される。
【０００７】動作電圧源から僅かな消費電力のみ許容さ
れる用途もある。例えば，場合によつては予め太陽電池
からのみ充電することができるような外部容量を，この
ようなＥＥＰＲＯＭ−ＩＣ用の動作電圧源として利用す
ることができる。
れる用途もある。例えば，場合によつては予め太陽電池
からのみ充電することができるような外部容量を，この
ようなＥＥＰＲＯＭ−ＩＣ用の動作電圧源として利用す
ることができる。
【０００８】消費電力は，なかんずく，プログラミング
時間とプログラミング用に必要な電流とに依存する。特
に，すべてのＥＥＰＲＯＭセルのプログラミングのため
に復数のプログラミングステツプが必要であるとき，所
要の電荷量が増加する。
時間とプログラミング用に必要な電流とに依存する。特
に，すべてのＥＥＰＲＯＭセルのプログラミングのため
に復数のプログラミングステツプが必要であるとき，所
要の電荷量が増加する。
【０００９】
【発明が解決しようとする課題】本発明の課題は，単一
のサイクルでプログラミングを可能とする，最初に述べ
られた種類のＭＯＳメモリを示すことである。
のサイクルでプログラミングを可能とする，最初に述べ
られた種類のＭＯＳメモリを示すことである。
【００１０】
【課題を解決するための手段】この課題は，請求項１に
明示された特徴によつて解決される。それによれば，Ｅ
ＥＰＲＯＭセルのフローテイングゲートトランジスタの
ゲート電極が第１インバータ段の出力端に接続される。
これにより，フローテイングゲートトランジスタのドレ
イン電極に印加される論理レベルは反転されてそのゲー
ト電極に送られる。こうして，単一のプログラミングサ
イクルの間に，そのドレイン電極が事前のクロツクイン
後に論理″０″のレベルとされたＥＥＰＲＯＭセルが同
時に書き込まれる一方，そのドレイン電極が論理″１″
のレベルとなつたＥＥＰＲＯＭセルは消去される。本発
明によるこのＭＯＳメモリは，先行技術と比較して，総
プログラミング時間も総プログラミング電流も半分に減
らす。
明示された特徴によつて解決される。それによれば，Ｅ
ＥＰＲＯＭセルのフローテイングゲートトランジスタの
ゲート電極が第１インバータ段の出力端に接続される。
これにより，フローテイングゲートトランジスタのドレ
イン電極に印加される論理レベルは反転されてそのゲー
ト電極に送られる。こうして，単一のプログラミングサ
イクルの間に，そのドレイン電極が事前のクロツクイン
後に論理″０″のレベルとされたＥＥＰＲＯＭセルが同
時に書き込まれる一方，そのドレイン電極が論理″１″
のレベルとなつたＥＥＰＲＯＭセルは消去される。本発
明によるこのＭＯＳメモリは，先行技術と比較して，総
プログラミング時間も総プログラミング電流も半分に減
らす。
【００１１】本発明によるＭＯＳメモリの有利な１展開
では，第１，第２電源電圧が設けられており，第１電源
電圧が，一方でＲＥＡＤトランジスタのソース端子及び
基板端子に，他方でＥＥＰＲＯＭセルのフローテイング
ゲートトランジスタの基板端子に印加されており，第２
電源部分電圧が転送ゲートにも両インバータ段にも給電
される。これにより，フローテイングゲートトランジス
タのゲート電極とソース電極との間で可変電圧差を印加
することができ，しきい値シフトの特定値を，従つて所
定のデータ保持期間を保証するために，ＥＥＰＲＯＭセ
ルのしきい値電圧のシフト測定が可能となる。
では，第１，第２電源電圧が設けられており，第１電源
電圧が，一方でＲＥＡＤトランジスタのソース端子及び
基板端子に，他方でＥＥＰＲＯＭセルのフローテイング
ゲートトランジスタの基板端子に印加されており，第２
電源部分電圧が転送ゲートにも両インバータ段にも給電
される。これにより，フローテイングゲートトランジス
タのゲート電極とソース電極との間で可変電圧差を印加
することができ，しきい値シフトの特定値を，従つて所
定のデータ保持期間を保証するために，ＥＥＰＲＯＭセ
ルのしきい値電圧のシフト測定が可能となる。
【００１２】更に，本発明の好ましい実施態様によれ
ば，読出し基準電流を発生するために，第３転送素子
の，ＨＯＬＤＢ信号を変換するｐ−ＭＯＳトランジスタ
を利用することができる。このことの利点として，３ク
ロツクの間に，ＨＯＬＤＢ信号を発生するために１つの
最小電流の直流路が必要となるだけである。さもない
と，読出しの間にＥＥＰＲＯＭ−ＩＣ全体で再充電過程
が起きるだけである。
ば，読出し基準電流を発生するために，第３転送素子
の，ＨＯＬＤＢ信号を変換するｐ−ＭＯＳトランジスタ
を利用することができる。このことの利点として，３ク
ロツクの間に，ＨＯＬＤＢ信号を発生するために１つの
最小電流の直流路が必要となるだけである。さもない
と，読出しの間にＥＥＰＲＯＭ−ＩＣ全体で再充電過程
が起きるだけである。
【００１３】最後に，本発明によるＭＯＳメモリの別の
有利な１展開では，ｎ個のセルを備え，ｎ番目のセルが
インバータ段を介して第１セルに帰還されているシフト
レジスタを構成するために，このメモリを使用すること
ができる。このことから，有利なことに，待機モードの
とき，書き込まれたすべてのＥＥＰＲＯＭセルが外部で
更に弱く書き込まれ，消去されたすべてのＥＥＰＲＯＭ
セルが外部で更に弱く消去されるようになる。この措置
で，ＥＥＰＲＯＭセルのデータ保持の問題が解決され
る。
有利な１展開では，ｎ個のセルを備え，ｎ番目のセルが
インバータ段を介して第１セルに帰還されているシフト
レジスタを構成するために，このメモリを使用すること
ができる。このことから，有利なことに，待機モードの
とき，書き込まれたすべてのＥＥＰＲＯＭセルが外部で
更に弱く書き込まれ，消去されたすべてのＥＥＰＲＯＭ
セルが外部で更に弱く消去されるようになる。この措置
で，ＥＥＰＲＯＭセルのデータ保持の問題が解決され
る。
【００１４】
【実施例】図に関連して，実施例に基づいて，本発明を
以下に説明する。
以下に説明する。
【００１５】図中，機能上対応する部品には同じ符号が
つけられている。
つけられている。
【００１６】図３に示す本発明による回路は，フローテ
イングゲートトランジスタＥＥ２のゲート電極が第１イ
ンバータ段ＩＮＶ１の出力端と接続されている点で，図
１に示す公知の回路と相違しているにすぎない。それ
故，以下の説明は，この違いに基づく機能的帰結にのみ
関係する。このインバータ段ＩＮＶ１によつて，フロー
テイングゲートトランジスタＥＥ１のドレイン電極に印
加される論理レベルは反転されてフローテイングゲート
トランジスタＥＥ１のゲート電極に送られる。ＥＥＰＲ
ＯＭセルを書き込むために，論理″０″のレベルは−１
８Ｖのプログラミング電圧値に引かれる。回路接続点Ｋ
１，つまりフローテイングゲートトランジスタＥＥ１の
ドレイン電極がプログラミング電圧のこのレベルにある
と，このゲート電極には論理″１″のレベル，つまり０
Ｖが印加される。他方，回路接続点Ｋ１，つまりドレイ
ン電極が，論理″１″のレベル，つまり０Ｖであると，
そのゲート電極には−１８Ｖのプログラミング電圧レベ
ルが供給される。しかし，これは，ＥＥＰＲＯＭセルが
消去されることを意味する。こうして，単一のプログラ
ミングサイクルの間に，そのドレイン電極が事前のクロ
ツクイン後に論理″０″のレベルとされたＥＥＰＲＯＭ
セルが同時に書き込まれる一方，そのドレイン電極が論
理″１″のレベルとなつたＥＥＰＲＯＭセルは消去され
る。これにより，総プログラミング時間も所要の総プロ
グラミング電流も，図１に示す先下技術と比較して半分
に減少する。この回路では，読出し基準電流は，図１に
示す回路の場合のようにトランジスタＰ１によつて発生
されるのでなく，転送ゲートＴＧ３のｐチヤネルトラン
ジスタで発生され，このために，このトランジスタは図
２に示す中間レベルを有するＨＯＬＤＢ信号で駆動され
る。
イングゲートトランジスタＥＥ２のゲート電極が第１イ
ンバータ段ＩＮＶ１の出力端と接続されている点で，図
１に示す公知の回路と相違しているにすぎない。それ
故，以下の説明は，この違いに基づく機能的帰結にのみ
関係する。このインバータ段ＩＮＶ１によつて，フロー
テイングゲートトランジスタＥＥ１のドレイン電極に印
加される論理レベルは反転されてフローテイングゲート
トランジスタＥＥ１のゲート電極に送られる。ＥＥＰＲ
ＯＭセルを書き込むために，論理″０″のレベルは−１
８Ｖのプログラミング電圧値に引かれる。回路接続点Ｋ
１，つまりフローテイングゲートトランジスタＥＥ１の
ドレイン電極がプログラミング電圧のこのレベルにある
と，このゲート電極には論理″１″のレベル，つまり０
Ｖが印加される。他方，回路接続点Ｋ１，つまりドレイ
ン電極が，論理″１″のレベル，つまり０Ｖであると，
そのゲート電極には−１８Ｖのプログラミング電圧レベ
ルが供給される。しかし，これは，ＥＥＰＲＯＭセルが
消去されることを意味する。こうして，単一のプログラ
ミングサイクルの間に，そのドレイン電極が事前のクロ
ツクイン後に論理″０″のレベルとされたＥＥＰＲＯＭ
セルが同時に書き込まれる一方，そのドレイン電極が論
理″１″のレベルとなつたＥＥＰＲＯＭセルは消去され
る。これにより，総プログラミング時間も所要の総プロ
グラミング電流も，図１に示す先下技術と比較して半分
に減少する。この回路では，読出し基準電流は，図１に
示す回路の場合のようにトランジスタＰ１によつて発生
されるのでなく，転送ゲートＴＧ３のｐチヤネルトラン
ジスタで発生され，このために，このトランジスタは図
２に示す中間レベルを有するＨＯＬＤＢ信号で駆動され
る。
【００１７】図３に示すシフトレジスタ段の欠点は，し
きい値シフト値の確認が不可能であることにある。所定
のデータ保持期間を保証するために，特定のしきい値シ
フトが保証されていなければならない。このために，図
３に示す回路に設けられているような電源電圧ＶＳＳが
図４によれば２つの電源電圧ＶＳＳ１，ＶＳＳ２に分割
される。第１電源電圧ＶＳＳ１は，一方で，ＲＥＡＤト
ランジスタＮ１のソース端子及び基板端子にもフローテ
イングゲートトランジスタＥＥ１の基板端子にも供給さ
れる。他方，第２電源電圧ＶＳＳ２は，転送ゲートＴＧ
１〜ＴＧ３と両インバータ段ＩＮＶ１，ＩＮＶ２とに給
電される。プログラミングのためにも読出し機能のため
にも両電源電圧ＶＳＳ１，ＶＳＳ２が同じ電位であるこ
とを条件に，機能様式は，図３に示した回路のそれと実
質的に同じである。この場合，単一のプログラミングサ
イクルでプログラミングが行われる利点は維持される．
きい値シフト値の確認が不可能であることにある。所定
のデータ保持期間を保証するために，特定のしきい値シ
フトが保証されていなければならない。このために，図
３に示す回路に設けられているような電源電圧ＶＳＳが
図４によれば２つの電源電圧ＶＳＳ１，ＶＳＳ２に分割
される。第１電源電圧ＶＳＳ１は，一方で，ＲＥＡＤト
ランジスタＮ１のソース端子及び基板端子にもフローテ
イングゲートトランジスタＥＥ１の基板端子にも供給さ
れる。他方，第２電源電圧ＶＳＳ２は，転送ゲートＴＧ
１〜ＴＧ３と両インバータ段ＩＮＶ１，ＩＮＶ２とに給
電される。プログラミングのためにも読出し機能のため
にも両電源電圧ＶＳＳ１，ＶＳＳ２が同じ電位であるこ
とを条件に，機能様式は，図３に示した回路のそれと実
質的に同じである。この場合，単一のプログラミングサ
イクルでプログラミングが行われる利点は維持される．
【００１８】ＥＥＰＲＯＭセルのしきい値を測定するた
めに，両電源電圧ＶＳＳ１，ＶＳＳ２は異なる電圧レベ
ルにセツトされ，それらの電圧差は，ゲート・ソース間
電圧として，ＥＥＰＲＯＭセルのフローテイングゲート
トランジスタＥＥ１に印加することができる。
めに，両電源電圧ＶＳＳ１，ＶＳＳ２は異なる電圧レベ
ルにセツトされ，それらの電圧差は，ゲート・ソース間
電圧として，ＥＥＰＲＯＭセルのフローテイングゲート
トランジスタＥＥ１に印加することができる。
【００１９】図５に示すシフトレジスタ段で構成された
シフトレジスタのＥＥＰＲＯＭセルのしきい値シフト値
の確認は，以下の如くに行われる。
シフトレジスタのＥＥＰＲＯＭセルのしきい値シフト値
の確認は，以下の如くに行われる。
【００２０】第１ステツプにおいて，周知の如くに論
理″１″がＥＥＰＲＯＭセルに書き込まれる。ＥＥＰＲ
ＯＭセルの内容は，可変ゲート・ソース間電圧ＶＧＳで
読み出すことができる。代表的には，ゲート・ソース間
電圧がＶＧＳ＝ＶＳＳ２−ＶＳＳ１＝＋２Ｖと選定され
ると，例えば第１電源部分電圧ＶＳＳ１は論理″０″の
レベル，つまり−５Ｖに留まり，第２電源部分電圧ＶＳ
Ｓ２は−３Ｖのレベルにセツトされる。フローテイング
ゲートトランジスタＥＥ１のドレイン電極の論理レベル
は，インバータ段ＩＮＶ１を介して反転されてそのゲー
ト電極に供給され，つまりそこに論理″０″のレベルが
印加され，つまり電源電圧ＶＳＳ２（−３Ｖ）に相当す
る。ＲＥＡＤパルスでＲＥＡＤトランジスタＮ１が導通
となり，フローテイングゲートトランジスタのソース電
極は第１電源電圧ＶＳＳ１のレベル，つまり−５Ｖとな
る。こうして，＋２Ｖのゲート・ソース間電圧ＶＧＳが
生じる。いまや書き込まれたすべてのビツトが論理″
１″のレベルに留まつているかどうか，つまり，正のゲ
ート・ソース間電圧ＶＧＳにもかかわらずＥＥＰＲＯＭ
セルのｎチヤネルフローテイングゲートトランジスタＥ
Ｅ１が遮断されているかどうかを点検することができ
る。
理″１″がＥＥＰＲＯＭセルに書き込まれる。ＥＥＰＲ
ＯＭセルの内容は，可変ゲート・ソース間電圧ＶＧＳで
読み出すことができる。代表的には，ゲート・ソース間
電圧がＶＧＳ＝ＶＳＳ２−ＶＳＳ１＝＋２Ｖと選定され
ると，例えば第１電源部分電圧ＶＳＳ１は論理″０″の
レベル，つまり−５Ｖに留まり，第２電源部分電圧ＶＳ
Ｓ２は−３Ｖのレベルにセツトされる。フローテイング
ゲートトランジスタＥＥ１のドレイン電極の論理レベル
は，インバータ段ＩＮＶ１を介して反転されてそのゲー
ト電極に供給され，つまりそこに論理″０″のレベルが
印加され，つまり電源電圧ＶＳＳ２（−３Ｖ）に相当す
る。ＲＥＡＤパルスでＲＥＡＤトランジスタＮ１が導通
となり，フローテイングゲートトランジスタのソース電
極は第１電源電圧ＶＳＳ１のレベル，つまり−５Ｖとな
る。こうして，＋２Ｖのゲート・ソース間電圧ＶＧＳが
生じる。いまや書き込まれたすべてのビツトが論理″
１″のレベルに留まつているかどうか，つまり，正のゲ
ート・ソース間電圧ＶＧＳにもかかわらずＥＥＰＲＯＭ
セルのｎチヤネルフローテイングゲートトランジスタＥ
Ｅ１が遮断されているかどうかを点検することができ
る。
【００２１】第２ステツプでは，書き込まれたすべての
ビツトが消去され，つまり論理″０″がプログラミング
される。代表的には−２Ｖの負のゲート・ソース間電圧
ＶＧＳ＝ＶＳＳ２−ＶＳＳ１で読み出される。両電源電
圧の電圧レベルは，第１電源電圧ＶＳＳ１が論理″０″
のレベル，つまり−５Ｖである一方，第２電源電圧ＶＳ
Ｓ２のレベルが−７Ｖのレベルに設定されるように，選
定される。こうして，読出し過程のとき，ＥＥＰＲＯＭ
セルのフローテイングゲートトランジスタＥＥ１に−２
Ｖのゲート・ソース間電圧ＶＧＳが印加される。読出し
のとき論理″０″が保持されると，負のゲート・ソース
間電圧にもかかわらずＥＥＰＲＯＭセルのフローテイン
グゲートトランジスタＥＥ１は導通である。
ビツトが消去され，つまり論理″０″がプログラミング
される。代表的には−２Ｖの負のゲート・ソース間電圧
ＶＧＳ＝ＶＳＳ２−ＶＳＳ１で読み出される。両電源電
圧の電圧レベルは，第１電源電圧ＶＳＳ１が論理″０″
のレベル，つまり−５Ｖである一方，第２電源電圧ＶＳ
Ｓ２のレベルが−７Ｖのレベルに設定されるように，選
定される。こうして，読出し過程のとき，ＥＥＰＲＯＭ
セルのフローテイングゲートトランジスタＥＥ１に−２
Ｖのゲート・ソース間電圧ＶＧＳが印加される。読出し
のとき論理″０″が保持されると，負のゲート・ソース
間電圧にもかかわらずＥＥＰＲＯＭセルのフローテイン
グゲートトランジスタＥＥ１は導通である。
【００２２】論理″１″又は論理″０″が保持されてい
るかどうかの点検は，図５に示すシフトレジスタ段で構
成されたシフトレジスタからビツトを逐次クロツクアウ
トすることによつて簡単に行われる。
るかどうかの点検は，図５に示すシフトレジスタ段で構
成されたシフトレジスタからビツトを逐次クロツクアウ
トすることによつて簡単に行われる。
【００２３】このようなシフトレジスタ用に必要なチツ
プ面は，図３に示すシフトレジスタ段で構成されたシフ
トレジスタの場合とほぼ同じ大きさである。
プ面は，図３に示すシフトレジスタ段で構成されたシフ
トレジスタの場合とほぼ同じ大きさである。
【００２４】図５に示すシフトレジスタ段を，ダイナミ
ツクシフトレジスタを構成するのに使用すると，読出し
過程の間消費電力をきわめて低くすることができる。な
ぜならば，フローテイングゲートトランジスタＥＥ１が
導通のとき読出し過程の間，接続点Ｋ１が論理″０″と
なつた直後に，ＯＵＴ出力端も論理″０″となり，従つ
て転送ゲートＴＧ３のｐチヤネルトランジスタを切るか
らである。
ツクシフトレジスタを構成するのに使用すると，読出し
過程の間消費電力をきわめて低くすることができる。な
ぜならば，フローテイングゲートトランジスタＥＥ１が
導通のとき読出し過程の間，接続点Ｋ１が論理″０″と
なつた直後に，ＯＵＴ出力端も論理″０″となり，従つ
て転送ゲートＴＧ３のｐチヤネルトランジスタを切るか
らである。
【００２５】フローテイングゲートトランジスタのプロ
グラミングは，電子がドレイン電極からフローテイング
ゲートトランジスタへと，又はその逆へと，トンネル酸
化物を貫通するフアウラー・ノルドハイムによるトンネ
ル効果を利用して行われる。こうしたＥＥＰＲＯＭセル
をプログラミングするために，数１０ｍｓの間，ゲート
電極とドレイン電極との間にゲート・ドレイン間電圧Ｖ
ｇｄ＝＋／−１８Ｖが印加される。
グラミングは，電子がドレイン電極からフローテイング
ゲートトランジスタへと，又はその逆へと，トンネル酸
化物を貫通するフアウラー・ノルドハイムによるトンネ
ル効果を利用して行われる。こうしたＥＥＰＲＯＭセル
をプログラミングするために，数１０ｍｓの間，ゲート
電極とドレイン電極との間にゲート・ドレイン間電圧Ｖ
ｇｄ＝＋／−１８Ｖが印加される。
【００２６】待機モードのとき，このゲート・ドレイン
間電圧Ｖｇｄがやはりトンネル電流を引き起こす。この
きわめて低いトンネル電流は，数ケ月又は数年というき
わめて長い期間にわたつてＥＥＰＲＯＭセルの再充電を
生じることがある。これは，待機モードのとき，書き込
まれたセルで，即ちつまり正のしきい値電圧のときゲー
ト・ドレイン間電圧Ｖｇｄ＝（ＶＤＤ−ＶＳＳ）が負で
ある場合，又は，消去されたＥＥＰＲＯＭセルで，つま
り負のしきい値電圧のときゲート・ドレイン間電圧Ｖｇ
ｄ＝（ＶＤＤ−ＶＳＳ）が正である場合，常に妥当す
る。外部印加電圧がなくても，つまりゲート・ドレイン
間電圧Ｖｇｄ＝０Ｖのとき，きわめて長い時間範囲にわ
たつて放電が起きる。これは，フローテイングゲート上
にある電荷が実際の記憶状態とは逆の電場を発生するこ
とに，即ち，書き込まれたセルのもとに消去極性を有す
るきわめて弱い電場が存在し，他方消去されたセルでは
書込み極性を有するきわめて弱い電場が存在すること
に，その原因がある。
間電圧Ｖｇｄがやはりトンネル電流を引き起こす。この
きわめて低いトンネル電流は，数ケ月又は数年というき
わめて長い期間にわたつてＥＥＰＲＯＭセルの再充電を
生じることがある。これは，待機モードのとき，書き込
まれたセルで，即ちつまり正のしきい値電圧のときゲー
ト・ドレイン間電圧Ｖｇｄ＝（ＶＤＤ−ＶＳＳ）が負で
ある場合，又は，消去されたＥＥＰＲＯＭセルで，つま
り負のしきい値電圧のときゲート・ドレイン間電圧Ｖｇ
ｄ＝（ＶＤＤ−ＶＳＳ）が正である場合，常に妥当す
る。外部印加電圧がなくても，つまりゲート・ドレイン
間電圧Ｖｇｄ＝０Ｖのとき，きわめて長い時間範囲にわ
たつて放電が起きる。これは，フローテイングゲート上
にある電荷が実際の記憶状態とは逆の電場を発生するこ
とに，即ち，書き込まれたセルのもとに消去極性を有す
るきわめて弱い電場が存在し，他方消去されたセルでは
書込み極性を有するきわめて弱い電場が存在すること
に，その原因がある。
【００２７】図５に示すｎ個のセルを備えたシフトレジ
スタを，図４又は図３に示すシフトレジスタ段で構成す
ると，回路技術上，待機モードのとき，書き込まれたす
べてのＥＥＰＲＯＭセルが外部で更に，ただしきわめて
弱く，書き込まれるとともに，消去されたすべてのＥＥ
ＰＲＯＭセルが外部で更に，ただしやはりきわめて弱
く，消去されるようになされる．これは，一方で，シフ
トレジスタのｎ番目のセルで逐次クロツクアウトされる
データがインバータ段ＩＮＶ３を介して第１セルに与え
られることによつて，他方で，図３及び図４に示すＥＥ
ＰＲＯＭセルのゲート電極がそれぞれ第１インバータ段
ＩＮＶ１の出力端に接続されていることによつて，行わ
れる。
スタを，図４又は図３に示すシフトレジスタ段で構成す
ると，回路技術上，待機モードのとき，書き込まれたす
べてのＥＥＰＲＯＭセルが外部で更に，ただしきわめて
弱く，書き込まれるとともに，消去されたすべてのＥＥ
ＰＲＯＭセルが外部で更に，ただしやはりきわめて弱
く，消去されるようになされる．これは，一方で，シフ
トレジスタのｎ番目のセルで逐次クロツクアウトされる
データがインバータ段ＩＮＶ３を介して第１セルに与え
られることによつて，他方で，図３及び図４に示すＥＥ
ＰＲＯＭセルのゲート電極がそれぞれ第１インバータ段
ＩＮＶ１の出力端に接続されていることによつて，行わ
れる。
【００２８】論理″１″をＥＥＰＲＯＭセルに書き込む
ために，フローテイングゲートトランジスタＥＥ１のド
レイン電極は−１８Ｖにされ，つまり論理″０″に相当
し，そのゲート電極は０Ｖにされ，つまり論理″１″に
相当する。ｎチヤネルフローテイングゲートトランジス
タＥＥ１は，正のしきい値電圧を有するので，読出し過
程の間遮断されたままである。即ち，ドレイン電極が０
Ｖであり，つまり論理″１″に相当する一方，ゲート電
極は−５Ｖであり，つまり論理″０″に相当する。シフ
トレジスタを逐次クロツクアウトする間，図５に示すイ
ンバータ段ＩＮＶ３によつて再度反転して読み込むこと
によつて，ドレイン電極は−５Ｖ，つまり論理″０″の
レベルとなり，ゲート電極は０Ｖ，つまり論理″１″の
レベルとなる．このゲート・ドレイン間電圧Ｖｇｄでも
つて，ＥＥＰＲＯＭセルは実際の記憶状態を基準に同じ
方向にバイアスされている．この外部電圧Ｖｇｄが前記
内部電場に対抗して働く．こうして，長い時間範囲にわ
たつても，高いしきい値が保証される。それに応じて，
ＥＥＰＲＯＭセルが消去された場合でも，逐次クロツク
アウト後にゲート・ドレイン間電圧Ｖｇｄがフローテイ
ングゲートトランジスタＥＥ１に印加されて，その電場
がやはり内部電場に対抗して働くことが保証される．
ために，フローテイングゲートトランジスタＥＥ１のド
レイン電極は−１８Ｖにされ，つまり論理″０″に相当
し，そのゲート電極は０Ｖにされ，つまり論理″１″に
相当する。ｎチヤネルフローテイングゲートトランジス
タＥＥ１は，正のしきい値電圧を有するので，読出し過
程の間遮断されたままである。即ち，ドレイン電極が０
Ｖであり，つまり論理″１″に相当する一方，ゲート電
極は−５Ｖであり，つまり論理″０″に相当する。シフ
トレジスタを逐次クロツクアウトする間，図５に示すイ
ンバータ段ＩＮＶ３によつて再度反転して読み込むこと
によつて，ドレイン電極は−５Ｖ，つまり論理″０″の
レベルとなり，ゲート電極は０Ｖ，つまり論理″１″の
レベルとなる．このゲート・ドレイン間電圧Ｖｇｄでも
つて，ＥＥＰＲＯＭセルは実際の記憶状態を基準に同じ
方向にバイアスされている．この外部電圧Ｖｇｄが前記
内部電場に対抗して働く．こうして，長い時間範囲にわ
たつても，高いしきい値が保証される。それに応じて，
ＥＥＰＲＯＭセルが消去された場合でも，逐次クロツク
アウト後にゲート・ドレイン間電圧Ｖｇｄがフローテイ
ングゲートトランジスタＥＥ１に印加されて，その電場
がやはり内部電場に対抗して働くことが保証される．
【００２９】それ故，まとめるなら，書き込まれたそれ
ぞれのＥＥＰＲＯＭセルのドレイン電極に論理″０″
が，ゲート電極に論理″１″が印加され，消去されたそ
れぞれのＥＥＰＲＯＭセルのドレイン電極に論理″１″
が，そのゲート電極に論理″０″が印加されると確認す
ることができる．
ぞれのＥＥＰＲＯＭセルのドレイン電極に論理″０″
が，ゲート電極に論理″１″が印加され，消去されたそ
れぞれのＥＥＰＲＯＭセルのドレイン電極に論理″１″
が，そのゲート電極に論理″０″が印加されると確認す
ることができる．
【００３０】
【発明の効果】これでもつて，長期的データ損失が防止
され，最低データ保持期間を保証するために時間のかか
る試験手順が不要となり，こうしたＥＥＰＲＯＭ−１Ｃ
の製造時歩留りが著しく高まる．
され，最低データ保持期間を保証するために時間のかか
る試験手順が不要となり，こうしたＥＥＰＲＯＭ−１Ｃ
の製造時歩留りが著しく高まる．
【図１】ＥＥＰＲＯＭを備えた公知のＭＯＳシフトレジ
スタ段を示す．
スタ段を示す．
【図２】図１に示すメモリの機能様式を説明するための
読出し図式である。
読出し図式である。
【図３】本発明によるＥＥＰＲＯＭセルを備えたＭＯＳ
シフトレジスタ段を示す。
シフトレジスタ段を示す。
【図４】本発明によるメモリの別の実施例を示す。
【図５】本発明によるシフトレジスタを示す。
フロントページの続き (72)発明者 ウヴエ・ヴエーデル ドイツ連邦共和国アル／ハレルタウ・ベル クマンシユトラーセ11
Claims (4)
- 【請求項１】 第１，第２転送素子（ＴＧ１，ＴＧ２）
を備え，この両転送素子が第１インバータ段（ＩＮＶ
１）を介して接続されており，第２転送素子（ＴＧ２）
の後段に第２インバータ段（ＩＮＶ２）が設けられてお
り，ＥＥＰＲＯＭセルがフローテイングゲートトランジ
スタ（ＥＥ１）とＲＥＡＤトランジスタ（Ｎ１）とを有
し，フローテイングゲートトランジスタ（ＥＥ１）のド
レイン電極が第１転送素子（ＴＧ１）の出力端及び第１
インバータ段（ＩＮＶ１）の入力端と接続されている，
シリアル情報処理するためのＭＯＳメモリにおいて，フ
ローテイングゲートトランジスタのゲート電極が第１イ
ンバータ段（ＩＮＶ１）の出力端に接続されていること
を特徴とする，シリアル情報処理するためのＭＯＳメモ
リ． - 【請求項２】 第２インバータ段（ＩＮＶ２）の出力端
をフローテイングゲートトランジスタ（ＥＥ１）のドレ
イン電極に帰還させる第３転送素子（ＴＧ３）を備えた
ものにおいて， ａ）第１，第２電源電圧（ＶＳＳ１，ＶＳＳ２）が設け
られており， ｂ）第１電源電圧（ＶＳＳ１）が，一方でＲＥＡＤトラ
ンジスタ（Ｎ１）のソース端子及び基板端子に，他方で
フローテイングゲートトランジスタ（ＥＥ１）の基板端
子に，印加されており， ｃ）第２電源電圧（ＶＳＳ２）が，３つの転送素子（Ｔ
Ｇ１，ＴＧ２，ＴＧ３）と２つのインバータ段（ＩＮＶ
１，ＩＮＶ２）とに給電されることを特徴とする，請求
項１に記載のＭＯＳメモリ． - 【請求項３】 読出し基準電流を発生するために，第３
転送素子（ＴＧ３）のｐチヤネルトランジスタに対して
Ｈレベル及びＬレベルの他に中間レベルを有するＨＯＬ
ＤＢ信号が送られることを特徴とする，請求項１又は２
に記載のＭＯＳメモリ。 - 【請求項４】 ｎ個のセルを備え，ｎ番目のセルがイン
バータ段（ＩＮＶ３）を介して第１セルに帰還されてい
るシフトレジスタを構成するための，請求項１ないし３
のいずれか１つに記載のＭＯＳメモリの用途．
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4305119.7 | 1993-02-19 | ||
| DE4305119A DE4305119C2 (de) | 1993-02-19 | 1993-02-19 | MOS-Speichereinrichtung zur seriellen Informationsverarbeitung |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06302197A true JPH06302197A (ja) | 1994-10-28 |
Family
ID=6480860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4629694A Pending JPH06302197A (ja) | 1993-02-19 | 1994-02-08 | シリアル情報処理するためのｍｏｓメモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5416737A (ja) |
| JP (1) | JPH06302197A (ja) |
| DE (1) | DE4305119C2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2739967B1 (fr) * | 1995-10-16 | 1997-11-14 | Sgs Thomson Microelectronics | Procede d'initialisaiton d'un registre a decalage et registre associe |
| JP3360794B2 (ja) * | 1997-02-17 | 2002-12-24 | クラリオン株式会社 | 符号分割多重通信装置 |
| JP3360793B2 (ja) | 1997-02-17 | 2002-12-24 | クラリオン株式会社 | 符号分割多重通信装置 |
| US8102018B2 (en) * | 2005-05-09 | 2012-01-24 | Nantero Inc. | Nonvolatile resistive memories having scalable two-terminal nanotube switches |
| US7479654B2 (en) | 2005-05-09 | 2009-01-20 | Nantero, Inc. | Memory arrays using nanotube articles with reprogrammable resistance |
| US8008745B2 (en) * | 2005-05-09 | 2011-08-30 | Nantero, Inc. | Latch circuits and operation circuits having scalable nonvolatile nanotube switches as electronic fuse replacement elements |
| EP2070088A4 (en) * | 2006-08-08 | 2009-07-29 | Nantero Inc | NON-VOLATILE RESISTIVE MEMORY, CIRCUIT BREAKERS AND OPERATING CIRCUITS WITH SCALABLE NANOTUBE SWITCHES WITH TWO TERMINALS |
| CN104933982B (zh) * | 2015-07-15 | 2017-06-30 | 京东方科技集团股份有限公司 | 移位寄存单元、移位寄存器、栅极驱动电路和显示装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3648066A (en) * | 1969-06-30 | 1972-03-07 | Ibm | Three-phase dynamic shift register |
| DE3115640A1 (de) * | 1981-04-18 | 1982-11-11 | Deutsche Itt Industries Gmbh, 7800 Freiburg | "integrierter dynamischer schiebespeicher aus isolierschicht-feldeffekttransistoren" |
| JPS6154100A (ja) * | 1984-08-24 | 1986-03-18 | Nec Corp | シフトレジスタ回路 |
| JPS62146498A (ja) * | 1985-12-20 | 1987-06-30 | Nec Corp | シフトレジスタ |
| JPH01214993A (ja) * | 1988-02-23 | 1989-08-29 | Nissan Motor Co Ltd | データ記憶装置 |
| JPH03198A (ja) * | 1989-05-27 | 1991-01-07 | Yoshikimi Watanabe | 汚水浄化装置 |
-
1993
- 1993-02-19 DE DE4305119A patent/DE4305119C2/de not_active Expired - Fee Related
-
1994
- 1994-02-08 JP JP4629694A patent/JPH06302197A/ja active Pending
- 1994-02-10 US US08/194,562 patent/US5416737A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE4305119C2 (de) | 1995-04-06 |
| US5416737A (en) | 1995-05-16 |
| DE4305119A1 (de) | 1994-08-25 |
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| Date | Code | Title | Description |
|---|---|---|---|
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|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050104 |
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