DE3115640A1 - "integrierter dynamischer schiebespeicher aus isolierschicht-feldeffekttransistoren" - Google Patents

"integrierter dynamischer schiebespeicher aus isolierschicht-feldeffekttransistoren"

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DE3115640A1
DE3115640A1 DE19813115640 DE3115640A DE3115640A1 DE 3115640 A1 DE3115640 A1 DE 3115640A1 DE 19813115640 DE19813115640 DE 19813115640 DE 3115640 A DE3115640 A DE 3115640A DE 3115640 A1 DE3115640 A1 DE 3115640A1
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DE
Germany
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shift register
inverter
inverters
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stages
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DE19813115640
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English (en)
Inventor
Detlev Dipl.-Ing. 7800 Freiburg Kunz
Holger Ing.(grad.) Struthoff
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TDK Micronas GmbH
Original Assignee
Deutsche ITT Industries GmbH
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    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C19/00Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/18Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages
    • G11C19/182Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes
    • G11C19/184Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes with field-effect transistors, e.g. MOS-FET
    • G11C19/186Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes with field-effect transistors, e.g. MOS-FET using only one transistor per capacitor, e.g. bucket brigade shift register

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  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Shift Register Type Memory (AREA)

Description

  • Integrierter dynamischer Schiebespeicher aus Isolier-
  • schicht-Feldeffekttransistoren Die Erfindung betrifft integrierte dynamische Schiebespeicher aus Isolierschicht-Feldeffekttransistoren unter Verwendung von mindestens einer Inverterkette, die als Stufen aus der abwechselnden Serienschaltung von Invertern und getakteten Transfergliedern besteht, vgl. den Oberbegriff des Anspruchs 1.
  • Das Prinzip derartiger integrierter dynamischer Schiebespeicher ist beispielsweise in dem Buch von D.Becker, H.Mäder Hochintegrierte FlOS-Schaltungen, Stuttgart 1972, Seite 126 anhand einer in Zweiphasen-Verhältnistechnik realisierten dynamischen Schieberegisterzelle beschrieben.
  • Der jeweilige Lasttransistor zweier aufeinanderfolgender dortiger Inverter ist dabei abwechselnd von den beiden Teilen des Zweiphasen-Taktsignals getaktet. Pro Stufe eines derartigen Schiebespeichers und somit zur Speicherung einer digitalen Datenstelle sind dabei sechs Transistoren erforderlich, und eine derartige Speicherstufe beansprucht somit eine durch das Schaltungslayout vorgegebene Fläche der integrierten Schaltung.
  • Die Aufgabe der in den Ansprüchen gekennzeichneten Erfindung besteht darin, den Schaltungs- und Flächenaufwand einer Speicherstufe und auch damit auch den des gesamten integrierten dynamischen Schiebespeichers zu reduzieren.
  • Ein Vorteil der Erfindung besteht darin, daß der Schaltungs- und Flächenaufwand pro Speicherstufe auf die Hälfte reduziert wird - es sind pro Stufe nur noch drei Transistoren erforderlich - welche Reduzierung sich umso günstiger auswirkt, je mehr Inverterketten vom steuernden Schieberegister getaktet werden, da dann dessen Aufwand bei der Gesamtanordnung insgesamt immer weniger ins Gewicht fällt.
  • Die Erfindung wird nun anhand der Figuren der Zeichnung näher erläutert.
  • Fig. 1 zeigt das teilweise schematisierte Schaltbild eines Ausführungsbeispiels der Erfindung, Fig. 2 zeigt den Signalverlauf in einer der Inverterketten nach Fig. 1 beim Einlesen von Daten, Fig. 3 zeigt die entsprechenden Signalverläufe beim Auslesen dieser Daten und Fig. 4 zeigt das Prinzipschaltbild einer Weiterbildung der Erfindung zusammen mit entsprechenden Signalverläufen während des Einschreibens.
  • Die Fig. 1 zeigt die Inverterketten K1, K2, K3, K4, Km die aus der abwechselnden Serienschaltung der Inverter I..
  • und der getakteten Transferglieder G.. besteht. Bei jedem Inverter ist dessen Eingangskapazität C gestrichelt eingezeichnet, die für die Speicherfähigkeit der Anordnung verantwortlich ist. Die Bezugsziffern der Inverter 1.. und der Transferglieder G.. bestehen aus zwei Stellen, deren erste die Zugehörigkeit zur entsprechenden Inverterkette K..
  • angibt und deren zweite die Laufzahl innerhalb der Inverterkette bezeichnet. Die m Inverterketten K1. .Km haben somit die Inverter und Tranferglieder mit den Bezugsziffern 11..1n; 21, 2n; 31, 3n; 41, 4n; ml, mn. Die Eingänge der Inverterketten sind mit E1...Em und die Ausgänge mit A1...Am bezeichnet.
  • Die Transferglieder gleicher Endziffer des Bezugszeichens sind untereinander parallelgeschaltet und liegen am Ausgang der Stufe S.. mit derselben Endziffer des Schieberegisters SR. Von diesen Stufen sind die Stufen S1, S2, S3, S4, Sn, S(n+1) in Fig. 1 gezeigt. Mit dem Ausgang der Stufe S1 sind somit die Gates der Transferglieder G11, G21, G31, G41, Gm1 verbunden und die der Transferglieder Gln, G2n, G3n, G4n, Gmn mit dem Ausgang der Stufe Sn.
  • Die Signalflußrichtung in den Inverterketten K.. ist von deren Eingang E.. zu deren Ausgang A.. , in Fig. 1 also von links nach rechts. Es ist ein wesentliches Merkmal der Erfindung, daß die Signalflußrichtung im Schieberegister SR genau umgekehrt ist, nämlich von der letzten Stufe S(n+1) in Ricntung auf die erste Stufe S1, also in Fig. 1 von rechts nach links. Der Signaleingang Es des Schieberegisters SR ist daher der letzten Stufe S(n+1) zugeordnet. Außerdem hat es noch einen Eingang für das Schiebetaktsignal F.
  • Wird zum Betrieb der Anordnung nach Fig. 1 die positive Logik vorausgesetzt, d.h. also daß dem positiveren Pegel H zweier Binärpegel die logische Eins zugeordnet ist und demzufolge dem negativeren Pegel L die logische Null, so ist nach der Erfindung während des Einschreibens in die Inverterketten K.. an den Serieneingang Es des Schieberegisters SR ein L-Pegel anzulegen, dagegen während des seriellen Auslesens aus den Inverterketten K.. ein H-Pegel. Ferner ist nach der Erfindung für die Anzahl n der Inverter I.. pro Inverterkette K.. die Bedingung einzuhalten: nt2/2 < t1, wobei mit t1 die Periodendauer des Schiebetaktsignals F und mit t2 die Eigenverzögerungszeit zweier benachbarter Stufen der Inverterketten K.. gezeichnet ist.
  • Die Figuren 2 und 3 zeigen beispielhafte Signalverläufe beim Einschreiben bzw. Auslesen aus einer der Inverterketten X.. Die Fig. 2a, 3a zeigen die einzuschreibenden bzw. auszulesenden Daten am Eingang El bzw. Ausgang Al.
  • Die Fig. 2b bzw. 3b zeigen die Zustände an den Ausgängen der Schieberegisterstufen S1...Sn von Fig. 1 / während die Fig. 2g, 3g das Schiebetaktsignal F und die Fig. 2h, 3h das Signal am Serieneingang Es des Schieberegisters SR zeigen.
  • Beim Einschreiben wandert der am Serieneingang Es liegende L-Pegel pro Taktperiode, ausgehend von der Stufe S(n+l) in das Schieberegister SR hinein und bewirkt an den entsprechenden Stufenausgängen S.. einen H-Pegel, der die Transferglieder, die zuvor leitend gesteuert warenodann sperrt. Somit kann die Datenstelle Dl durch sämtliche Inverter hindurch bis zum letzten Inverter Iln gelangen. Beim nächsten Taktsignalwechsel wird das Transferglied Gln gesperrt und die nächste Datenstelle D2 gelangt nur noch bis zum Eingang des Inverters I14, wenn für diese Beschreibung der Wirkungsweise der Anordnung die in Fig. 1 gestrichelte Linie zwischen dem Inverter I14 und dem Transferglied Gln als direkte Verbindung gedacht wird.
  • Durch Sperrung des Transferglieds G14 wird der wiederum folgenden Datenstelle D3 nurmehr ermöglicht, bis zum Inverter I13 zu gelangen, worauf dann das Transferglied G13 beim nächsten Schiebetaktwechsel gesperrt wird. In gleicher Weise gelangen die Datenstellen D4 und Dn zu den Invertern I12, I11, worauf das Transferglied G11 gesperrt wird.
  • In umgekehrter Reihenfolge erfolgt das Auslesen; dabei liegt am Serieneingang Es der H-Pegel, so daß das Schieberegister SR sich sukzessive mit diesem Pegel von Stufe zu Stufe füllt. Dadurch werden nacheinander die entsprechenden Transferglieder G1n, G14 .. G11 wieder leitend gesteuert, so daß nach und nach die Datenstellen D1 .. Dn an den Ausgang Al gelangen.
  • Aufgrund der oben angegebenen Beziehungen für die Stufenzahl n der maximal in Serie zu schaltenden Inverter der Inverterketten K.. kann sich eine Begrenzung ergeben, die für einen konkreten Anwendungsfall untragbar ist. Für diesen Fall können nach der in Fig. 4 gezeigten Weiterbildung der Erfindung mehrere Anordnungen nach Fig. 1 signalflußmäßig unter Zwischenschaltung von weiteren Transfergliedern in Serie geschaltet werden, wobei die mehreren Schieberegister dann zu einem Gesamtschieberegister GR vereinigt werden können. In Fig. 4 ist ein bevorzugtes Ausführungsbeispiel einer derartigen Weiterbildung für Zweiphasen-MOS-Schaltungen gezeigt. Die weiteren Transferglieder sind mit G1, G2, G3 bezeichnet und die in Serie liegenden einzelnen Inverterketten mit IK1, IK2, IK3, IK4. Das Gesamtschieberegister GR hat eine Stufenzahl, die der Anzahl der Inverter der in Serie geschalteten Inverterketten plus je einer weiteren Stufe für jedes der aufeinanderfolgenden Inverterkettenpaare außer dem ersten gleich ist; im schematischen Schaltbild der Fig. 4 sind also 12 Stufen vorhanden, die die Bezugszeichen Stl... .St12 tragen, da zwei Inverterkettenpaare IK1, IK2; IK3, IK4 und 11 Inverter vorgesehen sind.
  • Das zwischen dem Ausgang einer Inverterkette, z.B. IK1, und dem Eingang der nächstfolgenden Inverterkette, z.B, IK2, liegende Transferglied, in diesem Fall also G1, ist nun von der entsprechenden Gesamtschieberegisterstufe, in diesem Fall St3, nicht direkt wie beim Ausführungsbeispiel nach Fig. 1, sondern über das UND-Gatter angesteuert, dessen einer Eingang am Ausgang der Gesamtschieberegisterstufe St3 liegt und deren anderem Eingang das eine der beiden Taktsignale, in diesem Fall das Taktsignal F2,zugeführt ist. Das in Signalflußrichtung nachfolgende UND-Gatter U2 am Ausgang der Inverterkette IK2 und am Eingang der Inverterkette IK3 ist vom Ausgang der Gesamtschieberegisterstufe St6 und dem ersten Taktsignal F1 gespeist,während das wiederum nachfolgende UND-Gatter U3 vom Ausgang der Gesamtschieberegisterstufe St9 und dem zweiten Taktsignal F2 gesteuert ist Schließlich ist auch das weitere Transferglied GO, das direkt hinter dem Eingang E liegt, vom Taktsignal F1 gesteuert.
  • Im Kurventeil der Fig. 4 sind die Signalverläufe der beiden Taktsignale F1, F2, die Datensignale Bs,.. B12 und die am Ausgang der drei UND-Gatter U1, U2, U3 auftretenden Signale gezeigt. Ferner ist im rechten Kurventeil der Fig. 4 das Durchlaufen der einzelnen Datenstellen B1..B11 durch die einzelnen Inverter schematisiert gezeigt, wobei nach rechts sozusagen die Ortskoordinate für die einzelnen Inverter und nach unten die Zeit aufgetragen ist. Es ist ersichtlich, daß jede Datenstelle durch die entsprechende Inverterkette hindurchläuft und durch die Verknüpfung mittels der UND-Gatter U1....U3 erreicht wird, daß erst, wenn eine bestimmte Datenstelle aus der einen Inverterkette in die nächste übernommen wurde, nämlich während der nächsten Halbwelle der Taktsignale F1, F2,in die vorausgegangene und gerade frei gewordene Inverterkette die nächste Datenstelle einläuft.
  • Als Transferglieder und weitere Transferglieder werden zweckmäßigerweise bei Realisierung in der sogenannten Einkanal-Technik Transfertransistoren desselben Kanalleitungstyps verwendet1 bei Realisierung der Anordnung in CMOS-Technik sind die Transferglieder jedoch zweckmäßigerweise CMOS-Transmission-Gates. Ferner ist es besonders vorteilhaft, wenn die Lasttransistoren der Inverter der Inverterketten und des Schieberegisters bzw. Gesamtschieberegisters Verarmungstyp-Transistoren und die Schalttransistoren Anreicherungstyp-Transistoren sind.

Claims (6)

  1. Patentansprüche Integrierter dynamischer Schiebespeicher aus Isolierschicht-Feldeffekttransistoren unter Verwendung von mindestens einer Inverterkette (K1...Km), die als Stufen aus der abwechselnden Serienschaltung von Invertern (I11...Iln; I21, I2n...; Iml, Imn) und getakteten Transfergliedern (G11... Gln; G21, G2n;...; Gml, Gmn) besteht, gekennzeichnet durch folgende Merkmale: - die Inverterketten (K..).? dienen als Speicher, - es ist ein Schieberegister (SR) vorgesehen, dessen Signalflußrichtung entgegengesetzt zu der der Inverterketten (K. .) ist und dessen Stufenzahl (n+1) um eins größer ist als die Anzahl (n) der Inverter pro Inverterkette (K..), - der Ausgang der letzten Schieberegisterstufe (S1) ist mit den parallelgeschalteten Eingängen der ersten Transferglieder (G.1), der Ausgang der vorletzten Schieberegisterstufen (S2) ist mit den parallelgeschalteten Eingängen der zweiten Transferglieder (G.2)r. der Ausgang der vorvorletzten Schieberegisterstufe (S3)ist mit den parallelgeschalteten Eingängen der dritten Transferglieder (G. 3), usw. verbunden, - bei Anwendung positiver Logik liegt während des seriellen Einschreibens in jede Inverterkette (K..) ein L-Pegel bzw. während des seriellen Auslesens aus den Inverterketten (K..) ein H-Pegel am Serieneingang (Es) des Schieberegisters (SR), und - für die Schiebetaktperiode (tl) und die Anzahl (n) der Inverter (I..) pro Inverterkette (K..) muß die Bedingung erfüllt sein: nt2/2 (tal, wobei mit t2 die Eigenverzögerungszeit zweier benachbarter Stufen der Inverterketten (K..) bezeichnet ist.
  2. 2. Schiebespeicher nach Anspruch 1, dadurch gekennzeichnet, daß mehrere Schiebespeicher signalflußmäßig unter Zwischenschaltung von weiteren Transfergliedern (G1,G2, G3) in Serie geschaltet und die Schieberegister der Schiebespeicher zu einem Gesamtschieberegister (GR) vereinigt sind.
  3. 3. Schiebespeicher nach Anspruch 1, dadurch gekennzeichnet, daß das Schieberegister (SR) zweiphasen-getaktet ist.
  4. 4. Schieberegister nach den Ansprüchen 2 und 3, gekennzeichnet durch folgende Merkmale: - das Gesamtschieberegister (GR) ist zweiphasen-getaktet und hat eine Stufenzahl, die der Anzahl der Inverter der Inverterketten (IK..) plus-je einer weiteren Stufe für jedes der aufeinanderfolgenden Inverterkettenpaare außer dem ersten gleich ist, und - jedes weitere Transferglied (G1...G3) ist vom Ausgang eines jeweiligen UND-Gatters (U1,U2, U3) angesteuert, dessen einer Eingang am Ausgang der zugeordneten Gesamtschieberegisterstufe (St3, St6, St9) liegt und dessen anderem Eingang eines der beiden Taktsignale (F1,F2) zugeführt ist.
  5. 5. Schiebespeicher nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Transferglieder bei Realisierung in Einkanal-Technik entsprechende Transfertransistoren bzw. bei Realisierung in CMOS-Technik CMOS-Transmission-Gates sind.
  6. 6. Schieberegister nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet, daß die Inverter der Inverterketten und des Schieberegisters bzw. Gesamtschieberegisters als Lasttransistoren Verarmungstyp-Transistoren und als Schalttransistoren Anreicherungstyp-Transistoren aufweisen.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4305119A1 (de) * 1993-02-19 1994-08-25 Eurosil Electronic Gmbh MOS-Speichereinrichtung zur seriellen Informationsverarbeitung
CN103905039B (zh) * 2014-03-18 2017-01-04 北京时代民芯科技有限公司 一种应用于fpga的线性宽范围数控振荡器

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