DE2448099A1

DE2448099A1 - Dekodierschaltung mit komplementaeren feldeffekttransistoren

Info

Publication number: DE2448099A1
Application number: DE19742448099
Authority: DE
Inventors: William Benedict Chin
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1973-10-18
Filing date: 1974-10-09
Publication date: 1975-04-24
Also published as: JPS5068623A; GB1477398A; FR2248650A1; FR2248650B1; US3911428A

Description

Amtliches Aktenzeichen;

Neuanme1dung

Aktenzeichen der Anmelderin: FI 973 034

Dekodiersehaltung mit komplementären Feldeffekttransistoren

Die Erfindung betrifft eine Dekodierschaltung mit entsprechend der Anzahl von Eingangssignalen in Kaskade geschalteten Feldeffekttransistoren eines ersten Leitfähigkeitstyps, zu denen in Reihe geschaltet ein weiterer Feldeffekttransistor desselben sowie ein dazu komplementärer Feldeffekttransistor des zweiten Leitfähigkeitstyps vorgesehen sind, welche beiden zueinan-ι der komplementären Feldeffekttransistoren hinsichtlich ihrer Gate-Anschlüsse miteinander an eine gemeinsame die Adressierperiode bestimmende Signale führende Steuerleitung angeschlossen sind.

In den letzten Jahren ist man hinsichtlich der Entwicklung integrierter Halbleiterschaltung von bis dahin nahezu ausschließlich verwendeten Schaltkreisen mit bipolaren Transistoren zu solchen mit Feldeffekttransistoren übergegangen. Ein Feldeffekttransistor kann mit weniger Prozeßschritten hergestellt werden und erlaubt eine höhere Packungsdichte als ein vergleichbarer

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mit bipolaren Transistoren aufgebauter Schaltkreis. Wegen der im allgemeinen etwas niedriger liegenden Schaltgeschwindigkeit von Feldeffekttransistoren sowie aus Zuverlässigkeits- und Ausbeutegründen bei der Herstellung konnten Feldeffekttransistoren jedoch nur zögernd in hochintegrierten Transistorschaltkreisen bei kommerziellen Produkten Eingang finden.

Bedeutende Fortschritte bezüglich der einwandfreien Herstellung von Feldeffekttransistoren sowie ein inzwischen fortgeschrittenes Verständnis der physikalischen Wirkungsabläufe bei solchen EIe-

menten haben die Zuverlässigkeitsprobleme jedoch weitgehend ge-

löst. Bezüglich einer verbesserten Arbeitsgeschwindigkeit bei gleichzeitig geringer erforderlicher Leistungszufuhr ist eine bedeutsame Fortentwicklung auf diesem Gebiet mit der Entwicklung sogenannter komplementärer Feldeffekttransistorstrukturen (CMOS) erreicht worden, bei denen sowohl P- als auch N-Kanalfeldeffekt-'transistoren in derselben integrierten Halbleiterschaltung zur 'Anwendung kommen. Derartige CMOS-Schaltkreise sind im allge- !meinen durch eine außerordentlich geringe Verlustleistung bei !mäßig guter Schaltgeschwindigkeit, hervorragendem Rauschverhalten |und einfachen Anforderungen an die Spannungsquellen gekennzeichnet,

JAus diesen Gründen werden komplementäre Feldeffekttransistorschal- !tungen in zunehmenden Maße zum Aufbau von digitalen Schaltkrei- :sen und dort für Logik- und Speicheranwendungen bevorzugt.

Es sind auch bereits Dekodierschaltungen mit komplementären Feldeffekttransistoren bekanntgeworden, vgl. US-PS 3 676 705. Ein !besonderes Problem ist jedoch darin zu sehen, daß häufig die !Vorteile von komplementären Schaltungsausführungen durch in 'Kauf zu nehmende zusätzliche schaltungsinterne Verzögerungen so-

Iwie durch das Erfordernis besonderer Maßnahmen zur Bereitstellung

'eines ausreichenden Treiberimpulses, der dann dem Speicher zuge-

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führt wird, zu sehen. Ein weiterer bedeutsamer Gesichtspunkt er- ;

gibt sich daraus, daß verglichen mit konkurrierenden Schaltkreis- j

technologien die für einen mit komplementären Feldeffekttransi- j

stören aufgebauten Dekoder erforderlichen Anzahlen von Schalt- ^;

elementen relativ groß war. Dieser Faktor schlägt bereits bei j

den für einen mäßig großen Speicher erforderlichen Dekodierschal- j

tungen stark zu Buche. Beispielsweise sind für einen 64 χ 64 j Speicher mit rund 4000 Speicherstellen , 128 Dekodierstufen erforderlich. Kann demnach nur ein einziges Schaltelement pro Dekodierstufe eingespart werden, ergibt sich damit bereits ingesamt ein erheblicher Einsparungsfaktor bezogen auf das gesamte

Speichersystem. j

Es ist Aufgabe der Erfindung, eine mit komplementären Feldeffekttransistoren aufgebaute Dekodierschaltung anzugeben, die hinsichtlich des erforderlichen Schaltungselementebedarfs gegenüber dem Stand der Technik verbessert ist. Zur Lösung dieser Aufgabe sieht die Erfindung eine Dekodierschaltung der im Patentanspruch 1 gekennzeichneten Art vor. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprtichen gekennzeichnet.

Die Erfindung wird im folgenden anhand eines Ausführungsbeispiels unter Zuhilfenahme der Zeichnungen näher erläutert.

Es zeigen:

Fig. 1 das Blockschaltbild eines bekannten Speichersystems, indem die Erfindung Anwendung finden kann und

Fig. 2 das Schaltbild eines Ausführungsbeispiels ei

ner Dekodierschaltung nach der Erfindung.

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;Obwohl die Erfindung nicht auf bestimmte Transistortypen beschränkt ist, benutzt das im folgenden beschriebene bevorzug-

te Ausführungsbeispiel N- und P-Kanal MOS- oder Silizium-Gate- !Feldeffekttransistoren. Die Herstellung und Arbeitsweise solcher Bauelemente kann für den Fachmann auf diesem Gebiet als bekannt vorausgesetzt werden. Eine ausführliche Abhandlung dazu findet sich erforderlichenfalls in dem Buch "COS/MOS Integrated Circuits Manual" der Solid State Division der Firma RCA Corporation, Summerville, New Jersey, in den Ausgaben von 1972 und 1973.

Das in Fig. 1 dargestellte und in seinem grundsätzlichen Aufbau bekannte Speichersystem enthält einen Speicher 30, der vorzugsweise aus MOS-Elementen aufgebaut ist. In dem konkreten Ausführungsbeispiel ist ein Speicher mit einer Kapazität von 64 χ 64 gezeigt, der Insgesamt 4000 Speicherstellen für Binärinformationen aufweist. Der übliche Weg zur Adressierung jeder einzelnen Speicherstelle besteht in der Vorsehung einer X- und Y-Adreßleitung, die bei gleichzeitiger Adressierung erlauben, eine und nur eine SpeicherstelIe auszuwählen. In dem vorliegenden Speichersystem sind 64 Leitungen vom Y-Dekodierer 34 sowie weitere 64 mit 29a, 29b ... 29bl bezeichnete Leitungen vom X-Dekodierer 32 vorgesehen. Wie aus Fig. 1 hervorgeht, umfaßt jeder Dekodierer eine Vielzahl einzelner mit 20a, 20b... 20bl bezeichnete Dekodierstufen, d. h. jeweils eine Dekodierstufe für jede Treiberleitung.

Jede Dekodierstufe 20 wird über sechs Eingänge, die zu den Kabeln 28a, 28b...28bl zusammengefaßt sind, sowie über eine weitere Eingangsleitung adressiert, wobei die letztere an alle Dekodierstufen führt und als X-Steuerleitung 27 bezeichnet ist.

I Jede Dekodierstufe 20 spricht dabei auf eine andere Kombination von Eingangssignalen an, die in einem (nicht dargestellten) ι Speicheradreßregister erzeugt werden. Diese Registersignale wer-

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den dann in einer (ebenfalls nicht dargestellten) Schaltung in ihren wahren und invertierten Wert aufgespalten, wobei diese wahren sowie invertierten Signale in der Zeichnung am Kabel 16 mit X₁, X₁, X₂, X₂, X₃, X₃, X₄, X₄, X₅, X₅, X₆, X₆ bezeichnet sind. Jeweils unterschiedliche Kombinationen von sechs der zwölf Signalleitungen führen schließlich von der Schaltung 15 über die Kabel 28, 28b, ... 28bl an die einzelnen Dekodierstufen.. Beispiels weise liegen an der Dekodierstufe 20a Signale von den Leitungen X₁, X₂, X₃, X₄, X_, Xg, während an der Dekodierstufe 20b die Signale X₁, X₂, X₃, X₄, X₅, X_g liegen und an der Dekodierstufe 2ObI schließlich die Signal X₁, X₃, X₃, X₄, X₅, Xg anliegen. Auf . diese Weise wird zu einem bestimmten Zeitpunkt bei Anliegen von sechs Adressiersignalen auf dem Kabel 16 sowie einem Steuersignal auf der X-Steuerleitung 27 stets nur eine von den 64 Dekodierstufen im Dekodierer 32 aktiviert sein. Der Y-Dekodierer 34 arbeitet in entsprechender Weise.

In Fig. 2 ist ein bevorzugtes Ausführungsbeispiel der Erfindung dargestellt. Dabei besteht die Dekodierstufe aus den in Kaskade (in Reihe) geschalteten Feldeffekttransistoren 1, 2, 3, 4, 5 und 6. Bei diesem Ausführungsbeispiel handelt es sich dabei um N-Kanalfeldeffekttransistoren, vorzugsweise vom jMOS-Typ. Der Source-Anschluß des Transistors 6 ist an einen

^: ersten Spannungsanschluß 24 angeschlossen, an dem eine Referenz- ; spannung -V„ liegt. Der Drain-Anschluß des Transistors 1 ist mit dem Source-Anschluß des Transistors 23 verbunden. Dieser Tran- ^: sistor 23 ist ebenfalls ein N-Kanalfeldeffekttransistor und j spricht auf das X-Steuersignal auf der Leitung 27 an. Es ist noch ϊeinmal festzustellen, daß das X-Steuersignal als Aufruf (STROBE-I Signal) für das gesamte Speichersystem nach Fig. 2 dient., Keine j der Dekodierstufen kann ohne das Auftreten des allen Dekodierstu-I fen gemeinsamen X-Steuersignals aktiviert werden. Der Drain-An-I schluß des Transistors 23 ist mit der Ausgangsleitung 29 verbunden ι die als Treiberleitung für die ausgewählten Speicherstellen im

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,Speicher 30 wirkt.

Die in Fig. 2 gezeigte Dekodierstufe 20 umfaßt weiter die beiden Transistoren 21 und 22 vom gegenüber den Datentransistoren 1, 2 ... 6 entgegengesetzten Kanaltyp, d. h. in diesem Fall vom P-Kanaltyp. Die Drain-Anschlüsse der Transistoren 21 und 22 sind miteinander verbunden und an den Drain-Anschluß des Transistors 23 und damit an die Ausgangsleitung 29 angeschlossen. Die Source-Anschlüsse der Transistoren 21 und 22 liegen an einem zweiten Referenzpotential, in diesem Fall auf Massepotential. Der Gate-Anschluß des Transistors 22 wird über die X-Steuerleitung 27 beaufschlagt und der Gate-Anschluß des Transistors 21 ist mit einer dritten Referenzspannung am Anschluß 26 verbunden.

j In dem beschriebenen Ausführungsbeispiel ist sowohl der Anschluß 26 als auch der Anschluß 24 mit dem gleichen Potential -V„ ver-

bunden, wodurch der Betrieb einer solchen Schaltung mit nur einer einzigen Betriebsspannungsquelle ermöglicht ist. Diese Anordnung ist jedoch nicht unbedingt notwendig und es können demzufolge auch unterschiedliche Potentiale an den Anschlüssen und 26 vorgesehen werden.

Aufgrund des Potentials am Anschluß 26 wird der Transistor 21 leitend gehalten. Sein Übertragungsleitwert (transconductance) ist jedoch sehr viel kleiner, vorzugsweise um eine Größenordnung, als für jeden N-Kanaltransistor. Dieser Transistor stellt demnach einen hohen Impedanzwert dar, wenn die Dekodierstufe 20 selektiert wird. Unter dem Gesichtspunkt einer Herstellung in integrierter Technik würde der Transistor 21 weniger Halbleiterfläche als die anderen Bauelemente benötigen und sein W/L-Verhältnis (Kanalbreite zu Kanallänge) würde kleiner sein.

Zur weiteren Erläuterung der Erfindung wird im folgenden die Arbeitsweise der Dekodierstufe beschrieben. Die Transistoren 1 bis

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6 wirken als normalerweise geöffnete Schalter und werden nur bei Anlegen von entsprechenden Signalen auf den Eingangsanschlüssen X-f Xji ... Xg betätigt. Für N-Kanalelemente würden die Daten- und Steuersignale Massepotential aufweisen. Wie bereits im Zusammenhäng mit der Erläuterung von Fig. 1 erwähnt wurde, wird die Dekodierstufe 2Θ erst dann eingeschaltet, wenn eine bestimmte Signalkombination an den Eingangsanschlüssen liegt, die gleichzeitig alle Transistoren 1 bis 6 sowie den Transistor 23 leitend macht. Die Transistoren 21 und 22 arbeiten demgegenüber als normalerweise geschlossene Schalter.

Der Transistor 21 ist aufgrund seines Anschlusses an das Referenzpotential -V am Anschluß 26 stets leitend, wodurch die Ausgangsleitung 29 so lange auf Massepotential gehalten wird, wie die betreffende Dekodierstufe unselektiert ist bzw. der gesamte Dekodierer 32 nicht in Betrieb ist. Diese Funktion ist insbesondere während der Selektionsperiode von Bedeutung, d. h. wenn über die Steuerleitung 27 der Dekodierer 32 eingeschaltet wird. Würden die unselektierten Dekodierstufen nicht über den Transistor 21 auf Massepotential gehalten, könnte eine (fehlerhafte) Mehrfachselektion von Speicherstellen auftreten.

Wenn eine bestimmte Dekodierstufe selektiert wird, d. h. wenn die Transistoren 1 bis 6 sowie der Transistor 23 eingeschaltet sind, nimmt der Ausgang 29 das Potential -V an. Der Spannungspegel am Ausgang ist dabei durch das Verhältnis der Ubertragungsleitwerte des P-Kanalfeldeffekttransistors 21 und der in Reihe geschalteten N-Kanalfeldeffekttransistoren bestimmt. Während der Adressierungsphase, d. h. wenn die X-Steuerleitung 27 Massepotential aufweist und der Transistor 23 eingeschaltet ist, befindet sich der P-Kanalfeldeffekttransistor 22 im Aus-Zustand. Beim Anliegen der Spannung -V„ an der X-Steuerleitung 27 ist der Dekodierer 32 abgeschaltet, während der P-Kanalfeldeffekttransistor 22 eingeschaltet ist, wodurch die Ausgangsleitung 29 über

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beide P-Kanalfeldeffekttranslstoren 21 und 22 auf Massepotential gehalten wird. Da bei eingeschaltetem Feldeffekttransistor 22 der Feldeffekttransistor 23 ausgeschaltet ist, ist in diesem Fall der Ausgang 29 gleichstrommäßig von den in Serie geschalteten N-Kanalfeldeffekttransistoren isoliert.

Beim Anliegen entsprechender Signale an den Anschlüssen X.... X_g sowie eines Aufrufimpulses auf der Steuerleitung 27, wird die Ausgangsleitung 29 auf etwa -V aufgeladen, und zwar über die in Serie geschalteten N-Kanalfeldeffekttransistoren. Geht das Potential auf der X-Steuerleitung 27 dann von Massepotential auf den Spannungswert -V„, wird der N-Kanalfeldeffekttransistor 23

ausgeschaltet^ wodurch gleichzeitig der Feldeffekttransistor 22 einschaltet, so daß sich das Ausgangspotential schnell über den Feldeffekttransistor 22 nach Masse hin entladen kann. Der Entladevorgang der Ausgangsleitung auf Massepotential soll vorzugsweise möglichst schnell vor sich gehen. Zu diesem Zweck ist der Feldeffekttransistor 22 vorzugsweise so ausgelegt, daß er einen großen Strom leiten kann. Bei einer Realisierung der Schaltung in integrierter Form würde daher der Feldeffekttransistor 22 eine relativ größere Halbleiterfläche einnehmen als die anderen Feldeffekttransistoren. Dadurch kann das Schaltverhalten des Feldeffekttransistors 22 verschnellert werden. Demgegenüber ist der Feldeffekttransistor 21, wie bereits erwähnt, relativ klein ausgelegt und stellt damit einen höhen Impedanzwert dar als der Gesamtimpedanzwert der eingeschalteten N-Kanalfeldeffekttransistoren.

Die Erfindung sieht demgemäß zusammengefaßt einen Dekodierer vor, der eine hohe Arbeitsgeschwindigkeit aufweist und nur sehr wenig Bauelemente benötigt. Von besonderem Vorteil ist dabei die gemeinsame Realisierbarkeit der Speicheranordnung zusammen mit dem Dekodierer auf einem einzelnen Integrierten Halbleiterplättchen.

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Claims

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PATENTANSPRÜCHE

Dekodierschaltung mit entsprechend der Anzahl von Eingangssignalen in Kaskade geschalteten Feldeffekttransistoren eines ersten Leitfähigkeitstyps, zu denen in Reihe geschaltet ein weiterer Feldeffekttransistor desselben sowie ein dazu komplementärer Feldeffekttransistor des zweiten Leitfähigkeitstyps vorgesehen sind, welche beiden zueinander komplementären Feldeffekttransistoren hinsichtlich ihrer Gate-Anschlüsse miteinander an eine gemeinsame, die Adressierperiode bestimmende Signale führende Steuerleitung angeschlossen sind, dadurch gekennzeichnet, daß parallel zu dem Feldeffekttransistor (22) des zweiten Leitfähigkeitstyps (P) ein weiterer Feldeffekttransistor (21) vom dazu gleichen Leitfähigkeitstyp vorgesehen ist, der im Gegensatz zu den übrigen Feldeffekttransistoren dauernd im Ein-Zustand vorgespannt ist und bei Nichtvorliegen der Dekodierbedingungen die Ausgangsleitung (29) des Dekodierers auf einem Referenzpotential (Masse) hält, und daß der Übertragungsleitwert des weiteren Feldeffekttransistors (21) kleiner bemessen ist als der der übrigen Feldeffektransistoren im eingeschalteten Betriebszustand.
2. Dekodierschaltung nach Anspruch 1, dadurch gekennzeichnet, daß der dauernd im Ein-Zustand vorgespannte weitere Feldeffekttransistor (21) ein gegenüber den übrigen Feldeffekttransistoren kleines Kanalbreite- zu Kanallänge-Verhältnis W/L aufweist.
3. Dekodierschaltung nach den Ansprüchen 1 oder 2, dadurch gekennzeichnet, daß der mit der Steuerleitung (27) verbundene Feldeffekttransistor (22) vom zweiten Leitfähigkeitstyp im Ein-Zustand einen hohen Übertragungsleitwert zur schnellen Entladung der Ausgangsleitung (29) aufweist.

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4. Dekodierschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Potential am Gate-Anschluß des dauernd im Ein-Zustand befindlichen weiteren Feldeffekttransistors (21) gleich dem einen Potential der Betriebsspannung ist.
5. Dekodierschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Feldeffekttransistoren solche vom MOS-Typ sind.
6. Dekodierschaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß Siliziumgate-Feldeffekttransistoren verwendet sind.

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