DE2758012C3 - Schaltungsanordnung zur Erzeugung einer binärcodierten Impulsfolge - Google Patents

Description

Stand der Technik _w

Binärcodierte Impulsfolgen werden beispielsweise zur Nachrichtenübertragung nach dem Pulscode-Modulationsverfahren benötigt. Die binärcodierte Information liegt dabei in den unterschiedlichen Impulsabständen der Impulsfolge. Ein aus der DE-OS 25 03 083 bekanntes Verfahren ordnet einem ersten Impulsabstand die binäre Null und einem doppelt so großen Impulsabstand die binäre Eins zu. Eine derartige Beschränkung ist jedoch nicht erforderlich, insbesondere kann der zweite Impulsabstand ein gan/./.ahligcs, also m-faches Vielfaches des ersten Impulsabstandes sein.

Das Verfahren nach der genannten Offenlcgungsschrift dient der Infrarot-Fernbedienung von Fernsehgeräten. Auch diese spezielle Anwendung ist nicht zwingend. So können auch Phono- und Rundfunkgeräte <>5 auf diese Art und Weise ferngesteuert werden. Selbst die in der genannten Offenlcgnngsschrifl gewählte Zuordnung der beiden ßinär/.usländc /u den beiden Impulsabständen kann umgekehrt werden, wie dies beispielsweise in der eigenen älteren Anmeldung P 27 37 467,0-32 beschrieben ist.

Bei der Anordnung nach dieser älteren Anmeldung, die ebenfalls eine nach dem Pulscode-Modulationsverfahren arbeitende Fernsteueranordnung betrifft, besteht jeder Fernsteuerbefehl aus einem n-stelligen Binärwert, das durch Betätigen der Taste eines Tastenfeldes erzeugt wird und das die Lage und Impulsabständ^ der Impulse der gesendeten Impulsfolge festlegt.

Aufgabe

Die Aufgabe der im Anspruch 1 definierten Erfindung besteht darin, eine Schaltungsanordnung zur Erzeugung einer derartigen Impulsfolge anzugeben, deren beide sich um einen ganzzahligen Faktor unterscheidende Impulsabstände durch das vorgegebene n-stellige Binärwort bestimmt sind.

Vorteile

Durch die Erfindung wird es ermöglicht, das in einem Schieberegister enthaltene oder das in dieses Schieberegister eingelesene Binärwort derart seriell zu seinem Ausgang zu verschieben, daß in Abhängigkeit von den binären Zuständen Null und Eins aus einer Impulsfolge, deren Impulse den ersten Impulsabstand aufweisen, eine Impulsfolge wird, die an den beabsichtigten Stellen den um einen ganzzahligen Faktor größeren Impulsabstand aufweist.

Vorteilhafte Weiterbildungen sind in den Unteransprüchen 2 und 3, ein fletriebsverfahren im Anspruch 4 und eine bevorzugte Verwendung im Anspruch 5 angegeben.

Darstellung der Erfindung

Die Erfindung wird im folgenden anhand der Figuren der Zeichnung näher erläutert.

Fig. I zeigt in Form eines Blockschallbildes den prinzipiellen Aufbau der crfindungs*?cmäßcn Schaltungsanordnung.

Fig. 2 zeigl das Prin/ipschaltbild einer bevorzugten Ausführungsform in der bekannten CMOS-Technik und

F i g. 3 zeigt verschiedene .Signalformen, die bei Betrieb der Anordnung nach F i g. 2 auftreten.

In Fig. I besteht das Schieberegister I aus η ersten Stufen II, 12, 13, 14, 15, 16, 17. über deren jeweilige Paralleleingänge Ml, 121, 131, 141, 151, 161, 171 das /7-stellige Binärwort parallel eingeschrieben werden kann. Die Gesamtzahl der Stufen des Schieberegisters 1 beträgt jedoch nach der Erfindung η + I. d.h. es ist noch die Stufe 18 vorhanden.

Der Serienausgang 103 des Schieberegisters I, der identisch mil dem Serienausgang der (n + l)tcn Slufe 18 ist, liegt einerseits am ersten Eingang 21 des NOR-Galters 2 und andererseits am Eingang 31 der Inverterstufe 3, deren Ausgang 33 zum Eingang 41 der Verzögcrungsstufe 4 führt. Die Verzögerungszeit der Verzögerungsstufe 4 ist gleich dem zweiten Impulsabstand b, der seinerseits ein gan/zahügcs Vielfaches des ersten Impulsabstands a ist (b = m ■ a). Beim Gegenstand des Untcranspruehs 3 gill, daß b doppelt so groß wie a ist (h = 2a; m = 2). Der Ausgang 43 der Verzögcrungsstufe 4 liegt am Paralleleingang 181 der (n + l)ten Stufe 18 des Schieberegisters 1.

Am zweiten Eingang 22 des NOR-Gatters 2 liegt über der Inverterstufe 5 eine Impulsfolge, deren Impulse die Impulsdauer t haben und deren Periodendauer Γ groll gegen die Impulsdauer 1 ist. wie dies schematisch der in

Fig, I gezeigte Impulsverlauf erkennen läßt. Die Periodendauer T ist praktisch gleich dem ersten Impulsabstand a, da, wie erwähnt, die Periodendauer T groß gegen die Impulsdauer f sein soll.

Der Ausgang 23 des NOR-Gatters 2 ist mit dem Schiebeimpuls-Eingang 101 des Schieberegisters 1 verbunden und bildet gleichzeitig den Ausgang für die entsprechend dem /i-stelligen Binärwort pulscodemodulierte Impulsfolge.

Im Prinzipschaltbild einer bevorzugten Ausführungsform nach F i g. 2, die in der bekannten CMOS-Technik, also der Technik komplementärer Isolierschicht-Feldeffekttransistoren, realisiert ist, sind von den Schieberegisterstufen 11 ... 18) nach Fig. I der Übersichtlichkeit halber lediglich die Stufen 14 ... 18 gezeigt. Diese Stufen sind im wesentlichen gieichartig aufgebaut, was insbesondere für die Stufen 14 ... 17 zutrifft, so daß lediglich die einzelnen Bauelemente der Stufe 14 mit besonderen Bezugszeichen versehen sind. Die Stufe 18, deren einzelne Bauelemente ebenfalls Bezugszeichen tragen, weist eine geringfügige Besonderheit auf, auf die unten noch näher eingegangen werden wird.

Das Grundelement der erwähnten CMOS-Technik ist bekanntlich der sogenannte CMOS-Inverter, der aus zwei komplementären Isolierschichl-Feldeffekttransistören des Anreicherungstyps besteht, die mit ihren gesteuerten Strompfaden in Serie geschaltet sind und deren miteinander verbundene Gate-Elektroden als Invertereingang dienen. Der gemeinsame Verbindungspunkt der beiden gesteuerten Sirompfade ist der jo Inverlerausgang, vgl. beispielsweise die US-PS 33 56 858. Um in F i g. 2 nicht für jeden vorhandenen CMOS-Invcncr eine derartige komplementäre Isolier-.schicht-Feldeffektlransisior-Sirukiur zeichnen zu müssen, ist lediglich das bekannte logische Symbrl für js Inverter, nämlich ein Halbkreis mit dem Invertierungspunkt am Ausgang gezeichnet.

Ein weiteres Grundelement der erwähnten CMOS-Technik ist das sogenannte Transmission-Gate, vgl. die US-PS 34 57 4^5, das ebenfalls aus zwei komplcmcntären Isolierschicht-Feldeffekttransistoren besteht, die mit ihren gesteuerten Strompfaden einander parallelgeschaltct sind und an deren Gate-Elektroden derartige Steuersginale anliegen, daß die beiden Transistoren gleichzeitig leitend gesteuert oder gesperrt werden können. Sorrit stellt das Transmission-Gate einen steuerbaren elektronischen Schalter für beide Stromrichtungen dar. da bekanntlich Feldeffekttransistoren symmetrische Transistoren sind.

Diese Grundelemcnte, uSo der CMOS-Inverter und das CMOS-Transmission-Gale. bilden die einzelnen Schiebcregist°rstufen nach F i g. 2. So besteht die Schieberegisterstufte 14 von ihrem Eingang 141 aus gesehen zunächst aus dem ersten CMOS-Transmission-Gate 142, dem ersten CMOS-Inverter 143, dem /weiten CMOS-Transmission-Gate 146 und dem zweiten CMOS-Invcrier 147. Den beiden CMOS-Invertern 143, 147 ist jeweils noch ein weiterer CMOS-Inverter parallclgcschaltet, und zwar in der Weise, daß der jeweilige Ausgang des ersten und zweiten CMOS· Inverters zum Eingang des drillen CMOS-Inverlcrs 144 bzw. fies vierten CMOS-Inverters 148 führt und deren Ausgang wiederum zum Eingang des zugeordneten ersten bzw. zweiten CMOS-Invcricrs 143, 147. Die beiden CMOS-Invcrtcr 144, 148 sind dabei so ausgelegt, h'> daß ihr Aiixgangswiciersland hochohmig ist. Somit stellen die beiden an(ipa^r< >llclgcschaltctcn CMOS-Inverter jeweils eine statische Speicherzelle dur.

Bei den CMOS-Transmission-Gates ist in F i g, 2 der jeweilige i.-Kiinaltransiuor der obere und der p-Kanaltransistor der untere der beiden parallelgeschalteten Isolierschicht-Feldeffekttransistoren, was durch die jeweiligen Substratpfeile zeichnerisch zum Ausdruck gebracht ist.

Die Verzögerungsstufe 4 nach Fig. I besteht im bevorzugten Ausführungsbeispiel der Fig.2 ebenfalls aus der Hintereinanderschaltung von CMOS-Invertern und CMOS-Transmission-Gates, nämlich aus den CMOS-Invertern 42, 45 und den CMOS-Transmission-Gates 44,46, die signalflußmäßig, also vom Ausgang 33 der Inverterstufe 3 zum Ausgang 43 der Verzögerungsschaltung 4 hintereinandergeschaltet sind.

Der geringfügige schaltungstechnische Unterschied der Stufe 18 des Schieberegisters 1 gegenüber dem Aufbau der Stufen 14 ... 17 besteht darin, daß der dem ersten CMOS-Inverter 143 in Stufe 14 entsprechende CMOS-Inverter als NAND-Gatter 183 ausgebildet ist. dessen einer Eingang mit dem vorausgehenden CMOS-Transmission-Gate 182 und ών-'ssen anderer Eingang mit dem Ausgang 43 der Verzögeiungssmfe 4 verbunden ist. Im übrigen entsprechen sich dai Transmission-Gate 186 und das Transmission-Gate !46 sowie die CMOS-Inverter 184, 187, 188 und die CMOS-Inverter 144,147,148.

Da die geschilderten Schieberegisterstufen zwei zueinander inverse bzw. komplementäre Taktsignale zur Steuerung der CMOS-Transmission-Gates benötigen, sind sowohl für die Ansteuerung der CMOS-Transmission-Gates 44, 46 der Verzögerungsstufe 4 als auch für die Ansteuerung der CMOS-Transmission-Gates in den Schieberegisterstufen zusätzliche Invertcrstiifen vorgesehen, nämlich die Inverterstufe 5 zur Ansteuerung der Verzögerungsstufe 4 und die Invertcrstufen 6, 7 zur Ansteuerung der Schieberegistersiufcn. Die dem zweiten Eingang 22 des NOR-Gatters 2 in Fig. I zugeführte Impulsfolge wird in Fig. 2 zunächst dem Eingang 51 der erwähnten zusätzlichen Inverterstuic 5 zugeführt, so daß an deren Ausgang 53 die dazu inverse Impulsfolge vorliegt, die dann dem Eingang 22 des NOR-Gatters 2 zugeführt wird. Die Signale am Eingang 51 und Ausgang 53 der Inverterstufe 5 sind mit A. B bezeichnet und den mit denselben Buchstaben gekennzeichneten Gateelektroden der CMOS-Transmission-Gates 44,46 zugeführt.

Der Ausgang 23 des NOR-Gatters 2 liegt am Eingang 61 der Inverterstufe 6 und deren Ausgang 63 am Eingang 71 der Inverterstufe 7, deren Ausgang 73 den Ausgang für die zu erzeugenden Impulsfolge bildet. Die Inverterstufe 7 ist hinsichtlich ihrer technologischen Abmessungen und Auslegungen der der Inverterstufe 6 angeglichen, da diese beiden Inverterstufen sämtliche Steuereiekiroden der im Schieberegister 1 vorhandenen CMOS-Transmission-Gates mit Taktsignalen versorgen müssen. Falls die am Ausgang angeschlossene weitere Schaltung auch vom Ausgang 23 des NOR-Gatters 2 betrieben werden kann, so kann dies auch direkt von diesem Ausgang au« erfolgen. Am Ausgang 63 der Inverterstufe 6 entsteht ein mit C bezeichnetes Signal und am Ausgang 73 ein mit D bezeichnetes Signal, die den entsprechend gekennzeichneten Gatn-Elcktroden der Transmission-Gates des Schieberegisters 1 zugeführt werden.

Die Fig. 3 zeigt verschiedene Signallormen. wie sie bei Betrieb der Anordnung nach Fig. 2 auftreten und aus der folgenden Funktionsbesehreibiing hervorgehen, wobei vorausgesetzt wird, daß das einem niedrigen

Potential zugeordnete Signal I. der binaren Null entspricht, d. h. es wird also die positive Logik vorausgesetzt. Die in F i g. 3 gezeigten Signale sind über Zeitachse / aufgetragen, wobei charakteristische Zeitpunkte mit den Buchstaben /:'... /"bezeichnet sind.

Zur Funktionsbeschreibung wird ferner vorausgesetzt, daß in den Stufen 14 ... 17 des Schieberegisters 1 folgendes Binarsignal enthüllen ist: 0 110. das in positiver Logik den Signalzusiänden L(I H L entspricht, /•erncr wird vorausgesetzt, daß auch in der zusätzlichen Stufe 11$ des Schieberegisters I eine binäre Null, also ein L-Signal enthalten ist. Dies bedeutet, daß zum Zeitpunkt I: in I·' i g. J an den Ausgängen der Stufen 14 bis 18 der jeweilige 11- bzw. I.-Pegel vorhanden ist.

Zwischen den Zeitpunkten /fund /■" werden die ersten Transmission-Gates 142... 182 leitend gesteuert, so daß sämtliche Signalpegel über die ersten Inverterstiifen 143/144 ... 183/184 zum Eingang der zweiten Transmission-Gates 146 ... 186 gelangen. Zum Zeilpunkt F werden diese Signalpcgcl über die zweiten Transmission-Gates 146 ... 186 und die zweiten Inverterslufen 147/148 ... 187/188 zu den Ausgängen der jeweiligen Stufen übertragen, wo sie bis zum Zeitpunkt Ganliegen.

Am Ausgang 103 des Schieberegisters 1 liegt somit ein !.-Signal, das über die in Serie liegenden Inverterslufen 3, 42 auch als L-Signal an den Eingang des Transmission-Gates 44 gelangt, vgl. Fig. 3c. Diese öffnet zum Zeitpunkt G und läßt dieses L-Signal über die Invcrtcrstufe 45 zum Η-Signal invertiert, an den Eingang des Transmission-Gates 46 gelangen, von wo es zum Zeilpunkt / an den zweiten Eingang des NAND-Gatters 183 gelangt, vgl. F i g. 3f. zu welchem Zeitpunkt am anderen Eingang ebenfalls ein 11-Signal liegt und somit an dessen Ausgang ein L-Signal vorhanden ist.

Ferner bewirkt das am Ausgang 103 des Schieberegisters 1 zum Zeitpunkt C liegende L-Signal zusammen mit dem zu diesem Zeitpunkt ebenfalls einen L-Pegel aufweisenden Ausgangssignal B der Inverierslufc 5 am Ausgang 23 des NOK-Gatters 2 ein I!-Signal, aus dem über die Inverterslufen 6 und 7 die Signale (". I) werden, d h. zwischen den Zeilpunkten C!. /entstehen die beiden zueinander komplementären bzw. inversen Taktsignalc für das Schieberegister I, vgl. Fig. 3d und 3e.

Aufgrund der /wischen den Zeitpunkten (!. ' auftielciuk'n Taklimpulse C. Ogelangt das am Ausgang der Stufe 17 dann vorhandene Il-Signal in die Stufe 18 und ist zum Zeilpunkt /am Ausgang 103 angelangt, vgl.

ι» F i g. 3c. Dies führt dazu, daß zwischen den Zeitpunkten K. \f während welcher Zeit wiederum ein B-Signal an den Eingang 22 gelangt, am Ausgang 23 des NOK-Gatters 2 ein L-Signal anliegt, so daß für das Schieberegister 1 keine Taktsignalc C. D entstehen, vgl.

¹' F i g. 3d und 3e.

Andererseits bewirkt das Il-Signal am Ausgang 103 über die Inverterslufen 3. 42, 45 und die "Transmission Gates 44, 46, daß zum Zeitpunkt M am zweiten Eingang des NAND-Gallcrs 183 ein L-Signal liegt, das ab dem

-'" Zeitpunkt Manch am Ausgang 103 des Schieberegisters auftritt und somit über das NOR-Gatter 2 bewirkt, daß der zum Zeilpunkt /Van dessen Eingang 22 gelangende B-Impuls von diesem Galler durchgelassen wird und somit wieder zwei inverse Taktimpulse C. D für das

- > Schieberegister 1 entstehen.

Zum Zeitpunkt N gelangt dann das zweite Il-Signal aus der Stufe 17 in die Slufe 18 und führt zwischen den Zeitpunkten /Vund ζ) wiederum zum eben geschilderten Korrekturmcchanismus. so daß zum Zeitpunkt Q keine

X'Taktimpulse C, D für das Schieberegister 1 auftreten. Erst zwischen den Zeitpunkten S. Γ gelangen wieder Taktimpulsc C. D an das Schieberegister 1, weil zum Zeilpunkt S die letzte Null des vorausgesetzten BinärwortcsO I I Dan den Ausgang 103gelangt.

i'· Aus der eben geschilderten Funktionsbeschreibung ist somit ersichtlich, daß die Taktsignalc C D. von denen das Signal D auch das Ausgangssignal der Schaltung ist. zwei verschiedene Impulsabstände aufweisen, die im Verhältnis von etwa I : 2 stehen und dem im

-!!'Schieberegister 1 enthaltenen Binärwort entsprechen.

Hierzu i Blatt Zeichnungen

Claims (5)

1. Patentansprüche;

   I. Schaltungsanordnung zur Erzeugung einer Impulsfolge mit einem vorgegebenen ersten Impulsabstand und mit einem sich um einen ganzzahligen ι Faktor größer als eins unterscheidenden zweiten Impulsabstand, die in Abhängigkeit von einem vorgegebenen n-stelligen Binärwort der binären Null bzw. der binären Eins zugeordnet sind, gekennzeichnetdurch i"

   ein das Binärwort in den π ersten Stufen enthaltendes^ + I )-stufiges Schieberegister (I);
   ein NOR-Gatter (2), dessen erster Eingang (21) am Serienausgang (103) des Schieberegisters (1) und dessen Ausgang (23) am Schiebesignal-Eingang (101) des Schieberegisters (1) liegt;
   eine erste Inverterslufe (5), deren Eingang (51) eine Impulsfolge mit gegenüber ihrer Impulsdauer (t) großer Periodendauer (T)zugeführt ist, die praktisch gleich dem errten Impulsabstand (a) ist, und deren Ausgang (23) am zweiten Eingang (22) des NOR-Gatiers(2)liegt;

   eine zweite Inverterstufe (3), deren Eingang (31) am Serienausgang (103) des Schieberegisters (1) liegt und eine Verzögerungsstufe (4), deren Verzögerungszeit gleich dem zweiten Impulsabstaird (b) ist und deren Eingang (41) mit dem Ausgang (33) der zweiten Inverterstufe (3) und deren Ausgang (43) mit dem Parallcleingang (181) der (n + l)ten Stufe (18) des Schieberegister (1) verbunden ist.
2. 2.Schaltungsanordnung nach Anspruch !,gekennzeichnet durch die Reai.sicrunj, in der bekannten CMOS-Technik.
3. 3. Schaltungsunordnung nach A ispruch I oder 2, J5 dadurch gekennzeichnet, daB der zweite Impulsabstand doppelt so groß wie der erste ist.
4. 4. Verfahren zum Betrieb einer Schallungsanordnung nach einem der Ansprüche I bis 3. dadurch gekennzeichnet, daß das Binärwort in die η ersten Stufen des Schieberegisters (1) parallel eingegeben wird.
5. 5. Verwendung der Schaltungsanordnung nach einem der Ansprüche 1 bis 3 in einem Infrarot-Fernc^uersender. *5