DE3331043C2 - - Google Patents

Description

Die Erfindung betrifft einen elektronischen Zeitlagenschalter, bei dem die Daten (-Bits) eines Rahmens seriell in ein Schieberegister eingegeben werden.

Ein derartiger Zeitlagenschalter wird dazu verwendet, die in vorgegebener Reihenfolge in eine Speichereinrichtung eingeschriebenen Daten in beliebiger Reihenfolge auszulesen, und zwar entsprechend einer Adressenbestimmungs- Reihenfolge, die auf einer Information einer Verbindung basiert, wie z. B. bei einem Sprechweg-Schalter einer digitalen Telefonvermittlung. Da eine mit einer Vielzahl von Zellen verbundene Datenleitung von einem Speicherausgang angesteuert wird, ist die Betriebsgeschwindigkeit eines solchen Zeitlagenschalters kleiner als die eines Registers oder von Logik-Schaltkreisen, so daß solche Zeitlagenschalter bei Hochgeschwindigkeitssprechwegen, wie z. B. der Vermittlung eines Breitbandkanals oder einer Telefon-Satelliten-Verbindung, nicht verwendet werden können.

Es wurde schon ein Zeitlagenschalter vorgeschlagen, der einen Multiplexer, bestehend aus einem Schieberegister und Logik-Gattern, verwendet, wobei der Zeitlagenschalter keine Speichereinrichtung verwendet, denn er ist so aufgebaut, daß er Daten, basierend auf einer einzigen Adresseninformation simultan auswählt. Will man aber einen hochintegrierten Zeitlagenschalter herstellen, so muß man notwendigerweise einen ODER-Gatter-Schaltkreis mit mehreren Eingängen verwenden, was nicht nur die Arbeitsgeschwindigkeit verringert, sondern auch die Größe des Dekoders und die Anzahl von Steuerleitungen vergrößert, so daß man keinen praktikablen Zeitlagenschalter erhält.

Ein derartiger Zeitlagenschalter ist beispielsweise aus der US-PS 43 44 170 bekannt, in der ein Matrix- Schalter mit Gattersteuerkreisen beschrieben ist, bei dem eine Vielzahl von Multiplexern verwendet wird, deren Anzahl gleich der Anzahl von parallel zu verarbeitenden Daten ist. Dadurch soll die Verringerung der Betriebsgeschwindigkeit kompensiert werden, die durch die Verwendung einer ODER-Gatter-Schaltung mit mehreren Eingängen bedingt ist. Mit dem bekannten System kann, selbst wenn die Multiplexer bei geringer Geschwindigkeit arbeiten, eine Vermittlungsgeschwindigkeit erreicht werden, die gleich der der Schieberegister ist, so daß ein Zeitlagenschalter mit extrem hoher Geschwindigkeit realisiert werden kann. Ein derartiges herkömmliches System erfordert jedoch eine große Anzahl von Bauteilen, wobei diese Anzahl gleich dem Quadrat des Multiplexer- Grades ist, so daß es Schwierigkeiten bereitet, ein hochintegriertes System zu schaffen.

Ferner ist aus der Literaturstelle Schwertfeger, Vermittlungssystem für Nachrichtennetze, 1. Auflage Berlin 1977, VEB Verlag Technik, Seiten 257 bis 261, bekannt, Schaltungen mit Multiplexern zu verwenden, wobei die Schaltelemente mehrere Ebenen umfassen. Mit steigender Anzahl von Eingängen der Multiplexer steigt auch die Anzahl der Ebenen. Die Verzögerung wird dabei durch die Gesamtsumme der Einzelverzögerungen der Schalter bestimmt, die in der gewählten Route zwischen dem Eingangsanschluß und dem Ausgangsanschluß angesteuert werden. Da diese Anzahl von Schaltern gleich der Anzahl von Ebenen ist, wächst mit der Anzahl von Eingängen der Multiplexer auch deren Verzögerung. Insofern arbeiten derartige Schaltungen mit relativ geringer Geschwindigkeit.

Aufgabe der Erfindung ist es daher, einen Zeitlagenschalter der eingangs genannten Art dahingehend zu verbessern, daß die Anzahl seiner Bauelemente verringert, seine Kapazität aber vergrößert wird, wobei zugleich eine hohe Betriebsgeschwindigkeit gewährleistet bleiben soll.

Der erfindungsgemäße elektronische Zeitlagenschalter ist gekennzeichnet durch folgende Merkmale:

• a) Es sind mehrere aufeinanderfolgende Stufen vorgesehen, wobei jede Stufe eine oder mehrere Einheiten aufweist und jede Einheit hintereinandergeschaltete erste und zweite Register und einen Schalter aufweist, der an den Ausgang eines jeden zweiten Registers geschaltet ist und dessen Betrieb von einem Steuersignal kontrolliert wird;
• b) die Einheiten einer Stufe sind zu einer oder mehreren Gruppen zusammengefaßt, wobei die Anzahl von Einheiten in einer Stufe - außer der ersten Stufe - gleich der Anzahl der Gruppen in der vorhergehenden Stufe ist;
• c) die Schalter jeder Gruppe in einer Stufe weisen einen gemeinsamen Verbindungspunkt auf;
• d) die Verbindungspunkte der Gruppe in einer vorhergehenden Stufe sind mit den ersten Registern der entsprechenden Einheiten der nachfolgenden Stufe verbunden, wobei diese Einheiten den Gruppen der vorhergehenden Stufen entsprechen;
• e) es sind Mittel vorgesehen, um sequentiell Steuersignale mit vorbestimmten Zeitabständen auf die Schalter in den Stufen aufzubringen, wobei die ersten Register der ersten Stufe sequentiell nacheinander aufgebrachte Daten zu einem ersten Zeitpunkt speichern;
• f) es sind Mittel zum Aufbringen eines gemeinsamen Rahmenimpulses auf die zweiten Register der ersten Stufe vorgesehen, um die Inhalte der jeweiligen ersten Register zu speichern;
• g) die ersten Register der zweiten und der darauffolgenden Stufen speichern sequentiell Daten, die von den Verbindungspunkten der Gruppen der jeweils vorhergehenden Stufe herkommen, und zwar über einen ersten Taktimpuls zu einem zweiten Zeitpunkt;
• h) die zweiten Register der zweiten und der darauffolgenden Stufen speichern sequentiell Daten zu einem dritten Zeitpunkt, der zum zweiten Zeitpunkt synchron liegt, und zwar über einen zweiten Taktimpuls mit einer zum ersten Taktimpuls umgekehrten Phase, wodurch zu einem vorbestimmten Zeitpunkt gespeicherte Daten zu einem anderen Zeitpunkt zur Verfügung gestellt werden.

Es darf darauf hingewiesen werden, daß die simultane Auswahl beim Stand der Technik die Entwicklung von elektronischen Schaltern in hoch integrierter Form verhindert hat; mit dem erfindungsgemäßen elektronischen Zeitlagenschalter wird hingegen in vorteilhafter Weise parallel gearbeitet, und zwar in Form eines Tannenbaumnetzwerkes unter Beanspruchung einer gewissen Zeitdauer.

Bei einer speziellen Ausführungsform des erfindungsgemäßen Zeitlagenschalters sind die ersten und zweiten Registers jeweils durch Transfer-Gatterschaltkreise, Inverter und Speicherkapazitäten gebildet.

Bei einer anderen Ausführungsform des erfindungsgemäßen Zeitlagenschalters sind die ersten und zweiten Register durch eine Master-Einheit und eine Slave-Einheit eines Master-Slave-D-Flip-Flops gebildet.

Bei einer weiteren Ausführungsform des erfindungsgemäßen Zeitlagenschalters ist vorgesehen, daß die ersten Register der ersten Stufe einen Teil eines Schieberegisters bilden, das mehrere Stufen aufweist, wobei die an einen Anschluß des Schieberegisters angelegten Daten sequentiell durch das Schieberegister hindurchgeschoben werden, und zwar entsprechend angelegten Taktimpulsen.

Bei einer weiteren speziellen Ausführungsform des erfindungsgemäßen Zeitlagenschalters ist vorgesehen, daß ein an die paarweise zusammengefaßten Einheiten der einzelnen Stufen angelegtes Steuersignal durch Dekodieren einer Adresseninformation erzeugt wird, die aus einem Schaltersteuer-Speicher auslesbar ist.

In Weiterbildung der speziellen Ausführungsform sind zusätzliche Einrichtungen vorgesehen, die die Steuersignale für die zugeordneten Stufen verzögern, indem sie eine Adresseninformation um 1 Bit gegenüber dem Steuersignal der benachbarten vorhergehenden Stufe verzögern.

Bei einer weiteren Ausführungsform des erfindungsgemäßen Zeitlagenschalters ist vorgesehen, daß die Daten den ersten Registern der ersten Stufe parallel zugeführt werden und mittels eines Zeitsteuersignals in die zugeordneten ersten Register übernommen werden, welches von einem rückgekoppelten Schieberegister ausgegeben wird, das als Abtastsignalgenerator dient.

Bei dieser speziellen Ausführungsform des Zeitlagenschalters erweist es sich als zweckmäßig, wenn die jeweiligen Stufen des rückgekoppelten Schieberegisters mit D-Flip-Flops aufgebaut sind.

In Weiterbildung des erfindungsgemäßen Zeitlagenschalters ist vorgesehen, daß das erste Register aus einem Transfergatter und einem Inverter aufgebaut ist, daß das zweite Register und der Schalter durch die Kombination eines weiteren Transfergatters und eines weiteren Inverters gebildet sind, und daß die entsprechenden Transfergatter des zweiten Registers, die ein Paar bilden, so verschaltet sind, daß sie unterschiedliche Steuersignale über UND-Gatter empfangen, wobei diese Steuersignale mittels Taktimpulsen übermittelt werden, die sich von denen des ersten Registers unterscheiden.

In Weiterbildung des erfindungsgemäßen Zeitlagenschalters ist vorgesehen, daß die aufeinanderfolgenden Stufen eine dritte Einheit aufweisen, welche die ersten und zweiten Register sowie einen an den Ausgang des zweiten Registers angeschlossenen Schalter enthält.

Die Erfindung wird nachstehend anhand von Ausführungsbeispielen und unter Bezugnahme auf die Zeichnung ausführlich erläutert. Es zeigt

Fig. 1 ein Schaltbild des grundsätzlichen Aufbaus des elektronischen Zeitlagenschalters gemäß einem Ausführungsbeispiel;

Fig. 2 ein Blockschaltbild mit Einzelheiten des elektronischen Zeitlagenschalters, der mit einem Minimum an Bauelementen aufgebaut ist, entsprechend dem Ausführungsbeispiel gemäß Fig. 1;

Fig. 3 ein Zeitdiagramm zur Erläuterung der Arbeitsweise des elektronischen Zeitlagenschalters gemäß Fig. 2;

Fig. 4 ein Blockschaltbild eines weiteren Ausführungsbeispiels des elektronischen Zeitlagenschalters;

Fig. 5 ein Zeitdiagramm zur Erläuterung der Betriebsweise des elektronischen Zeitlagenschalters gemäß Fig. 4;

Fig. 6 ein Blockschaltbild eines weiteren Ausführungsbeispiels des elektronischen Zeitlagenschalters; und in

Fig. 7 ein Schaltbild eines modifizierten Elementes mit minimalem Bauteilaufwand, das bei dem elektronischen Zeitlagenschalter verwendet wird.

Fig. 1 zeigt das Grundkonzept des Schalters nach der Erfindung. Die Bezugszeichen 10 A und 10 B bezeichnen erste Register, die jeweils einen Dateneingangsanschluß DI 1 aufweisen, einen Eingangsanschluß TS 1 für ein Zeitsteuersignal sowie einen Ausgangsanschluß O 1. Jedes Register speichert die an den Dateneingangsanschluß DI 1 angelegten Daten entsprechend dem Zeitsteuersignal, das an den Zeitsteuersignal Eingangsanschluß TS 1 angelegt wird. Sein Ausgangssignal erscheint an dem Ausgangssignalanschluß O 1. Bei dem in Fig. 1 dargestellten Ausführungsbeispiel werden die ersten Register durch einen Feldeffekttransistor FET 1 gebildet, welcher einen Transfergatterschaltkreis bildet sowie durch einen Inverter INV 1. Der Dateneingangsanschluß DI 1 ist mit einer der Elektroden des Feldeffekttransistors FET 1 verbunden, während der Eingang des Inverters ENV 1 mit der anderen Elektrode des Feldeffekttransistors verbunden ist. Die Steuerelektrode des Feldeffekttransistors FET 1 ist mit dem Zeitsteuersignaleingangsanschluß TS 1 verbunden. Mit einem solchen Aufbau werden eingegebene Daten nach dem Anlegen des Zeitsteuersignals an den Zeitsteuersignaleingangsanschluß TS 1 in einem Kondensator C₁ gespeichert, welcher mit dem Eingang des Inverters verbunden ist. Werden MOS- oder CMOS-Schaltkreise verwendet, so wird der Kondensator C₁ durch deren parasitären Kapazitäten der Gate-Elektrode des MOS- oder CMOS-Transistors geschaffen; falls gewünscht, können jedoch auch unabhängige Kapazitätselemente verwendet werden. Die Bezugszeichen 20 A und 20 B bezeichnen zweite Register, die jeweils einen Eingangsanschluß DI 2, einen Zeitsteuersignaleingangsanschluß TS 2 und einen Ausgangsanschluß O 2 aufweisen, wobei sie in gleicher Weise aufgebaut sind wie die ersten Register 10 A und 10 B. Jeder Dateneingangsanschluß DI 2 ist mit einer Elektrode eines Feldeffekttransistors FET 2 verbunden, wobei der Zeitsteuersignaleingangsanschluß TS 2 mit den Steuerelektroden des Feldeffekttransistors FET 2 verbunden ist und die andere Elektrode des Feldeffekttransistors FET 2 mit dem Eingang eines Inverters INV 2 verbunden ist, dessen Ausgang mit dem Anschluß O 2 verbunden ist. Erscheint ein Zeitsteuersignal an dem Anschluß TS 2, so werden die Ausgänge der ersten Register 10 A und 10 B entsprechend in den Kondensatoren C₂ gespeichert.

Die Bezugszeichen 30 A und 30 B bezeichnen Schalter, die jeweils einen Steuersignalanschluß CS besitzen und die zwischen Eingangsanschlüssen DI 3 und Ausgangsanschlüssen O 3 liegen. Sie werden durch Steuerinformationen oder -signale über die Steueranschlüsse CS ein- bzw. ausgeschaltet. Jeder Eingangsanschluß DI 3 ist mit dem Ausgangsanschluß des Inverters INV 2 verbunden.

Bei der Erfindung bilden die hintereinandergeschalteten ersten und zweiten Register und der Schalter ein Grundelement, wobei benachbarte Grundelemente mit den Ausgängen der entsprechenden Schalter miteinander verbunden sind. Die Ausgangssignale der entsprechenden Grundelemente werden über einen gemeinsamen Verbindungspunkt CP zu nachfolgenden Stufen übermittelt. Bei diesem Ausführungsbeispiel ist eine Vielzahl solcher Grundelemente vorgesehen, die als Mehrfach-Stufen verbunden sind und so eine Tannenbaumschaltkreisanordnung bilden. Im konkreten Fall sind die Schalter 30 A und 30 B durch elektronische Schalter gebildet, wie z. B. durch UND-Gatter, und die gemeinsame Verbindung zwischen den Grundelementen wird durch ein ODER-Gatter hergestellt.

Bei diesem Aufbau werden die im Zeitmultiplex den ersten Registern 10 A und 10 B zugeführten Daten in den zweiten Registern 20 A und 20 B mit vorgegebener zeitlicher Ablauffolge verriegelt bzw. gespeichert und die so verriegelten bzw. gespeicherten Daten werden mit einer vorgegebenen Zeitsteuerung gemäß einer Steuerinformation sequentiell ausgegeben. Da die Grundelemente in Form eines Tannenbaumnetzwerkes verschaltet sind, kann die Anzahl dieser Grundelemente in den nachgeschalteten Stufen verringert werden. Folglich kann mit der Erfindung ein hoch integrierter Schaltkreis gebildet werden, der weniger Bauelemente enthält als die Einrichtungen des Standes der Technik. Weiter kann, da die Arbeitsgeschwindigkeit des elektronischen Zeitschalters mit der die Daten speichernden Registern übereinstimmend gemacht werden kann, ein Hochgeschwindigkeitsschalter mit hohem Integrationsgrad erhalten werden.

Fig. 2 zeigt ein Ausführungsbeispiel, bei dem eine Vielzahl von Grundelementen der Fig. 1 zur Bildung von 12 Multiplex- Zeitschaltern verwendet werden. In Fig. 2 bezeichnet ein Block 21 ein 12stufiges Schieberegister, das die an einem Eingang sequentiell angelegten Daten in Übereinstimmung mit Taktimpulsen Φ und verschiebt. Für die weitere Beschreibung werden die Stufen 21 A und 21 B als typisches Beispiel des Schieberegisters 21 beschrieben. Jede der Stufen 21 A und 21 B enthält die ersten Register 10 A und 10 B der Fig. 1, wobei diese Stufen so aufgebaut sind, daß sie Eingangsdaten in Abhängigkeit von dem Taktimpuls übernehmen. Diese Stufen 21 A und 21 B besitzen Register 11 A und 11 B, die den gleichen Aufbau wie die ersten Register haben und die von dem Taktimpuls getriggert werden, wobei der Taktimpuls gegenüber dem Taktimpuls Φ um 180° phasenverschoben ist. Die Register 11 A und 11 B sind den ersten Registern 10 A und 10 B vorgeschaltet. Daten D _in werden dem Register 11 A eingegeben, während der Ausgang des ersten Registers der Vorstufe 21 A dem Register 11 B zugeführt wird. Die auf das Register 21 A des Schieberegisters 21 folgenden Stufen sind in gleicher Weise aufgebaut, so daß der Ausgang des ersten Registers 10 A der Vorstufe unter der Zeitsteuerung des Taktimpulses Φ übernommen wird und dann zu dem ersten Register der nachfolgenden Stufe weitergeleitet wird, und zwar unter der Zeitsteuerung des Taktimpulses Φ.

In Fig. 2 ist weiterhin ein 12-Byte-Verriegelungsschaltkreis vorgesehen, der die Inhalte der entsprechenden Stufen der Schieberegister parallel und gleichzeitig verriegelt, d. h. die Ausgänge der entsprechenden ersten Register werden unter der Zeitsteuerung der Rahmenimpulse FP dem Verriegelungsschaltkreis 22 zugeführt, welcher dem zweiten Register 20 A in Fig. 1 entspricht. Weiterhin sind Multiplexer 23 bis 28 mit 2 Eingängen vorgesehen, welche ein spezifisches Paar von 2-Bit-Ausgängen unter der Steuerung eines Steuersignals S 1, das später beschrieben wird, selektiv ausgeben. Jeder der Multiplexer 23 bis 28 entspricht einer Kombination von Schaltern 30 A und 30 B der Fig. 1. Der oben beschriebene Aufbau kann für alle Schieberegister 21, den Verriegelungsschaltkreis 22 und die Multiplexer 23 bis 28 der Fig. 2 verwendet werden, wobei diese Elemente die erste Stufe des elektronischen Zeitschalters der Erfindung bilden.

Faßt man die Betriebsweise der verschiedenen, den ersten Schalter der ersten Stufe bildenden Elemente zusammen, so übernimmt das Schieberegister 21 die Eingangsdaten D _in unter Steuerung der Taktimpulse Φ und und schiebt diese Daten zu der nachfolgenden Stufe. Der Verriegelungsschaltkreis 22 verriegelt simultan die Daten aller Stufen des Schieberegisters 21 unter der Steuerung des Rahmenimpulses FP. Die Ausgänge des Verriegelungsschaltkreises 22 sind mit Eingangsanschlüssen der zugeordneten Multiplexer 22 bis 28 verbunden, wobei jeder von ihnen eine der beiden Eingangsdateninformationen unter der Steuerung eines gemeinsamen Steuersignals S 1 auswählt und ausgibt.

Es sind weitere Register 31 bis 36 und 38 bis 43 vorgesehen, wobei die Register 31 bis 36 dem ersten Register 10 A der Fig. 1 entsprechen und die Register 38 bis 43 dem zweiten Register 20 A der Fig. 1 entsprechen. Die Ausgänge der Multiplexer 23 bis 28 werden von den zugeordneten Registern 31 bis 36 übernommen, und zwar unter Steuerung des Taktimpulses Φ, während die Ausgänge dieser Register 31 bis 36 unter der Steuerung des Taktimpulses übernommen werden.

Zum selektiven Ausgeben einer der beiden Eingangsinformationen und Steuerung eines Steuersignals S 2 sind Multiplexer 44 bis 46 mit zwei Eingängen vorgesehen, welche weiter unten beschrieben werden. Ähnlich wie die Multiplexer 23 bis 28 entsprechen die Multiplexer 44 bis 46 den Schaltern 10 A und 10 B der Fig. 1.

Die oben beschriebenen Elemente bilden die zweite Stufe des Zeitschalters, wobei ihre Betriebsweise nachfolgend kurz beschrieben wird. Die Ausgänge der Register 23 bis 28 werden in die Register 31 bis 36 und 38 bis 43 übernommen, und zwar unter der Steuerung der Taktimpulse Φ und . -Die Register 31, 38 und 32, 39 sind mit dem Multiplexer 44 verbunden, die Register 33, 40 und 34, 41 mit dem Multiplexer 45 und die Register 35, 42 und 36, 43 mit dem Multiplexer 46. Entsprechend dem gemeinsamen Steuersignal S 2 geben die Multiplexer 44 bis 46 eines ihrer beiden Eingangssignale dann aus. Wie später beschrieben wird, wird das Steuersignal S 2 ein Bit später erzeugt, bezogen auf die entsprechende Adreßinformation.

Es sind weitere Register 49 bis 51 und 53 bis 55 vorgesehen, wobei die Register 49 bis 51 dem ersten Register 10 A der Fig. 1 entsprechen, während die Register 53 bis 55 dem zweiten Register 20 A der Fig. 1 entsprechen. Die Ausgänge der Multiplexer 44 bis 46 werden unter der Steuerung des Taktimpulses Φ in die zugeordneten Register 49 bis 51 übernommen, während die Ausgänge dieser Register unter der Steuerung des Taktimpulses von den zugeordneten Registern 53 bis 55 übernommen werden.

Weiterhin ist auch ein Multiplexer 58 mit drei Eingängen vorgesehen, der eine von drei Eingangsinformationen auswählt, und zwar unter einem später beschriebenen Steuersignal. Dieser Multiplexer 58 enthält drei Schalter gemäß Fig. 1, die durch ein Steuersignal S 3 ein- bzw. ausgeschaltet werden.

Diese Elemente bilden die dritte Stufe des Zeitschalters, wobei ihre Arbeitsweise wie folgt ist: Die Ausgänge der Multiplexer 44 bis 46 werden in zugeordneten Registern 49 bis 51 und 53 bis 55 gespeichert entsprechend den Taktimpulsen Φ und . Die Ausgänge der Register 49 bis 51 und 53 bis 55 werden dem Multiplexer 58 zugeführt, der eine der drei Eingangsdateninformationen unter Steuerung des Steuerungssignals S 3 auswählt. An den Ausgangsanschluß des Multiplexers 58 sind zwei in Reihe geschaltete Register 60 und 61 angeschlossen, die durch Taktimpulse Φ und gesteuert werden, zur Übernahme der Ausgänge des Multiplexers 58. Diese Register bilden einen 1-Bit-Verriegelungs- Schaltkreis.

Es sei darauf hingewiesen, daß die Register 31 bis 36, 38 bis 43, 49 bis 51 und 53 bis 55 mit den Registern 36 und 38, 49 und 53 kombiniert sind, so daß sie als Verzögerungselemente dienen, was bewirkt, daß der Multiplexer als Leitung für serielle Eingabe dient.

In diesem Falle ist zwischen einem Schaltersteuerspeicher 60 und einen Dekoder 68 ein zweistufiges Register 69 geschaltet, das von den Taktimpulsen Φ und gesteuert wird, um ein Steuersignal um 2 Bits zu verzögern, wodurch der Multiplexer als besagte Leitung für serielle Eingabe (Pipeline) betrieben wird. Der Schaltersteuer-Speicher 63 besteht aus mehreren rückgekoppelten Schieberegistern und speichert von außen angelegte Steuerinformationen, die in bezug zu den Daten steht, so daß es sich hier um ein Random-Adreß-Signal handelt.

Der Schaltersteuer-Speicher 63 speichert in zufälliger Reihenfolge 12 vier-Bit-Adreß-Informationen, die jeweils eine der 12 Stufen des Schieberegisters 21 bezeichnen. Der Inhalt des Speichers 63 wird entsprechend den Taktimpulsen Φ und ausgegeben. Die Adressen des Schaltersteuer- Speichers 63 werden in drei Teiladressen A 1 (1 Bit), A 2 (1 Bit und A 3) (2 Bits) aufgeteilt.

An den Speicher 63 ist ein 1-Bit-Dekoder 65 angeschlossen, der ein Bit der Adresse A 1 des Bits niedrigster Ordnung (LSB) der in dem Speicher 63 gespeicherten Adresse dekodiert, um ein Steuersignal S 1 für das Ein- bzw. Ausschalten der Schalter 30 A und 30 B der Fig. 1 zu erzeugen, welche paarweise in den Multiplexern 23 bis 28 vorhanden sind. Weiterhin ist ein 1-Byte-Dekoder 66 vorgesehen, um ein Bit der Adresse A 2 zu dekodieren, da es benachbart zu dem Bit niedrigster Ordnung der Adresse A 1 liegt, zur Bildung eines Steuersignals S 2, das die mit den Multiplexern 44 bis 46 paarweise verbundenen Schalter ein- bzw. ausschaltet. Zwischen dem Schaltersteuerspeicher 63 und dem Dekoder 66 ist ein Register 67 vorgesehen, das von Taktimpulsen Φ und gesteuert wird und das das Steuersignal S 2 um 1 Bit verzögert, so daß die Multiplexer 44 bis 46 als die erwähnte Leitung für serielle Eingabe (Pipeline) dienen. Der Dekoder 68 dekodiert die Zwei-Bit-Adresse A 3, d. h. das Bit mit der höchsten Rangfolge (MSB) und das darauffolgende Bit zur Ein- und Ausschaltung der drei Schalter des Multiplexers 58.

Im folgenden wird die Betriebsweise des Zeitschalters der Fig. 2 unter Bezugnahme auf die Zeitdiagramme der Fig. 3A bis 3J erläutert. In der folgenden Beschreibung wird lediglich auf den Taktimpuls Bezug genommen. Es sei jedoch darauf hingewiesen, daß in Wirklichkeit die Verriegelungs- und Verschiebeoperationen durch die Taktimpulse Φ und bewirkt werden, welche gegenphasig zueinander sind. Alle 12 Taktimpulse Φ wird der in Fig. 3B dargestellte Rahmenimpuls FP erzeugt, wobei in dieser Figur auch die Aufteilung des Rahmens erkennbar ist.

Innerhalb jedes Rahmens werden 12 Daten bzw. Datenimpulse in das Schieberegister 21 übernommen und die in dem vorhergehenden Rahmen übernommenen 12 Datenimpulse ausgelesen. Wie aus Fig. 3C zu erkennen, werden zwischen dem ersten und dem zwölften Taktimpuls die Daten b 1 bis b 12 sequentiell in das Schieberegister 21 übernommen. In gleicher Weise werden zwischen dem dreizehnten und vierundzwanzigsten Taktimpuls die Daten c 1 bis c 12 übernommen und zwischen dem fünfundzwanzigsten und sechsunddreißigsten Taktimpuls die Daten d 1 bis d 12. Beim zwölften Taktimpuls Φ wird der Rahmenimpuls FP erzeugt, so daß die Daten b 1 bis b 12 zu dem Verriegelungsschaltkreis 22 übermittelt werden, wobei es sich hierbei um die Daten handelt, die während des vorhergehenden Rahmens (Fig. 3D) in das Register 21 übernommen wurden. In gleicher Weise werden beim vierundzwanzigsten Taktimpuls Φ die Daten c 1 bis c 12 übernommen. Weiterhin sendet der Schalter-Steuerspeicher 63 die Leseadresse für die in dem vorhergehenden Rahmen übernommenen Daten synchron mit dem Taktimpuls Φ aus. Beispielsweise werden während der zwölf Takte, die auf den zwölften Taktimpuls Φ folgen, die beliebigen Adressen bA bis bL zum Auslesen der Daten b 1 bis b 12 ausgesandt. Von diesen Adressen wird das dekodierte Signal S 1 (Fig. 3E) des niederrangigsten Bits (LSB) der Adresse bA 1 an die Multiplexer 23 bis 28 angelegt, so daß die von diesen Multiplexern ausgewählten Daten (bA 1) zu den Registern 38 bis 43 (Fig. 3H) über die Register 31 bis 36 gesandt werden. Detaillierter werden zuerst 6 Daten aus den Daten b 1 bis b 12, die in dem Verriegelungsschaltkreis 24 verriegelt sind, ausgewählt und dann in den Registern 38 bis 43 gespeichert. Die Betriebsweise der Register 31 bis 36 und 38 bis 43 wird im folgenden detaillierter unter Bezugnahme auf die Register 31 bis 38 beschrieben, die repräsentativ für die anderen Register sind. Während die Vorstufe 31 die Daten übernimmt, hält die folgende Stufe 38 die bereits übernommenen Daten. Sieht man das Vorstufenregister 31 als Speicher des Vorstufenmultiplexers 23 an und das nachgeschaltete Register 38 als Speicher des nachgeschalteten Multiplexers 44, so bilden die entsprechenden Multiplexer Schaltkreismodule gleichen Aufbaus, die jeweils an ihren Eingängen und Ausgängen Verriegelungsschaltkreise haben.

Die Teiladresse bA 2 wird nach Verzögerung um einen Taktimpuls zu dem Dekoder 66 übermittelt, wo das dekodierte Signal S 2 (Fig. 3F) gebildet wird. Als Antwort auf dieses Signal S 2 wählen die Multiplexer 44 bis 46 die Daten bA 2 aus, die über die Register 49 bis 51 zu den Registern 53 bis 55 übermittelt werden (Fig. 3I). Folglich speichern die Register 53 bis 55 drei Daten, die durch die Teiladressen bA 1 und bA 2 aus den Daten b 1 bis b 12 ausgewählt wurden. Die Adresse mit dem höchstrangigen Bit wird wiederum um einen Taktimpuls verzögert und dann dem Dekoder 38 zugeführt, zur Bildung eines dekodierten Signals S 3 (Fig. 3G). In Antwort auf dieses Signal wählt der Multiplexer 58 eine der drei Dateninformationen (bA 2) aus, die in den Registern 53 bis 55 gespeichert sind. Die ausgewählte Dateninformation wird als Dateninformation bA 3 über das Register 60 dem Register 61 zugeführt und dort gespeichert und anschließend an einen externen Schaltkreis ausgegeben.

Der oben beschriebene Vorgang wird kontinuierlich für die Adressen bB . . . bL . . . kontinuierlich ausgeführt. Veranlaßt man, daß die Multiplexer als Einrichtung für serielle Dateneingabe (Pipeline) arbeiten, so kann das Auslesen beliebiger Adressen parallel erfolgen und gleichzeitig mit der Eingabe der Daten in die Schieberegister. Da das Einlesen von Daten in ein Schieberegister letztlich das gleiche ist wie ein sequentielles Einschreiben, stellt die oben beschriebene Betriebsweise die Betriebsweise eines Zeitschalters dar, welche durch sequentielles Schreiben und wahlfreies Auslesen bewirkt wird.

Es sei darauf hingewiesen, daß die Erfindung nicht auf das oben beschriebene Ausführungsbeispiel beschränkt ist und daß verschiedene Änderungen und Modifikationen möglich sind. Beispielsweise können, obwohl in den obigen Ausführungsbeispielen die Anzahl der Datenbits gleich 1 war, die Daten auch mehrere Bits enthalten. Müssen beispielsweise 8 Datenbits verarbeitet werden, so können 8 Schaltkreise gemäß Fig. 2 parallel zueinander geschaltet werden.

Da, wie oben beschrieben, bei dem elektronischen Zeitschalter nach der Erfindung das sequentielle Einschreiben durch Schieberegister durchgeführt wird und da das wahlfreie Auslesen durch die als "Pipeline" ausgebildeten Multiplexer, die aus Registern und Multiplexern bestehen, durchgeführt wird, kann jeder Vorgang mit einer Geschwindigkeit durchgeführt werden, die im wesentlichen gleich der Betriebsgeschwindigkeit der Schieberegister ist (einige 10 bis einige 100 MHz).

Diese Geschwindigkeit ist extrem hoch im Vergleich mit der Zykluszeit der Speichereinrichtung. Da die Anzahl der Sprechwege (Eingangsschieberegister und Multiplexer) proportional dem Multiplexergrad n ist und da die Anzahl der Steuerspeicher-Einrichtungen proportional n log₂n ist, ist die Anzahl dieser Schaltkreiselemente deutlich kleiner als bei Matrix-Schaltkreisen, bei denen sie n² ist. Da bei der Erfindung ein gleichzeitiges Einschreiben und Auslesen möglich ist, kann die Anzahl der erforderlichen Taktzyklen auf die Hälfte reduziert werden gegenüber einer Schaltung, bei der Einschreiben und Auslesen unabhängig voneinander durchgeführt werden müssen. Da die Daten bei der Erfindung zu jedem Zyklus oder Rahmen in Speicherschaltkreise eingeschrieben werden, die als Register, Verriegelungsschaltkreise oder ähnliches aufgebaut sind, können dynamische Schaltkreise verwendet werden, so daß ein Zeitschalter aufgebaut werden kann, der eine geringere Anzahl von Baukomponenten aufweist und der mit geringerem Energieverbrauch betreibbar ist.

Weiterhin ist hervorzuheben, daß der Zeitschalter durch hintereinander angeordnete Multiplexer-Module mit kleinen Speicherkapazitäten aufgebaut werden kann, so daß der Schalter nach der Erfindung sehr einfach entworfen werden kann und für LSI-Schaltkreise (hoch integrierte Schaltkreise) geeignet ist. Hohe Arbeitsgeschwindigkeit und hohe Integration konnten bei den Speichern des Standes der Technik nicht erreicht werden. Bei der Erfindung können sie dagegen gleichzeitig erreicht werden, so daß eine wirtschaftliche Telefonvermittlung geringer Größe und geringen Energieverbrauchs hergestellt werden kann.

Fig. 4 zeigt ein weiteres Ausführungsbeispiel des elektronischen Zeitschalters nach der Erfindung, bei dem die Daten parallel in die Register der ersten Stufe eingegeben werden und die Übernahme der Daten in die entsprechenden Register synchron mit dem Ausgang eines rückgekoppelten Schieberegisters, bei dem die Daten umlaufen und das eine Steuerung mit einem Bit gleich "1" aufweist, durchgeführt wird. Werden die oben beschriebenen Schieberegister verwendet, so erfolgt das Verschieben einer in die Schieberegister eingegebenen Information parallel mittels aller Speicherelemente, die die entsprechenden Stufen des Registers bilden, so daß alle Stufen des Schieberegisters dynamische Energie verbrauchen. Wenn ein hochgradig multiplexer Schalter gebaut wird, der eine große Anzahl von Eingangsinformationen vermitteln kann, so steigt die Anzahl der Schieberegister und somit auch der Bedarf an dynamischer Energie. Steigt auch die Betriebsgeschwindigkeit, so tritt das Problem eines weiterhin vergrößerten dynamischen Energiebedarfes auf. Im einzelnen bedeutet dies: Wird der Multiplexergrad n-fach vergrößert, so muß man die Anzahl der Schieberegister und die Betriebsgeschwindigkeit um den Faktor n vergrößern. Der Bedarf an dynamischer Energie wächst dann um den Faktor n². Aufgrund dieser Vergrößerung des Energiebedarfes ist es schwierig, einen Schalter mit höherem Multiplexergrad aufzubauen, unabhängig von der Entwicklung integrierter Schaltkreise.

Bei der Modifikation der Fig. 4 wird daher wie folgt vorgegangen: In der ersten Stufe des elektronischen Zeitschalters werden die Daten parallel den Speicherelementen zugeführt, welche zur Speicherung der Daten ausgebildet sind; da hierbei Daten gleichzeitig zu nur einem Speicherelement eingegeben werden, das durch ein Selektionssignal ausgewählt wird und die Daten aus einem von einem Steuersignal bezeichneten Speicherelement ausgewählt werden, ist hierbei die Anzahl der Speicherelemente, die während des Betriebes einer Telefonvermittlung ihren Zustand ändern, auf 1 beschränkt, wodurch der Energieverbrauch verringert wird.

Bei der Schaltung gemäß Fig. 4 haben die Bauelemente die gleiche oder ähnliche Funktion wie bei Fig. 2 und sind daher auch mit den gleichen Bezugszeichen bezeichnet. Ein Abtastsignal-Generator 100 enthält ein rückgekoppeltes Schieberegister, das aus vier Registerpaaren 101 A, 101 B; 102 A, 102 B; 103 A, 103 B und 104 A, 104 B besteht, die ringförmig zusammengeschaltet sind und jeweils einen Weiterleitungs-Gatter-Schaltkreis und einen Inverter enthalten.

Jedes Registerpaar wird durch Taktimpulse Φ und angesteuert, um ein Eingangssignal einzulesen und zu speichern. Hierbei speichert lediglich ein Registerpaar eine Information "1", während die anderen Paare die Information "0" speichern. Jedes Registerpaar kann durch einen MOS- Flip-Flop-Schaltkreis aufgebaut sein. Die Ausgangsanschlüsse T 0 bis T 3 geben folglich synchron mit den Taktimpulsen Φ und Ausgangssignale ab. Es werden Eingangsdaten D _in parallel in die ersten Registergruppen 10 A, 10 B, 10 C und 10 D eingegeben. Detaillierter werden an die Steuerelektroden der Transfer-Gatter-Schaltkreise, die diese Register bilden, die Ausgangssignale des Abtastsignalgenerators 100 angelegt, welche in den Fig. 5D bis 5G dargestellt sind; die Eingangsdaten D _in werden an die Eingangselektroden der Transfer-Gatter-Schaltkreise angelegt. Folglich übernehmen die ersten Register 10 A bis 10 D die Eingangsdaten D _in gemäß Fig. 5C, entsprechend den Ausgangssignalen des Abtastsignalgenerators 100 (Fig. 5D bis 5G); wird ein Rahmenimpuls FP (vgl. Fig. 5B) synchron mit dem letzten Taktimpuls (der gegenüber dem Impuls Φ gegenphasig ist) erzeugt, so wird dieser Rahmenimpuls FP in einem Verriegelungsschaltkreis gespeichert, der aus den zweiten Registern 20 A, 20 B, 20 C und 20 D besteht.

Es sei jetzt angenommen, daß die vier multiplex-verschachtelten Daten A, B, C und D zu jedem Rahmen in der angegebenen Reihenfolge eingegeben werden. Wie aus Fig. 5C zu ersehen, sei angenommen, daß die Daten D _in die Bestandteile A 1, B 1, C 1 und D 1 für den ersten Rahmen, A 2, B 2, C 2 und D 2 für den zweiten Rahmen und A 3, B 3, C 3 und D 3 für den dritten Rahmen enthalten. Da der Abtastsignalgenerator 100 die anfänglichen Daten, d. h. T₀=1, T₁=0, T₂=0 und T₃=0 während des ersten Zyklus sequentiell verschiebt, so werden die Auswahl- bzw. Selektionssignale (T 0, T 1, T 2 und T 3) im zweiten Zyklus zu (0, 1, 0, 0), im dritten Zyklus 0, 0, 1, 0 und im vierten Zyklus 0, 0, 0, 1. Im ersten Abschnitt des zweiten Rahmens kehren die Daten in ihren Ausgangszustand zurück, wobei dieser Vorgang für jeden Rahmen wiederholt wird. Folglich werden beim ersten Rahmen in die Register 10 A bis 10 D, die ein Datenspeicherelement enthalten, die Daten wie folgt eingegeben: Im ersten Zyklus werden die Daten A 1 nur in das erste Register 10 A eingegeben; im zweiten Zyklus werden nur die Daten B 1 in das Register 10 B eingeschrieben; im dritten Zyklus werden nur die Daten C 1 in das Register 10 C eingegeben und im vierten Zyklus lediglich die Daten D 1 in das Register 10 D. Ist ein Zyklus beendet, so halten diese Register die eingegebenen Daten, sobald das Auswahlsignal zu einer "Null" wird. Anschließend wird dieser Vorgang alle vier Zyklen wiederholt. Hieraus ergibt sich, daß das erste Register 10 B zu jedem vierten Zyklus Daten B speichert, das erste Register 10 C Daten C und das erste Register 10 D Daten D. Diese Zustände sind in den Fig. 5L bis 5O dargestellt. Auf diese Weise werden die Eingangsdaten in den ersten Registern gespeichert. Danach werden die Daten in die zugeordneten zweiten Register 20 A bis 20 D übertragen, wie in den Fig. 5P bis 5S dargestellt, und zwar unter Steuerung des Rahmenimpulses FP der Fig. 5B.

Im folgenden wird die Ausgabe der eingegebenen Daten erläutert. Dieser Betriebsschritt wird durch eines der vier zweiten Register des Verriegelungsschaltkreises 22 der zweiten Stufe ausgeführt, und zwar unter Steuerung des Signals S 1 (00, 01), das in den Fig. 5H und 5I gezeigt ist und das von dem Schaltersteuer-Speicher 63 ausgegeben wird. Ist das dem Schalter 30 A zugeführte Steuersignal S 1 (00) eine "0" und das Eingangssignal S 1 (01) für den Schalter 30 B eine "1", so werden die zweiten Register 20 B und 20 D ausgewählt, ihre Ausgänge B 1 und D 1 zu den Registern 31 bzw. 32 der nächsten Stufe zu übermitteln. Ist das dem Schalter 30 A zugeführte Steuersignal S 1 (00) eine "1" und das dem Schalter 30 B zugeführte Signal "01" eine "0", so werden die ersten Register 20 A und 20 C ausgewählt, ihre Ausgänge A 1 bzw. C 1 zu übertragen. In Antwort auf die Taktimpulse Φ und und verschieben die ersten und zweiten Register 31, 32 und 38, 39 die in sie eingegebenen Daten, so daß diese Daten aufeinanderfolgend in den zweiten Registern 38 und 39 gespeichert werden. Diese Zustände sind in den Fig. 5T und 5U gezeigt. Bei diesen Zuständen wird dem Multiplexer 44 ein Steuersignal S 2 (02, 03) gemäß den Fig. 5J und 5K zugeführt. Hierauf wählt der Multiplexer 44 aufeinanderfolgend die in den Registern 38 und 39 gespeicherten Daten aus, wie in Fig. 5V gezeigt, so daß die ausgewählten Daten in den Registern 49 und 53 aufeinanderfolgend gespeichert werden und dann zu den nachfolgenden Stufen als ein Ausgang D _out gesandt werden. Wie in Fig. 5V dargestellt, haben die Ausgangsdaten die Reihenfolge D, C, B und A, die von der Eingangsreihenfolge A, B, C und D im Zeitpunkt der Dateneingabe verschieden ist.

Fig. 6 zeigt ein weiteres Ausführungsbeispiel eines Zeitschalters, bei dem die ersten und zweiten Register und die Schalter durch "Master-Slave"-D-Flip-Flop-Schaltkreise ausgebildet ist. In gleicher Weise wie bei dem Ausführungsbeispiel der Fig. 4 ist bei Fig. 6 ein Abtastsignalgenerator 100 vorgesehen, der durch rückgekoppelte Schieberegister aufgebaut ist, welche D-Flip-Flop-Schaltkreise verwenden. Folglich werden die Ausgänge T 0 bis T 3 des Abtastsignalgenerators 100 den Eingangsanschlüssen der D-Flip-Flops 201 bis 204 zugeführt. Repräsentativ für diese Flip-Flops wird das D-Flip-Flop 201 beschrieben. Das D-Flip-Flop 201 enthält eine "Master"-Einheit 15 A, eine "Slave"-Einheit 25 A und eine Schaltereinheit 35 A. Die Mastereinheit 15 A besteht aus zwei UND-Gatter-Schaltkreisen GA 1 und GA 2, aus NAND-Gatter-Schaltkreisen GN 1 und GN 2 sowie Invertern IV 1 und IV 2; es arbeitet in gleicher Weise wie das erste Register 10 A der Fig. 1. Dem UND-Gatter GA 1 werden die Daten D _in eingegeben sowie der Ausgang T 0 des Abtastsignalgenerators 100, so daß es sein Ausgangssignal einem Eingang des NAND-Gatters GN 1 weiterleitet. Dem UND- Gatter GA 2 werden die Daten D _in über den Inverter IN 1 zugeführt sowie der Ausgang T 0 des Abtastsignalgenerators 100, so daß sein Ausgangssignal einem Eingang des NAND- Gatters GN 2 zugeführt wird. Folglich erzeugt das UND-Gatter GA 1 der Mastereinheit 15 A ein Ausgangssignal, wenn die eingegebenen Daten D _in eine "1" darstellen, während das UND-Gatter GA 2 ein Ausgangssignal erzeugt, wenn die eingegebenen Daten D _in eine "0" sind, und zwar jeweils dann, wenn ein Ausgangssignal T 0 von dem Abtastsignalgenerator 100 zugeführt wird. Folglich arbeiten die UND-Gatter GA 1 und GA 2 zusammen mit dem Inverter IN 1 in gleicher Weise wie das Transfergatter FET 1 der Fig. 1. Die Eingänge und Ausgänge der NAND-Gatter GN 1 und GN 2, denen die Ausgänge dieser Gatter-Schaltkreise zugeführt werden, sind kreuzweise miteinander verbunden, wodurch ein Flip-Flop gebildet wird. Wenn dem NAND-Gatter GN 1 der Ausgang des UND- Gatters GA 1 zugeführt wird, so wird sein Ausgang zu einer "0", während der Ausgang Q des NAND-Gatters GN 2 zu einer "1" wird. Diese Ausgänge werden den Eingangsanschlüssen der Slave-Einheit 25 A zugeführt.

Die Slave-Einheit 25 A enthält UND-Gatter GA 4, GA 5, und NAND-Gatter GN 4 und GN 5, die in gleicher Weise wie das zweite Register 20 A der Fig. 1 arbeiten. Beim Empfang eines Rahmenimpulses FP werden die UND-Gatter GA 4 und GA 5 in Bereitschaft gesetzt, so daß das UND-Gatter GA 4 dem Eingang des nachfolgenden NAND-Gatters GN 4 der Ausgang Q des NAND-Gatters GN 1 der Mastereinheit 15 A zugeführt wird; das UND-Gatter GA 5 sendet dann den Ausgang Q des NAND- Gatters GN 2 der Mastereinheit 15 A zu dem Eingang des nachfolgenden NAND-Gatters GN 5. Diese NAND-Gatter GN 4 und GN 5 sind zur Bildung eines Flip-Flops kreuzweise miteinander verbunden. Wenn der Ausgang des NAND-Gatters GN 1 der Mastereinheit 15 A ausgesandt wird, so wird der Ausgang Q des NAND-Gatters GN 2 nicht ausgesandt und umgekehrt; wenn der Ausgang Q des NAND-Gatters GN 2 ausgesandt wird, so wird der Ausgang Q nicht übertragen.

Der Ausgang der Slave-Einheit 25 A, d. h. der Ausgang Q des NAND-Gatters GN 4, wird dem Schalter 35 A übermittelt, der zwei Zustände einnehmen kann, d. h. eine "1" oder eine "0" (einen Zustand mit hoher Impedanz, der durch den Ausgang der Slave-Einheit 25 bei Vorhandensein eines Steuersignals eingenommen wird; sowie einen Zustand niedriger Impedanz, wenn kein Steuersignal angelegt ist). Der Ausgang des Schalters 35 A ist mit dem Ausgang eines D-Flip-Flops 202 derselben Stufe verbunden und so verschaltet, daß er den Ausgang T 1 des Flip-Flops 112 des Abtastsignalgenerators empfängt und dann einem D-Flip-Flop 205 der nächsten Stufe zuführt.

Da die Eingabe- und Ausgabeoperationen der verschiedenen Bauteile bei diesem Ausführungsbeispiel im wesentlichen die gleichen sind wie bei dem Ausführungsbeispiel der Fig. 4, wird hier auf eine Wiederholung verzichtet. Die D-Flip-Flops 205 an dem Ausgang der D-Flip-Flops 201 und 202 und ein D-Flip-Flop 206 am Ausgang der D-Flip-Flops 203 und 204 sind in gleicher Weise aufgebaut wie das oben beschriebene D-Flip-Flop. Allerdings wird das Zeitsteuersignal T 0, das an die UND-Gatter GA 1 und GA 2 des D-Flip- Flops 201 angelegt wird, durch den Taktimpuls Φ und den Rahmenimpuls FP ersetzt und das Zeitsteuersignal, das an die Eingänge der UND-Gatter GA 4 und GA 5 angelegt wird, ist durch den Taktimpuls ersetzt. Es sei darauf hingewiesen, daß bei Verwendung eines Schalters mit zwei Zuständen, wie er im Zusammenhang mit dem Schalter 35 A beschrieben wurde und bei dem eine hohe Impedanz erzeugt werden kann, wenn der Schalter nicht ausgewählt ist, der Vorteil besteht, daß spezielle Bauelemente, wie z. B. ein ODER-Gatter- Schaltkreis, der zur gemeinsamen Verbindung der Ausgänge der Flip-Flops 201 und 202 benötigt wird, dann fortgelassen werden kann. Der bei diesem Ausführungsbeispiel verwendete Schalter mit zwei Zuständen kann beispielsweise durch einen als Transfergatter geschalteten Feldeffekttransistor realisiert werden.

Obwohl in den Ausführungsbeispielen 2 und 4 das Grundelement aus einer Kombination von zwei Schieberegistern und einem Schalter aufgebaut war, kann eines der Register ebenfalls als Schalter verwendet werden. Ein solcher Aufbau ist in Fig. 7 dargestellt, bei der jedes der ersten Register 10 A und 10 B durch die Kombination eines Inverters und eines Transfer-Gatters aufgebaut ist, ähnlich den oben beschriebenen Ausführungsbeispielen. Der Aufbau der Fig. 7 unterscheidet sich jedoch darin, daß ein Inverter INV 1 in der vorhergehenden Stufe des Transfergatters FET 1 vorgesehen ist. Dieses Transfergatter FET 1 wird durch den Taktimpuls Φ gesteuert, um den Ausgang des Inverters INV 1 weiter zu leiten, und zwar zu der Kombination aus zweitem Register und Schalter 27 A und 27 B der nachfolgenden Stufe, welche die Eingangsdaten gespeichert hält. Das kombinierte Schieberegister mit Schalter 27 A bzw. 27 B enthält einen Inverter INV 2 und ein Transfergatter FET 2, und empfängt und speichert die Ausgangssignale der ersten Stufe 10 A und 10 B. Dem Transfergatter FET 2 wird eines der Steuersignale von dem Schalter-Steuer-Speicher zugeführt, und zwar über einen Dekoder, wobei dies unter der zeitlichen Ablaufsteuerung des Taktimpulses Φ erfolgt, der um 180° gegenüber dem Taktimpuls phasenversetzt ist, wobei letzterer dem Transfergatter des ersten Registers zugeführt wird und wobei der Taktimpuls Φ die UND-Gatter GA 10 und GA 11 in Bereitschaft setzt. Diese Modifikation sorgt nicht nur für eine Schaltersteuerfunktion des zweiten Registers, sondern auch für den Transfer-Betrieb des Schalters. Die Ausgänge des Transfergatters FET 2 der Register 27 A und 27 B werden zusammengefaßt der nachfolgenden Stufe zugeführt.

Obwohl in Fig. 1 die gemeinsame Verbindung der Schalter 30 A und 30 B und das Grundelement durch die Kombination eines UND-Gatters mit einem UND-Gatter geschaffen wurde, kann bei LSI-Technik (hoch integrierte Schaltkreise) die gemeinsame Verbindung auch durch einen kombinierten Gatter- Schaltkreis hergestellt werden.

Weiterhin sei darauf hingewiesen, daß, obwohl in Fig. 4 das Transfer-Gatter und der Inverter jeder Stufe als integrierter Schaltkreis in MOS-Technik beschrieben ist, die gleiche Betriebsweise auch mit einem integrierten Schaltkreis in CMOS-Technik realisiert werden kann. Obwohl die Zeitsteuersignale so zusammengesetzt bzw. addiert werden, daß der Schaltkreisaufbau mehr oder weniger kompliziert wird, ist die grundlegende Konstruktion die gleiche wie bei integrierten Schaltkreisen in MOS-Technik.

Schließlich wurde bei den obigen Ausführungsbeispielen das von dem Schaltersteuer-Speicher ausgegebene Steuersignal für nachfolgende Stufen um ein Bit verzögert; diese Verzögerung kann auch so bewirkt werden, daß das Steuersignal in dem Schaltersteuer-Speicher vorgespeichert wird.

Claims (10)

1. Elektronischer Zeitlagenschalter, bei dem die Daten (-Bits) eines Rahmens seriell in ein Schieberegister eingegeben werden, gekennzeichnet durch folgende Merkmale:

• a) Es sind mehrere aufeinanderfolgende Stufen vorgesehen, wobei jede Stufe eine oder mehrere Einheiten (10 A, 20 A, 30 A; 10 B, 20 B, 30 B) aufweist und jede Einheit hintereinandergeschaltete erste (10 A; 10 B) und zweite Register (20 A; 20 B) und einen Schalter (30 A; 30 B) aufweist, der an den Ausgang eines jeden zweiten Registers (20 A; 20 B) geschaltet ist und dessen Betrieb von einem Steuersignal kontrolliert wird;
• b) die Einheiten einer Stufe sind zu einer oder mehreren Gruppen (A+B) zusammengefaßt, wobei die Anzahl von Einheiten in einer Stufe - außer der ersten Stufe - gleich der Anzahl der Gruppen in der vorhergehenden Stufe ist;
• c) die Schalter (30 A; 30 B) jeder Gruppe in einer Stufe weisen einen gemeinsamen Verbindungspunkt (CP) auf;
• d) die Verbindungspunkte (CP) der Gruppe in einer vorhergehenden Stufe sind mit den ersten Registern der entsprechenden Einheiten der nachfolgenden Stufe verbunden, wobei diese Einheiten den Gruppen der vorhergehenden Stufen entsprechen;
• e) es sind Mittel vorgesehen, um sequentiell Steuersignale mit vorbestimmten Zeitabständen auf die Schalter in den Stufen aufzubringen, wobei die ersten Register der ersten Stufe sequentiell nacheinander aufgebrachte Daten zu einem ersten Zeitpunkt speichern;
• f) es sind Mittel zum Aufbringen eines gemeinsamen Rahmenimpulses (FP) auf die zweiten Register (20 A; 20 B) der ersten Stufe vorgesehen, um die Inhalte der jeweiligen ersten Register zu speichern;
• g) die ersten Register (10 A; 10 B) der zweiten und der darauffolgenden Stufen speichern sequentiell Daten, die von den Verbindungspunkten der Gruppen der jeweils vorhergehenden Stufe herkommen, und zwar über einen ersten Taktimpuls ( Φ ) zu einem zweiten Zeitpunkt;
• h) die zweiten Register (20 A; 20 B) der zweiten und der darauffolgenden Stufen speichern sequentiell Daten zu einem dritten Zeitpunkt, der zum zweiten Zeitpunkt synchron liegt, und zwar über einen zweiten Taktimpuls mit einer zum ersten Taktimpuls ( Φ ) umgekehrten Phase, wodurch zu einem vorbestimmten Zeitpunkt gespeicherte Daten zu einem anderen Zeitpunkt zur Verfügung gestellt werden.

2. Elektronischer Zeitlagenschalter nach Anspruch 1, dadurch gekennzeichnet, daß die ersten und zweiten Register (10 A, 10 B; 20 A, 20 B) jeweils durch Transfer-Gatter-Schaltkreise (FET 1, FET 2), Inverter (INV 1, INV 2) und Speicherkapazitäten (C 1, C 2) gebildet sind.

3. Elektronischer Zeitlagenschalter nach Anspruch 1, dadurch gekennzeichnet, daß die ersten und zweiten Register durch eine Master- Einheit (15 A) und eine Slave-Einheit (25 A) eines Master-Slave-D-Flip-Flops gebildet sind.

4. Elektronischer Zeitlagenschalter nach Anspruch 1, dadurch gekennzeichnet, daß die ersten Register (10 A; 10 B) der ersten Stufe einen Teil eines Schieberegisters (21) bilden, das mehrere Stufen aufweist, wobei die an einen Anschluß (Din) des Schieberegisters (21) angelegten Daten sequentiell durch das Schieberegister (21) hindurchgeschoben werden, und zwar entsprechend angelegten Taktimpulsen ( Φ ).

5. Elektronischer Zeitlagenschalter nach Anspruch 1, dadurch gekennzeichnet, daß ein an die paarweise zusammengefaßten Einheiten (10 A, 20 A, 30 A; 10 B, 20 B, 30 B) der einzelnen Stufen angelegtes Steuersignal (S 1) durch Dekodieren einer Adresseninformation erzeugt wird, die aus einem Schaltersteuer- Speicher (63) auslesbar ist.

6. Elektronischer Zeitlagenschalter nach Anspruch 5, dadurch gekennzeichnet, daß zusätzliche Einrichtungen (66, 67; 69, 68) vorgesehen sind, die die Steuersignale (S 2, S 3) für die zugeordneten Stufen verzögern, indem sie eine Adresseninformation um 1 Bit gegenüber dem Steuersignal (S 1, S 2) der benachbarten vorhergehenden Stufe verzögern.

7. Elektronischer Zeitlagenschalter nach Anspruch 1, dadurch gekennzeichnet, daß die Daten (Din) den ersten Registern (10 A, 10 B, 10 C, 10 D) der ersten Stufe parallel zugeführt werden und mittels eines Zeitsteuersignals in die zugeordneten ersten Register (10 A, 10 B, 10 C, 10 D) übernommen werden, welches von einem rückgekoppelten Schieberegister (100) ausgegeben wird, das als Abtastsignalgenerator dient.

8. Elektronischer Zeitlagenschalter nach Anspruch 7, dadurch gekennzeichnet, daß die jeweiligen Stufen des rückgekoppelten Schieberegisters (100) mit D-Flip-Flops (101 A, 101 B, 102 A, 102 B, 103 A, 103 B, 104 A, 104 B) aufgebaut sind.

9. Elektronischer Zeitlagenschalter nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß das erste Register (10 A, 10 B) aus einem Transfergatter (INV 1) und einem Inverter (FET 1) aufgebaut ist, daß das zweite Register (20 A, 20 B) und der Schalter (27 A, 27 B) durch die Kombination eines weiteren Transfergatters (INV 2, FET 2) und eines weiteren Inverters gebildet sind, und daß die entsprechenden Transfergatter des zweiten Registers, die ein Paar bilden, so verschaltet sind, daß sie unterschiedliche Steuersignale über UND-Gatter (GA 10, GA 11) empfangen, wobei diese Steuersignale mittels Taktimpulsen ( Φ ) übermittelt werden, die sich von denen des ersten Registers (10 A, 10 B) unterscheiden.

10. Elektronischer Zeitlagenschalter nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß die aufeinanderfolgenden Stufen eine dritte Einheit (201, 202, 203, 204) aufweisen, welche die ersten und zweiten Register (15 A, 25 A) sowie einen an den Ausgang des zweiten Registers (25 A) angeschlossenen Schalter (35 A) enthält.