DE69012355T2

DE69012355T2 - Architektur einer programmierten Logik mit mehreren Seiten.

Info

Publication number: DE69012355T2
Application number: DE69012355T
Authority: DE
Inventors: Scott K Pickett
Original assignee: National Semiconductor Corp
Current assignee: National Semiconductor Corp
Priority date: 1989-01-19
Filing date: 1990-01-12
Publication date: 1995-05-04
Anticipated expiration: 2010-01-13
Also published as: JPH0340520A; KR900012145A; JP3212303B2; EP0379071B1; EP0379071A3; CA1331638C; EP0379071A2; US4942319A; DE69012355D1

Description

Diese Erfindung bezieht sich auf programmierbare Logikschaltungen und insbesondere auf eine neuartige Architektur einschließlich einer Mehrzahl von Seiten mit einer einzigen Seite oder einem ausgewählten Satz von Seiten, welche zu irgendeinem gegebenen Zeitpunkt ausgewählt wird.
Programmierbare Logikschaltungen sind im Stand der Technik bekannt und umfassen, wie in Fig. 1 dargestellt, typischerweise UND-Matrizen 2 für den Empfang einer Mehrzahl von L-Eingangssignalen auf Eingangsleitungen 4-1 bis 4-L und Abgeben einer Mehrzahl von Produkttermen durch Ausführung von logischen UND-Operationen an ausgewählten der Eingangssignale. Programmierbare Logikschaltungen können hergestellt werden unter Anwendung irgendeiner gewünschten Halbleitertechnik einschließlich Bipolar-, MOS-, CMOS- und Galliumarsenid. Wie in Fig. 1 gezeigt, ist jedes UND-Gatter 2-1 bis 2-J innerhalb der UND-Matrix 2 ein UND-Gatter mit L-Eingangsleitungen, und Verschaltungsmittel, wie Durchtrennkomponenten werden verwendet, um gewünschte der Eingangsleitungen eines gegebenen UND-Gatters mit gewünschten Eingangsleitungen 4-1 bis 4-L zu verbinden. Der Einfachheit halber ist nur eine einzige Eingangsleitung zu jedem UND-Gatter 2-1 bis 2-J dargestellt, und X-Symbole sind gezeigt, um anzuzeigen, wo niederimpedante Verbindungen zwischen einer Eingangsleitung und einem gegebenen UND-Gatter bestehen und einer Eingangsleitung 4-1 bis 4-L. Ein Beispiel einer Auftrennkomponente, welche eine niederimpedante Verbindung zwischen Eingangsleitung 4-2 und einem Eingangsleiter des UND-Gatters 2-1 bereitstellt, ist als NPN-Transistor 7-1 mit schwimmender Basis gezeigt.
Die Produktterme, die an den Ausgangsleitern 5-1 bis 5-J des UND-Gatter 2-1 bis 2-J erhältlich sind, stehen zur Verfügung für die Verbindung mit gewünschten Eingangsleitern von ODER-Gattern 3-1 bis 3-K innerhalb der ODER-Matrix 3. Wie in Fig. 1 gezeigt, ist jedes ODER-Gatter 3-1 bis 3-K eine Komponente mit J-Eingangsleitungen, obwohl der Einfachheit halber nur eine einzige Eingangsleitung für jedes ODER-Gatter 3-1 bis 3-K dargestellt ist. Wiederum markieren X-Symbole niederimpedante Verbindungen zwischen einer Eingangsleitung eines gegebenen ODER-Gatters und einer Produktterm-Ausgangsleitung 5-1 bis 5-J. Jedes ODER-Gatter 3-1 bis 3-K umfaßt eine Ausgangsleitung 6-1 bis 6-K für das Bereitstellen eines Ausgangssignals als ein Ergebnis der Summieroperation der Produktterme, verbunden mit den Eingangsleitern des betreffenden ODER- Gatters. In einigen programmierbaren Logikschaltungen ist eine oder sind beide der UND- und ODER-Matrizen vom Benutzer programmierbar, wodurch eine weite Flexibilität beim Programmieren der programmierbaren Logikschaltung ermöglicht wird (siehe EP-A-0 231 434).
Programmierbare Logikmatrizen (PLAs) sind im Stand der Technik bekannt, und eine Varietät von PLA-Schaltungen ist beschrieben in den US-Patenten 4,506,173; 4,617,649; 4,124,899; 4,703,206; 3,849,638; 4,422,072 und 4,293,783.
Mit zunehmender Größe von programmierbaren Logikschaltungen nehmen der Leistungsumsatz und die parasitären Kapazitäten zu. Deshalb wurde eine Anzahl von Versuchen unternommen, die Architektur von programmierbaren Logikschaltungen abzuwandeln, um deren Verhalten mit deren zunehmender Größe zu verbessern. Ein Beispiel einer programmierbaren Logikschaltung nach dem Stand der Technik ist in US-Patent 4,675,556 gezeigt. Diese programmierbare Logikschaltung nach dem Stand der Technik bildet eine Anordnung mit finiten Zuständen, gebildet unter Verwendung einer programmierbaren Logikmatrixschaltung. Basierend auf dem Zustand, definiert durch die Zustandsregister der Schaltung zu irgendeinem gegebenen Zeitpunkt, werden ausgewählte der Produktterm-UND-Gatter gesperrt durch Sperren ihrer Stromquellen, wodurch der Leistungsverbrauch der Schaltung herabgesetzt wird im Vergleich mit anderen Schaltungen nach dem Stand der Technik, bei denen die allen Produkttermen zugeordneten Stromquellen immer entsperrt sind und deshalb immer Strom liefern. Die Schaltung nach diesem letztgenannten Patent bewirkt, daß jederzeit alle Produktterme von der UND-Matrix aktiv gelesen werden und die ODER-Matrix ansteuern. Demgemäß erreicht diese Schaltung, daß die Anzahl und Länge (und damit die Kapazität) der Eingangsleitungen zu jedem ODER-Gatter diktiert wird durch die Größe der programmierbaren Logikschaltung). Wenn demgemäß die Abmessung der programmierbaren Logikschaltungsstrukturen, hergestellt nach der Architektur des genannten Patentes, zunimmt, nimmt die kapazitive Belastung dieser Leitungen zu mit daraus resultierendem nachteiligem Effekt auf die Geschwindigkeit, Leistungsumsatz und Größe der ODER-Matrix der programmierbaren Logikschaltungen. Andere Probleme können auftauchen infolge der Schaltung von Stromquellen, wie etwa Rauschen.
US-Patent Nr. 4,495,590 beschreibt den Aufbau eines programmierbaren Logikmatrixschaltkreises (PLA), der zwei separate PLAs emuliert unter Verwendung von Zeitlagemultiplexierens für das Multiplexen von Eingangsleitungen zu UND-Gattern. Zeitlagemultiplexen wird auch verwendet zum Entsperren eines gewünschten Satzes von ODER-Gatter-Ausgangsleitungen für das Bereitstellen von Summenterm-Ausgangssignalen. Während dies eine dichte Packung einer Mehrzahl von PLAs auf einer einzigen integrierten Schaltung ermöglicht, abhängig von den Eingangs-/Ausgangsstrukturen, die verwendet werden, ist die UND-Matrix nicht unterteilt und deshalb ist jede Eingangsleitung jedes UND-Gatters in der Lage, mit jedem Eingangssignal verbunden zu werden, wodurch bewirkt wird, daß die Eingangsleitung jedes UND-Gatters hohe Kapazität hat und deshalb relativ lange Zeitkonstante. Darüberhinaus unterteilt die Struktur nach dem letztgenannten Patent nicht die ODER-Matrix und ermöglicht demgemäß, daß jede Eingangsleitung zu jedem ODER-Gatter selektiv mit jedem Produktterm-Signal beaufschlagt werden kann, wodurch bewirkt wird, daß die Eingangsleitungen zu den ODER-Gattern hohe Kapazität aufweisen und deshalb relativ lange Zeitkonstanten. Mit zunehmenden Produkttermen verschlechtert sich das Verhalten dieser Schaltung, und die Leistungsanforderungen nehmen zu. Darüberhinaus bewirkt diese Struktur nach dem letztgenannten Patent, daß ausgewählte Eingänge und Ausgänge von UND- und ODER-Gattern entsperrt und gesperrt werden in einer sich nicht ändernden Sequenz, basierend auf einem Zähler oder einem festen Zeitlageschaltkreis. Dies mag nur in einer begrenzten Anzahl von Anwendungsfällen brauchbar sein, beispielsweise in einer zusammengefaßten Multiplikatorstruktur, wie in dem zuletzt genannten Patent beschrieben.
US-Patent Nr. 4,233,667 beschreibt eine programmierbare Logikmatrix, in der programmierbare (Produktterm-)Schaltkreise vorgesehen sind zum Bestimmen, ob eine brauchbare Logikfunktion in der ODER-Matrix der PLA in Reaktion auf die Eingangssignale auszuführen ist. Falls nicht, wird Leistung zu einem Abschnitt der PLA-ODER-Matrix abgeschaltet, wodurch der Leistungsverbrauch herabgesetzt wird. ln der Schaltung nach diesem Patent stehen alle Eingangsleitungen jedem UND-Gatter zur Verfügung, und jeder Produktterm steht der Eingangsleitung jedes Eingangsgatters zu jeder Zeit zur Verfügung. In der Struktur nach dem letztgenannten Patent wird die Anzahl von Eingangsleitungen zu der UND- Matrix oder die Anzahl von Komponenten, angeschlossen an die Eingangsleitung der UND-Matrix, die Anzahl von Produktterm-Leitungen von der UND-Matrix und demgemäß die Anzahl von Komponenten, verbunden mit den Eingangsleitungen der ODER-Matrix, nicht herabgesetzt im Vergleich mit Strukturen nach dem Stand der Technik. Demgemäß wird die Kapazität dieser Leitungen und infolgedessen die Geschwindigkeit und der Leistungsumsatz der Schaltung nicht gegenüber dem Stand der Technik verbessert.
US-Patent Nr. 4,660,171 beschreibt eine programmierbare Logikmatrix, verwendet für das Decodieren eines Operationscodes unter Bereitstellen einer Mehrzahl von sequentiellen Ausgangszuständen. Im Betrieb empfängt die Schaltung nach diesem Patent eineu Operationscode als ein Eingangssignal zu einer einzigen UND-Matrix, was zu einem Produktterm- Ausgangssignal von der UND-Matrix führt. Dieses einzige Produktterm-Ausgangssignal wird für eine Mehrzahl von Zeitperioden verwendet durch Manipulieren des einzigen Produktterm-Ausgangssignals unter Verwendung eines zugeteilten Zählers und Decoders, um eine Mehrzahl von Eingangssignalen, eines pro Zeitperiode, für eine einzige ODER-Matrix zu liefern. Die Struktur nach diesem Patent unterteilt die UND- oder die ODER-Matrix nicht und hat demgemäß dieselben Probleme wie typische PLA-Schaltungen nach dem Stand der Technik, wenn die Anzahl der Gatter in der Schaltung zunimmt. Um darüberhinaus den angegebenen Zweck zu erfüllen, erhöht die Struktur nach diesem Patent tatsächlich die Anzahl von Eingängen zu der ODER-Matrix um einen Faktor 4 für eine gegebene Anzahl von Gattern in der UND-Matrix.
Whitley beschreibt in lBM-Technical Disclosure Bulletin, Band 24, Nr. 6, 19. November 1981, Seiten 2747-2748 eine PLA mit einer Bit- Unterteilungstechnik, welche festliegende Decodierschaltung erfordert für das Decodieren von Paaren von Eingangssignalen in decodierte Ausgangssignale für das Anlegen an die UND-Matrix und die ODER-Matrix. Dies vergrößert die Kapazität in Verbindung mit den Eingangsleitungen jedes ODER-Gatters in der ODER-Matrix und verringert nicht die Anzahl von aktiven Produkttermen.
Greenspan beschreibt in IBM-Technical Disclosure Bulletin,Band 19, Nr. 5, Oktober 1976, Seiten 1780-1781 die Verwendung von Bit-Unterteilungslogik, wie dies Whitley tut, und einschließlich eines Verdrahtungsbusses 26, der als ein Kreuzpunktschalter dient. Dies erhöht die Anzahl von Eingangsleitungen zu jedem ODER-Gatter in der ODER-Matrix, wodurch die Eingangskapazität zu jedem ODER-Gatter vergrößert wird unter Vergrößerung der Zeitkonstante. Darüberhinaus führt diese Struktur nicht zu einer Verringerung der Anzahl von Produkttermen, die zu irgendeiner gegebenen Zeit ausgewählt werden.
US-Patent Nr. 3,593,317 beschreibt eine PLA unter Verwendung eines Eingangsdecoders und einer Mehrzahl von Speicherelementen, die in Verbindung mit Logikgattern eine Maskierfunktion ausführen. Diese Struktur erfordert eine festliegende Decodierschaltung, festliegende Gatterschaltung und Speicherelemente, welche alle zusätzliche Schaltungselemente zu der konventionellen Verdrahtung einer PLA hinzufügen.
US-Patent 4,742,252 beschreibt eine Schaltung mit multiplen programmierbaren Logikmatrizen, ohne innerhalb jeder programmierbaren Logikmatrize eine Mehrzahl von Produkttermkonfigurationen oder Unterteilungen vorzusehen, welche individuell ausgewählt werden. Diese durchgehende UND-Matrix, die eine festliegende ODER-Matrixkonstruktur speist, bietet keinen Verhaltensvorteil gegenüber konventionellen PLAs.
US-Patent Nr. 4,034,356 beschreibt eine Struktur einschließlich einer Anzahl von UND/ODER-Matrizengruppen mit gemeinsamen Adressierleitungen. Die Gruppen von Matrixen sind voneinander getrennt durch Gatterungsschaltung und Latch-Schaltungen, die die Zwischenverbindung zwischen den UND/ODER-Gruppen ermöglichen, damit die Schaltung konfiguriert werden kann, um gewünschte Funktionen auszuführen. Das Speichern von Daten ist vorgesehen innerhalb jeder Matrizengruppe, und ein zweiphasiges Taktsignal wird verwendet, um die Logikschaltung und die Latch-Schaltungen zu steuern unter Ausführung der Verbindungen. Die Notwendigkeit für das Zwischenspeichern und Gattern von Steuerschaltung fügt zusätzliche Schaltungserfordernisse einer Standard-PLA-Schaltung hinzu. Zusätzliche Schaltungsbeschränkungen sind erforderlich, wenn ein Zweiphasentakt verwendet wird.
Es ist immer vorteilhafter geworden, die Anzahl von Eingangsleitungen zu einer PLA zu erhöhen, die Anzahl von Ausgangsleitungen von einer PLA und die Anzahl von Produkt- und Summentermen innerhalb der PLA. Dies bedeutet natürlich, daß die PLA entsprechend größer ist. Es ist auch wünschenswert, den Betrieb der PLA so schnell wie möglich zu machen, während der Leistungsverbrauch minimiert wird. Leider ist der Leistungsverbrauch und die physische Fläche proportional der Anzahl von Gattern auf der PLA und der Geschwindigkeit des Betriebes der PLA. Deshalb besteht nach wie vor ein großer Bedarf für Hochgeschwindigkeit-PLAs mit einer großen Anzahl von Produkt- und Summentermen, welche gleichwohl niedrigen Leistungsverbrauch und kleinere integrierte Schaltkreisoberfläche benötigen.
Die Schaltung, definiert im Anspruch 1, ist geeignet, um das oben angegebene Ziel zu erreichen. Die Merkmale, die in seinem Oberbegriff wiedergegeben sind, sind offenbart durch Patent Abstract of Japan, Band 13, Nr. 184, (E-751) (3532), April 28, 1989, und JP-A-64-8723.
Fig. 1 ist ein Diagramm zur Darstellung einer typischen programmierbaren Logikmatrix;
Fig. 2 ist ein Diagramm zur Darstellung einer programmierbaren Logikmatrixschaltung mit mehreren Seiten;
Fig. 3a bis 3d zeigen alternative Eingangs-/Ausgangsstrukturen, geeignet zur Verwendung mit der Struktur der Erfindung;
Fig. 4a und 4b zeigen alternative Ausführungsformen der Erfindung, wobei die Seitenauswahl gesteuert wird durch an externen Stift angelegte Signale;
Fig. 5a bis 5d zeigen verschiedene Ausführungsformen dieser Erfindung, wobei die Seitenauswahl gesteuert wird durch interne Schaltungsabschnitte in Reaktion auf Eingangssignale, den gegenwärtigen Status oder vergangene Zustände;
Fig. 6 zeigt den Betrieb einer Ausführungsform der Erfindung, wobei die Zeit, erforderlich zum Auswählen der nächsten Seite, kürzer ist als die Zeit, erforderlich für einen neuen Satz von Eingangssignalen, die sich durch die erste Logikmatrix ausbreiten;
Fig. 7 ist ein Diagramm zur Darstellung einer Ausführungsform einer Schaltung, aufgebaut in Übereinstimmung mit der Lehre dieser Erfindung, welche Seiten von verschiedener Größe umfaßt;
Fig. 8 und 9a zeigen eine Ausführungsform dieser Erfindung mit Mitteln für das Auswählen verschiedener Eingangs- oder Ausgangssignale für das Anlegen an die ausgewählte Seite gemäß dem gewünschten Steuerlogikmuster, definiert durch die Anwendung des Benutzers;
Fig. 9b zeigt eine Ausführungsform eines programmierbaren Multiplexers, geeignet zur Verwendung in der Struktur nach Fig. 9a; und
Fig. 10 und 11 zeigen alternative Ausführungsformen der Erfindung, wobei mehrere Seiten gleichzeitig ausgewählt werden.
Gemäß der Lehre der Erfindung werden programmierbare Logikschaltungen offenbart, die eine große Anzahl von Produkttermen und/oder eine große Anzahl von Summentermen ermöglichen, während kleine Matrixabmessungen höhere Geschwindigkeit und geringeren Leistungsverbrauch ermöglichen werden als bei PLAs vergleichbaren Umfangs, wenn sie gemäß der Lehre des Standes der Technik aufgebaut werden. Die PLAs gemäß der Erfindung sind in einer Mehrzahl von Seiten von programmierbaren Logikmatrizen organisiert einschließlich Mitteln für das Auswählen eines passenden Untersatzes von einer oder mehreren der Mehrzahl von insgesamt zur Verfügung stehenden Seiten für den Betrieb zu irgendeinem gegebenen Zeitpunkt. Mittel sind vorgesehen für das Schalten der Seiten, wenn dies erforderlich ist, in Reaktion auf Eingangssignale einschließlich, falls erwünscht, Signalen, die rückgekoppelt werden von den Ausgangsleitungen der PLA. Durch nur eine ausgewählte Seite oder mehrere ausgewählte Seiten der PLA, die zu irgendeinem Zeitpunkt in Betrieb ist oder sind, ist die Anzahl von Produkt- und Summentermen, die zu irgendeinem gegebenen Zeitpunkt funktionieren, deutlich kleiner als die Gesamtzahl von Produkt- und Summentermen, die in der Schaltung zur Verfügung stehen, wodurch der Leistungsverbrauch minimiert wird. Darüberhinaus wird durch die Verwendung in Seiten geordneter Archtiktur gemäß der Lehre der Erfindung die Geschwindigkeit vergrößert und der Leistungsverbrauch herabgesetzt, da der Anzahl von Leitungen, die an die Summen- und/oder Produkttermleitungen angeschlossen sind und damit deren Kapazitanz, verringert ist. Die Verwendung einer in Seiten geordneten Archtiktur, wie durch die Erfindung gelehrt, resultiert darin, daß zu irgendeinem gegebenen Zeitpunkt nicht alle Produkt- und Summenterme verfügbar sind. Die große Mehrzahl von Logikschaltunganwendungen jedoch, die eine große Gesamtzahl von Produkttermen und Summentermen benötigen, erfordern nicht zu irgendeinem gegebenen Zeitpunkt für irgendeinen gegebenen Satz von Eingangssignalen, daß mehr als eine relativ kleine Anzahl der Gesamtzahl von Produkt- und Summentermen verfügbar für die Berechnung sei. Demgemäß stellt die Verringerung der Anzahl von Produkt- und Summentermen, die zu irgendeinem gegebenen Zeitpunkt verfügbar sind, keine wirkliche Beschränkung bei der Anwendung der programmierbaren Logikschaltung dar, während eine solche Verringerung in der Anzahl von Produkt- und Summentermen, die zu irgendeinem gegebenen Zeitpunkt verfügbar sind, die Verwendung einer in Seiten geordneten Architektur ermöglicht, wie durch die Erfindung gelehrt wird, mit den begleitenden Vorteilen der verringerten Leistung und des günstigeren Verhaltens.
Fig. 2 ist ein generelles Blockdiagramm einer programmierbaren Mehrseiten-Logikschaltung. Die programmierbare Logikschaltung 10 der Fig. 2 umfaßt eine Mehrzahl von Seiten 15-1 bis 15-N, wobei jede Seite als eine separate programmierbare Logikmatrix dient einschließlich einer UND-Matrix, einer ODER-Matrix und einer zusätzlichen Zeigermatrix, die definiert, welche der Seiten 15-1 bis 15-N ausgewählt wird. Entweder eine oder beide der UND-Matrizen und ODER-Matrizen innerhalb jeder Seite 15-1 bis 15-N kann hergestellt werden, um von dem Benutzer programmiert zu werden. Alternativ kann jede der UND- und ODER-Matrizen innerhalb jeder Seite bei der Herstellung programmiert werden zur Bildung einer vorverdrahteten Logikmatrix, oder nur eine der UND- und ODER-Matrizen innerhalb jeder Seite ist programmierbar entweder bei der Herstellung oder durch den Benutzer. Falls erwünscht, können alternativ unterschiedliche Seiten unterschiedliche Konfigurationen aufweisen. Mit anderen Worten ist es möglich, daß eine Seite eine benutzerprogrammierbare UND-Matrix und eine vorverdrahtete ODER-Matrix bereitstellt, eine andere Seite eine benutzerprogrammierbare ODER-Matrix und eine festverdrahtete UND-Matrix darstellt und noch eine andere Seite eine programierbare UND-Matrix wie auch eine programmierbare ODER-Matrix darstellt usw. Jede Seite ist so konfiguriert, daß sie eine erste Matrix und eine zweite Matrix umfaßt, wobei eine oder beide der ersten und zweiten Matrizen eine gewünschte Konfiguration von Logikgattern umfaßt einschließlich UND, ODER, NICHT- UND, NICHT-ODER, EXKLUSIV-ODER usw. Obwohl die Lehre dieser Erfindung auf programmierbare Logikschaltungen anwendbar ist, die in der Lage sind, einen breiten Bereich von Matrizentypen zu verwenden, welche, falls erwünscht, den Typ von Logikgattern, der darin enthalten ist, zu vermischen, diskutiert diese Beschreibung jene Ausführungsformen, in welchen die erste Logikmatrix eine UND-Matriz ist und die zweite Logikmatrix eine ODER-Matrix ist.
Eine Mehrzahl von Eingangsleitungen bildet einen Eingangsbus 11 für den Empfang einer Mehrzahl von Eingangssignalen und Anlegen jedes Eingangssignals an jede der Seiten 15-1 bis 15-N. Falls erwünscht, kann eine oder können mehrere vergrabene Eingangsleitungen einen Bus 12 bilden, der Signale von den Ausgangsleitungen 17 der ODER-Matrix an die UND-Matrix in derselben Weise anlegt wie die Eingangssignale auf den Eingangsleitungen des Eingangsbusses 11. Innerhalb einer gegebenen Seite liefert die UND-Matrix eine Mehrzahl von Produkttermen, welche die ODER- Matrix ansteuern, die ihrerseits Summentermausgangssignale auf Bus 17 liefert. In dieser Ausführungsform umfaßt die ODER-Matrix der ausgewählten Seite eine Seitenzeigermatrix für das Auswählen der nächsten gewünschten Seite in Reaktion auf den Logikmatrixbetrieb bezüglich der Eingangsignale, empfangen auf Bus 11 und/oder der vergrabenen Eingangssignale auf Bus 12. Das Ausgangssignal von der zusätzlichen Zeigermatrix, enthalten innerhalb der Seite, wenn sie ausgewählt wird, steht auf Bus 13 der Seitensteuerschaltung, um zu ermöglichen, daß die richtige der Seiten 15-1 bis 15-N ausgewählt wird. Die Seitenauswähldaten von Bus 13 können an die Seitensteuerschaltung 16 in konventioneller Weise angelegt werden. In einer Ausführungsform werden die Eingangssignale direkt an die Seitenauswahlschaltung 16 angelegt. In einer anderen Ausführungsform, wie in Fig. 2 gezeigt, werden die Signale in einer Latch-Schaltung 20 zwischengespeichert, bevor sie an die Seitensteuerschaltung 16 angelegt werden. In einer Ausführungsform, unabhängig davon, ob die Seitensteuersignale zwischengespeichert werden, werden die Seitensteuersignale auf Bus 14 kodiert, derart, daß A Leitungen im Seitensteuerbus 13 verwendet werden können, um 2A Seiten zu steuern. In diesem Falle ist ein geeigneter Decoder vorgesehen, um die Signale auf Bus 13 zu decodieren und decodierte Signale der Seitensteuerschaltung 16 zuzuführen. In einer anderen Ausführungsform, unabhängig davon, ob die Seitensteuersignale zwischengespeichert werden, werden die Seitensteuersignale auf Bus 13 derart zugeordnet, daß A Leitungen in Bus 13 A Seiten steuern können.
Gemäß der Lehre dieser Erfindung bietet die programmierbare Mehrseitenlogikarchitektur verbesserte Geschwindigkeit im Vergleich mit programmierbaren Logikmatrizen mit einer vergleichbaren Anzahl von Eingangsleitern, Produkttermen und Summentermen, die gemäß dem Stand der Technik aufgebaut sind, da die Mehrseitenarchitektur der Erfindung die Entsperrung einer relativ kleinen Anzahl von Produkt- und Summentermen zu jedem gegebenen Zeitpunkt ermöglicht. Alternativ ermöglicht für eine gegebene Betriebsgeschwindigkeit oder Leistungsumsatz die programmierbare Mehrseitenlogikarchitektur, wie sie durch diese Erfindung gelehrt wird, eine größere Anzahl von Gesamtprodukt- und -summentermen, obwohl nur eine relativ kleine Anzahl dieser Produkt- und Summenterme zu jedem Zeitpunkt entsperrt ist.
Eine geeignete schnelle Seitensteuerschaltung 16 ermöglicht den Seiten 15-1 bis 16-N, einen Logikterm einer gegebenen Seite zu entsperren und auszuführen ohne Verzögerung und demgemäß eine sehr große kontinuierliche programmierbare Logikmatrix zu emulieren, die in der Lage ist, alle zur Verfügung stehenden Logikterme auszuführen. Die programmierbare Logikmatrix der Erfindung ist besonders gut geeignet für sequentielle PLA-Anwendungen, wo alle Logikübergangsterme nicht bei jedem gegebenen Taktübergang erforderlich sind, was somit ermöglicht, einzelne Seiten zu verwenden, wobei die einzelnen Seiten programmiert sind, alle Logikübergangsterme zu enthalten, die zu dem Zeitpunkt benötigt würden, da die Seite ausgewählt wird. Durch Ermöglichen der Verwendung von Seiten kann eine hochdichte PLA unter Verwendung mehrerer hundert Produktterme hergestellt werden, während sie immer noch mit denselben Arbeitsstandards operiert, wie sie bei einer typischen kleinen PLA mit deutlich weniger als 100 Produkttermen üblich sind. Zusätzlich bewirkt die Verwendung einer Mehrzahl von Seiten gemäß der Lehre der Erfindung eine Herabsetzung der Anzahl von aktiv übergehenden Produkttermen, wodurch der Leistungsverbrauch und das interne Rauschen der Schaltung verringert werden. In der ODER-Matrix wird die Summentermleitungskapazität erheblich herabgesetzt, was eine Zunahme der Geschwindigkeit ermöglicht im Vergleich mit einer Schaltung nach dem Stand der Technik von vergleichbarer Gesamtgröße, da eine geringere Anzahl von Produkttermen an die ODER-Matrix angelegt werden. Die Herabsetzung der Anzahl von Summentermen verringert auch dramatisch die Größe der ODER-Matrix. Darüberhinaus ist die Anzahl von Leseverstärkern, die erforderlich ist, höchstens gleich der Anzahl von Leseverstärkern, erforderlich für die maximale Anzahl von Summentermen, die zu irgendeinem Zeitpunkt ausgewählt werden, wodurch der Leistungsverbrauch verringert wird, die Geschwindigkeit erhöht wird und die Kompliziertheit der Schaltung bezüglich der Leseverstärker und zugeordneten Schaltungskomponenten herabgesetzt wird. Darüberhinaus wird mit weniger erforderlichen Leseverstärkern die Größe der Schaltung verringert, wodurch die Produktausbeute verbessert und die Kosten gesenkt werden.
Irgendeine von einer Anzahl von Techniken und Strukturen kann verwendet werden, um die Eingangssignale an die seitengeordneten UND-Matrizen anlegen zu können. In einer Ausführungsform wie in Fig. 3a gezeigt teilen sich alle UND-Matrizenseiten 35-1 bis 35-N alle L Eingangsleitungen des Eingangsbusses 31, gerade wie bei typischen PLAs nach dem Stand der Technik, die UND-Matrix in einer nichtseitengeordneten Architektur sich die Eingangsleitungen teilt.
Alternativ, wie in Fig. 3b gezeigt, sieht eine Ausführungsform der Erfindung vor, daß jeder UND-Matrix eine spezifisch für sie bestimmte der L Eingangsleitung der integrierten Schaltung zugeordnet ist. Demgemäß ist die UND-Matrizenseite 35-1 einem oder mehreren Eingangsleitern zugeordnet, welche den Eingangsbus 31-1 bilden, die UND-Matrizenseite 35-N ist einem oder mehreren Eingangsleitern zugeordnet, welche den Eingangsbus 31-N bilden usw. Falls erwünscht, kann jeder UND-Matrixseite eine unterschiedliche Anzahl von Eingangsleitern zugeordnet werden.
In einer alternativen Ausführungsform sind bestimmte der L Eingangsleitungen bestimmten der UND-Matrixseiten 35-1 bis 35-N zugedacht, und eine Anzahl von UND-Matrizenseiten 15-1 bis 15-N teilen sich andere der L Eingangsleitungen, beispielsweise durch Vorverdrahtung, wie oben unter Bezugnahme auf Fig. 3a beschrieben. Ein solches Sichteilen der Eingangsleitungen kann irgendeine gewünschte Permutation annehmen, derart, daß bestimmte Leitungen einzelnen UND-Matrizenseiten zugedacht sind, bestimmte andere Leitungen, beispielsweise unter zwei UND-Matrizenseiten geteilt werden, andere Eingangsleitungen zwischen unterschiedlichen zwei UND-Matrizenseiten geteilt werden und noch andere Eingangsleitungen unter mehr als zwei UND-Matrizenseiten verteilt sind.
Eine andere Ausführungsform ist in Fig. 3c gezeigt und verwendet Multiplexer 39 zum Multiplexen der Eingangsleitung 31-1 bis 31-L für das Anlegen an eine gewünschte der UND-Matrizenseiten 35-1 bis 35-N. Mit anderen Worten wird durch Verwenden des Seitenauswählsteuersignals, das in der Ausführungsform nach Fig. 3c von dem Seitenregister 29 gebildet wird, über Leitungen 36-1 eine gewünschte der UND-Gatterseiten 35-1 bis 35-N ausgewählt durch den Multiplexer 46, eine gewählte der ODER-Matrixseiten 45-1 bis 45-N wird ausgewählt mittels Multiplexer 36, und die zugeordnete der Eingangsleitungen 31-1 bis 31-L wird durch Multiplexer 39 an die ausgewählte der UND-Matrixseiten 35-1 bis 35-N angelegt.
Fig. 8 zeigt den Betrieb einer Ausführungsform dieser Erfindung, bei der die Eingangsleiter in einer vom Benutzer programmierbaren Ordnung multiplexiert werden, um einen unterschiedlichen Satz von Eingangssignalen der ersten Logikmatriz zuzuführen, basierend darauf, welche Seite gewählt wurde. ln dem in Fig. 8 gezeigten Beispiel ist eine Gesamtanzahl von 32 Eingangsleitungen vorgesehen, bei denen es sich entweder um Eingangsleitungen von externen Quellen oder um vergrabene Eingangsleitungen handeln kann. 16 dieser Eingangsleitungen sind globale Eingangsleitungen und liegen immer an, unabhängig davon, welche Seite ausgewählt wurde. Die anderen 16 Leiter sind multiplexierte Eingangsleiter, wobei ein ausgewählter Unter-Satz angelegt wird, abhängig davon, welche Seite ausgewählt wurde. Demgemäß empfangen in dem Beispiel der Fig. 8 die Seiten 1, 2, 3 und 6 einen Satz von acht multiplexierten Eingangssignalen, und die Seiten 4 und 5 empfangen die verbleibenden acht der multiplexierten Eingangssignale. In dieser Weise können die Seiten 1 bis 6 jede gewünschte Untergruppe von Eingangssignalen empfangen, wodurch die Größen der Seiten 1 bis 6 minimiert werden, während eine größere Gesamtanzahl von Eingangssignalen verwertet werden kann.
Wie in Fig. 9a gezeigt, kann die Auswahl der multiplexierten Eingangssignale, die an jede Seite angelegt werden, vorgesehen werden unter Verwendung eines programmierbaren Multiplexers 91, der in Reaktion auf Seitenauswahlsignale auf Leitung 92 arbeitet, das beispielsweise mittels einer der oben beschriebenen Techniken bereitgestellt werden kann.
Fig. 9b zeigt eine Ausführungsform eines programmierbaren Multiplexers, geeignet für die Verwendung in der Struktur nach Fig. 9a. Die Mehrzahl von Eingangsleitern 91-1 bis 91-L wird verbunden mit einem Eingangsleiter der maskierenden UND-Gatter 92-1 bis 92-L, deren andere Eingangsleiter über programmierbare Verbindungen(dargestellt als X-Symbole) beaufschlagt werden mit Signalen, geliefert von Eingangspuffern 93-1 bis 93-X des programmierbaren Multiplexers. Wenn auf diese Weise 93-1 ausgewählt wird, beispielsweise entweder abhängig oder unabhängig von der Auswahl der Logikmatrixseiten, werden Signale an eine Eingangsleitung jedes der maskierenden UND-Gatter 92-1 bis 92-X angelegt, wodurch entweder das betreffende UND-Gatter entsperrt oder gesperrt wird gegen Übertragung seines zugeordneten Eingangssignals auf Leitungen 91-1 bis 91-L an eine Komponente der programmierbaren Logikmatrix 94.

AUSGANGSSTRUKTUREN

Wie bei den Eingängen können auch die Ausgangsleiter irgendeine Anzahl von gewünschten Konfigurationen annehmen in ähnlicher Weise wie die Eingangssignale zu der UND-Matrix. Beispielsweise teilen sich, ähnlich wie in Fig. 3a bezüglich der Eingangsleiter dargestellt, alle ODER-Matrixen alle Ausgangsleitungen des Ausgangsbusses 38, wobei beispielsweise die nicht gewählten ODER-Matrizen gesperrt werden, um keine Interferenz mit richtigen Ausgangssignalen von der ausgewählten ODER-Matrix zu ermöglichen.
In einer alternativen Ausführungsform, wie in Fig. 3d gezeigt, können irgendwelche spezifischen Ausgangsleiter von verschiedenen ODER- Matrizen spezifischen Ausgangsleitern der Schaltung zugeteilt sein, während andere Ausgangsleiter der ODER-Matrix multiplexiert werden auf Ausgangsleitungen der Schaltung. Andere Ausführungsformen, dargestellt in Fig. 3a bis 3c, umfassen Multiplexer 36 zum Auswählen der Ausgangssignale von einer ausgewählten ODER-Matrix 45-1 bis 45-M für die Verbindung mit dem Ausgangsbus 38. Wie Fachleuten bekannt ist, kann der Ausgangsbus Register oder Latch-Schaltungen umfassen, falls erwünscht einschließlich Mitteln für das selektive Entsperren von Latch-Schaltunge. Registrierte oder unregistrierte Ausgangssignalen können, falls erwünscht, rückgeführt werden entweder zu einer oder allen der UND-Matrizen 35-1 bis 35-N oder zu einem oder allen der ODER-Matrizen 45-1 bis 45-M.

SEITENSTEUERUNG

Unabhängige UND-Seitensteuerung und ODER-Seitensteuerung

Die Diskussion bisher hat gezeigt, daß eine UND-Matrix ausgewählt wird unter Verwendung derselben Mittel, wie sie verwendet werden für das Auswählen einer ODER-Matrix, wodurch im wesentlichen eine Mehrzahl von Seiten bereitgestellt wird, bestehend aus einer spezifischen UND-Matrix und einer spezifischen ODER-Matrix. Es versteht sich jedoch, daß die unabhängige Seitensuchschaltung gemäß der Erfindung verwendet wird, wobei eine gewünschte der UND-Matrixseiten unabhängig ausgewählt wird von der Auswahl einer gewünschten der ODER-Matrixseiten. In solchen Ausführungsformen kann das Auswählen einer unterschiedlichen der UND-Matrixseiten zusammentreffen, oder auch nicht, mit der Auswahl einer unterschiedlichen der ODER-Matrixseiten und umgekehrt, was große Vielseitigkeit in der Seitenauswahl ermöglicht.

Seitenauswahl über Anschlußstifte

Gemäß der Lehre dieser Erfindung ist eine Anzahl von Verfahren und Strukturen geeignet für die Verwendung bei der Steuerung der Auswahl der gewünschten einen der UND-Matrixseiten und ODER-Matrixseiten unter Verwendung eines externen Seitenauswahlsignals, angelegt an dafür bestimmte Stifte. Diese externen Seitenauswahlsignalen können entweder so codiert sein, daß A Seitenauswahlbits die Steuerung von 2A Seitenauswahlsteuermöglichkeiten schaffen, oder so verteilt, daß A Seitenauswahlsteuerbits A Seitenauswahlsteuermöglichten vorsehen. Wie beispielsweise in Fig. 4a gezeigt, werden zwei Sätze von zugeteilten Eingabestiften 47 und 48 verwendet, um unabhängig über Multiplexer 46 bzw. 36 die gewünschte eine der UND-Matrixseiten 35-1 bis 35-N und die gewünschte eine der ODER-Matrixseiten 35-1 bis 35-M auszuwählen. Die Verwendung des UND- Matrixseitensteuerstiftsatzes 47 unabhängig vom ODER-Matrixseitensteuersitftsatz 48 ermöglicht das unabhängige Seitenauswählen in der UND- und in der ODER-Matrix. In alternativen Ausführungsformen wird nur ein einziger Satz von Seitenauswahlstiften verwendet, wobei die Matrix ohne Seitenauswahl festliegt und immer ausgewählt ist. In noch einer anderen Ausführungsform wird ein einziger Satz von Seitenauswahlstiften verwendet, welcher gleichzeitig die richtige eine der UND-Matrixseiten 35-1 bis 35-N und ODER-Matrixseiten 45-1 bis 45-M auswählt. Die Verwendung solcher externer Anschlußstifte für die Seitensteuerung ermöglicht die Auswahl der nächsten Seite oder Seiten in Reaktion auf ein extern zugeführtes Seitensteuersignal oder -signale.
In einer alternativen Ausführungsform, wie in Fig. 4b gezeigt, werden UND-Matrixseitenregister 57 und ODER-Matrixseitenregister 58 für die Abspeicherung von Information verwendet, die über externe Anschlußstifte empfangen wird. Die Information in den Registern 57 und 58 bringt die Multiplexer 46 und 36 dazu, eine richtige Seite der UND-Matrixseiten 35-1 bis 35-N auszuwählen bzw. ODER-Matrixseiten 45-1 bis 45-M. Wie in Fig. 4b gezeigt, empfängt das UND-Matrixseitenregister 57 entweder einen seriellen Datenstrom über Eingangsstift 47-1 oder andere Daten über einen Satz 47-2 von externen Anschlußstiften. Solche andere Daten können ein paralleles Wort umfassen. Alternativ kann der Stift 47 zwei externen Informationen empfangen, die angibt, daß das Register 57 inkrementiert oder dekrementiert in seinem Zählstand werden sollte, um eine angegebene Zahl beispielsweise. Andere Techniken können verwendet werden, beispielsweise das Bereitstellen einer binären Zahl, die zu den Inhalten von Register 57 zu addieren oder zu substrahieren ist. Die Wirkungsweise der ODER-Matrixseitensteuerung 58 ist ähnlich dem Betrieb des UND-Matrixseitensteuerungregisters 57. In einer Ausführungsform wird nur ein einziges Seitensteuerregister verwendet, während die andere Matrix festgelegt ist, anstatt seitenweise verwendet zu werden. In noch einer anderen Ausführungsform der Erfindung wird ein einziges Seitensteuerregister verwendet, das den Betrieb beider Multiplexer 46 und 36 steuert, wodurch UND-Matrixseiten und ODER-Matrixseiten gleichzeitig ausgewählt werden, basierend auf einem einzigen Satz von externen Seitensteuerdaten.

Seitenauswahl über interne Logiksteuerung

Irgendeine von einer Anzahl unterschiedlicher Methoden und Strukturen wird verwendet, um die Seitenauswahl der UND-Matrizen und ODER-Matrizen in Reaktion auf Eingangssignale auszuwählen. In jeder dieser Ausführungsformen kann das Seitensteuersignal so codiert sein, daß A Seitensteuerleitungen 2A Seitenauswahlmöglichkeiten definieren kann oder man kann A zugeteilte Seitensteuerleitungen verwenden für das Definieren von A Seitensteuermöglichkeiten in Übereinstimmung mit der Lehre der Erfindung. Die Lehre der Erfindung bezüglich der Seitensteuerung ist gleichermaßen gut anwendbar, unabhängig von der Technik, die verwendet wird, um die Eingangssignale von Bus 31 an jeder der UND-Matrixseiten oder Ausgangssignale an externe Schaltungen anzulegen, und ist in ähnlicher Weise ebenso gut anwendbar auf Ausführungsformen, wo nur eine der UND- Matrizen oder ODER-Matrizen seitenweise verwendet wird.

1. Seitenauswahl unter Verwendung einer zugeteilten UND-Matrix

In einer Ausführungsform wie in Fig. 5a gezeigt empfängt die Seitensteuer-UND-Matriz 135 Eingangssignale vom Eingangsbus 31 und liefert Produktterme, welche die Multiplexer 46 und 36 steuern. Wie oben beschrieben, können die Eingangssignale von Eingangsbus 31 an UND-Matrizen 135 und 35-1 bis 35-N in irgendeiner Art und Weise angelegt werden. In ähnlicher Weise kann ein Satz von Produkttermen von der Seitensteuer- UND-Matrix 135 direkt oder über Register 136 an einen oder beide Multiplexer 36 und 46 angelegt werden, kann ein erster Satz von Produkttermen von Seitensteuer-UND-Matrix 135 an Multiplexer 36 angelegt werden und ein zweiter Satz von Produkttermen an Multiplexer 46 angelegt werden, um unabhängig voneinander die Seiten in den UND-Matrizen und ODER-Matrizen zu wählen.

2. Seitenauswahl unter Verwendung seitengeordneter UND-Matrizen

In einer Ausführungsform wie in Fig. 5b dargestellt umfaßt jede UND-Matrixseite 35-1 bis 35-N eine zusätzliche Seitenzeiger-UND-Matrix 135-1 bis 135-N. Multiplexer 46 dient zum Auswählen der gewünschten einen der UND-Matrixseiten 35-1 bis 35-N einschließlich der Seitenzeigermatrizen 135-1 bis 135-N. Die Produktterme der ausgewählten einen der Seitenzeigermatrizen 135-1 bis 135-N werden, wenn gewünscht, in Register 98 gespeichert und Überleitung 46-1 angelegt zum Steuern der Multiplexer 46 und 36, wodurch die jeweils richtigen einen der UND-Matrixseiten 35-1 bis 35-N und ODER-Matrixseiten 45-1 bis 45-M ausgewählt werden. Getrennte Bits von Bus 46-1 werden an Multiplexer 36 und 46 angelegt und ermöglichen die UND-Matrixseitenauswahl unabhängig von der ODER-Matrixauswahl auszuführen. Demgemäß kann in Übereinstimmung mit der Ausführungsform nach Fig. 5 die UND-Matrixseite, die aktiv ist, bestimmen, welche nächste Seite aktiv zu machen ist. Auf diese Weise kann jeder übergangsterm auswählen (basierend auf Eingängen, vorhandenen Ausgängen oder vergrabenen Zuständen), welche Seite bei der nächsten Taktsequenz verfügbar ist.

3. Seitenauswahl unter Verwendung von ODER-Matrizen enthalten in UND-Matrizenseiten

In einer Ausführungsform dargestellt in Fig. 5c empfängt die Steuer-ODER-Matrix 135 Eingangssignale von UND-Matrizen 35-1 bis 35-N. Die Auswahl von ODER-Matrix 235 liefert Summenterme, die, falls erwünscht, im Seitenregister 118 gespeichert werden können und die die Multiplexer 46 und 36 steuern. Wie vorstehend beschrieben, können die Eingangssignale von Eingangsbus 31 an die UND-Matrizen 35-1 bis 35-N in irgendeiner einer Anzahl von Möglichkeiten angelegt werden. In ähnlicher Weise kann ein Satz von Summentermen von der seitenauswählenden ODER-Matrix 235 angelegt werden an einen oder beide Multiplexer 36 und 46, oder ein erster Satz von Summentermen kann von der seitenauswählenden ODER- Matrix 235 an Multiplexer 36 und ein zweiter Satz von Summentermen an Multiplexer 46 angelegt werden.

4. Seitenauswahl unter Verwendung von seitenzuteilenden ODER-Matrizen

In einer Ausführungsform wie in Fig. 5d weist jede ODER-Matrix-Seite 45-1 bis 45-M einen zusätzliche Seitenzeiger oder Matrix 335-1 bis 335-M auf.

Seitenauswählzeitlageerfordernisse

Eine seitengeordnete PLA gemäß der Erfindung wird als eine kontinuierliche nichtseitengeordnete PLA arbeiten unter der Voraussetzung, daß die Seitenauswahl nicht die Geschwindigkeit herabsetzt, mit der die Ausgangssignale in Reaktion auf Eingangssignale erzeugt werden. Um sicherzustellen, daß die Seitenauswahl nicht in dem kritischen Betriebspfad ist, darf die Zeit Tps, die erforderlich ist, um die nächste Seite auszuwählen, nicht die gesamte Aufbauzeitverzögerung Tsu der Eingangssignale beeinträchtigen, weder von den Eingangsleitungen noch von den vergrabenen Ausgangsleitungen, die als Eingangssignale rückgeführt werden bezüglich der Erzeugung von Ausgangssignalen.
Demgemäß darf die Aufbauzeit Tsu(ps), die abhängig ist von einer neuen Seitenauswahl, nicht größer sein als die gesamte Aufbauzeit Tsu, die erforderlich ist ohne Seitenauswahl, d.h. im optimalen Falle gilt:
Tsu(ps) = Tsu.
Dies verlangt, daß die Seitenauswahlzeit viel kürzer ist als die gesamte Aufbauzeit. Für eine Seitenauswahlausbreitungsverzögerung Tps von dem getakteten Ausgangssignal von dem Seitenregister durch einen Seitendecoder (falls erforderlich) bis zu einem gültigen nächsten Seitenentsperrzustand, soll gelten
Tps « Tsu.
Da in einer typischen PLA-Struktur die Eingangs- oder vergrabenen Ausgangsrückkopplungssignale sich durch die UND-Matrix ausbreiten müssen, um Produktterme zu erzeugen, die dann der ODER-Matrix zugeführt werden, ist die Zeit, erforderlich für die Auswahl der nächsten UND-Matrixseite kritischer als die Auswahl der ODER-Matrixseite. Zusätzlich darf in der Ausführungsform, wo Eingangssignale an alle UND-Matrixseiten gleichzeitig angelegt werden und die Produktterme von der ausgewählten Seite über einen Multiplexer an die ausgewählte ODER-Matrixseite angelegt werden, die Seitenauswahl nicht später erfolgen als zu dem Zeitpunkt, zu welchem gültige Produktterme zur Verfügung stehen, wenn nicht die Seitenauswahl das Betriebsverhalten der PLA verschlechtern soll. Für eine Rückkopplungsprodukttermausbreitungsverzögerung TPTpd von dem getakteten vergrabenen Registerausgangssignal durch den UND-Matrixeingangspuffer und Treiber zum Bereitstellen eines gültigen Produktterms gilt:
Tps < TPTpd.
Mit anderen Worten muß die nächste Logikseite ausgewählt werden vor dem Empfang des nächsten Satzes von getakteten Eingangssignalen. Da die nächste Logikseite verfügbar ist vor der nächsten Taktflanke, emuliert eine seitengeordnete PLA, aufgebaut gemäß der Lehre dieser Erfindung, das logische Äquivalent einer kontinuierlichen PLA ohne Verschlechterung im Verhalten infolge der Seitenbildung.
Fig. 6 zeigt eine Ausführungsform einer PLA, die gemäß der Lehre dieser Erfindung aufgebaut ist, unter Illustration der Zeitlagebeziehungen bezüglich Eingangs- zu Ausgangssignalausbreitung und Seitenauswahl. Die PLA-Schaltung 75 umfaßt eine Mehrzahl von Eingangsleitungen 60-1 bis 60-L. Ein erster Satz von Logikmatrixseiten 61-1 bis 61-N ist dargestellt, jeweils empfangend eine Mehrzahl von Eingangssignalen, und ausgewählt mittels Seitenauswahlltransistorsätzen 62-1-1 bis 62-1-P über den Seitenauswahltransistorsatz 62-N-1 bis 62-N-P, wobei P die Anzahl von Ausgangsprodukttermen pro erster Matrixseite ist. Die Ausgangssignale von einer ausgewählten ersten Seite werden über einen Bus 63 an Eingangsleitungen eines zweiten Satzes von logischen Matrixseiten 64-1 bis 64-M angelegt. Eine gewünschte der Logikseitenmatrizen 64-1 bis 64-M wird ausgewählt mittels Seitenauswahltransistor 65-1-1 bis 65-1-S über 65-M-1 bis 65-M-S, worin S die Anzahl der Ausgangsterme pro zweiter Matrixseite ist. Das Ausgangssignal der ausgewählten der Seiten 64-1 bis 64-M wird angelegt über einen zugeordneten der Leiter 66-1 bis 66-S an das zugeordnete eine der Register 67-1 bis 67-S für den Ausgang auf der zugeordneten einen Ausgangsleitung der Leitungen 68-1 bis 68-S. Seitenauswahlregister (nicht dargestellt), (doch könnte irgendein oder mehrere der Register 67-1 bis 67-S als Seitenregister verwendet werden, falls erwünscht), arbeiten in Übereinstimmung mit irgendeinem der oben beschriebenen Beispiele und liefern (unter Verwendung eines Seitenauswähldecoders, falls erforderlich) decodierte Seitenauswählsignale an Seitenauswähltransistoren 62-1-1 bis 62-N-P und 65-1-1 bis 65-M-S.
Die Aufbauzeit Tsu ist die Zeit, die erforderlich ist zwischen dem Anlegen von Eingangssignalen an Eingangsleitungen 60-1 bis 60-L, bis Ausgangssignale an den Ausgangsleitungen 66-1 bis 66-S anstehen. Die Seitenauswahlausbreitungsverzögerungszeit Tps ist die Zeit, erforderlich für ein Signal, sich von den Seitenauswählregistern (nicht dargestellt) über einen Seitendecoder, falls erforderlich, bis zu den Seitenauswähltransistoren 62-1-1 bis 62-N-P und 65-1-1 bis 65-M-S auszubreiten, um die gewünschten Seiten auszuwählen. Die Rückkopplungsausbreitungsverzögerung TPTpd ist die Zeit, erforderlich für die Ausbreitung des getakteten Ausgangssignals auf vergrabener Ausgangsleitung 68-1 bis zu der Eingangsleitung 60-1 über einen Eingangspuffer (nicht dargestellt) zu den Transistoren 58-1-1 bis 58-N-1. Das Erfordernis, daß Tps weniger als TPTpd ist, wird in der Ausführungsform nach Fig. 6 dadurch erreicht, daß die Kapazität auf den Seitenauswähltransistorsteuerleitungen 71-1 bis 71-N deutlich kleiner ist als die Kapazität auf den Eingangsleitungen 60-1 bis 60-L, wodurch bewirkt wird, daß die Geschwindigkeit der Auswahl einer Seite viel schneller ist als die Geschwindigkeit der Ausbreitung eines Eingangssignals zu den Produkttermknoten 78-1 bis 78-N.

Variable Seitengrößen

Fig. 7 zeigt eine Ausführungsform einer PLA, aufgebaut gemäß der Lehre der Erfindung mit Seiten unterschiedlicher Größen. Beispielsweise besteht die UND-Matrix aus Seiten 72-1 bis 72-N irgendeiner passenden Größe. Die Anzahl von Eingangsleitungen von Eingangsbus 71, angeschlossen an jede der Seiten 72-1 bis 72-N kann konstruiert werden wie gewünscht, und die Anzahl von Produkttermen von jeder der Seiten 72-1 bis 72-N kann so sein, wie dies gewünscht ist. Wie in Fig. 7 gezeigt, erzeugt die Seite 72-1 24 Produktterme, und die Seiten 72-2 bis 72-N liefern weniger als 24 Produktterme, beispielsweise jede vier Produktterme. In ähnlicher Weise ist die ODER-Matrix in Seiten 74-1 bis 74-M konfiguriert, und das in Fig. 7 dargestellte Beispiel zeigt, daß die Seite 74-1 24 Produktterme empfängt, und die Seiten 74-2 bis 74-M weniger als 24 Produktterme empfangen, beispielsweise jede vier Produktterme. Die Seite 74-1 kann die 24 Produktterme von Seite 72-1 empfangen oder bis zu 24 Produktterme von irgendeiner ausgewählten Konfiguration von UND-Matrixseiten 72-2 bis 72-N. In ähnlicher Weise können die ODER- Matrixseiten 74-2 bis 74-M individuell ausgewählt werden zum Empfang von nur vier Produkttermen, die vom Multiplexer 72 ausgewählt werden, oder so konfiguriert werden, daß eine Auswahl der Seiten 74-2 bis 74-2 so konfiguriert wird, daß jede einen separaten Satz von Produkttermen vom Multiplexer 73 empfängt. In noch einer anderen Ausführungsform teilen sich mehr als eine der Seiten 74-2 bis 74-M bestimmte Produktterme, d.h. sie werden gleichzeitig angelegt an diese, derart, daß jegliche Permutation von Produkttermen vom Multiplexer 73 verfügbar angelegt wird an den ausgewählten Satz von Seiten 74-2 bis 74-M.

Mehrere Seiten gleichzeitig ausgewählt

Fig. 10 zeigt eine Ausführungsform eines PLA-Aufbaus gemäß der Lehre der Erfindung, bei der mehrere Seiten gleichzeitig entsperrt sind. Fig. 10 zeigt eine Struktur mit zwei getrennten PLAs 101 und 102, aufgebaut gemäß der Lehre dieser Erfindung unter Verwendung eines einzigen Seitensteuerregisters 103, das Seitensteuersignale über Multiplexer 103 und 104 von Seitenauswählabschnitten von jeder ODER-Matrixseite 101-1 bis 101-M und 102-1 bis 102-M empfängt.
Fig. 11 zeigt eine andere Ausführungsform mit zwei PLAs 111 und 112, aufgebaut gemäß der Lehre der Erfindung unter Verwendung von getrennten Seitensteuerregistern 103-1 bzw. 103-2. Auf diese Weise können beispielsweise zwei unabhängige Statusmaschinen gleichzeitig arbeiten, während sie in Wechselwirkung stehen und einander kontrollieren.

Programmierwerkzeuge

Idealerweise kann Software verwendet werden, um die vom Benutzer vorgegebene Konstruktion so aufzuteilen, daß sie in eine Mehrzahl von kleineren Seiten von Logik paßt. Die Beziehung zwischen den Seiten wird herbeigeführt durch Ausführung normaler anwenderprogrammierbarer Logikübergangsterme, die eine programmierbare Seitenzeiger-ODER-Matrix beispielsweise ansteuern. Diese zusätzliche programmierbare ODER-Matrix speist dann das Seitenauswahlregister, das dann die nächste Seite auswählt.
Ein Spezialzweck-PLA-Compiler kann verwendet werden, um optimal eine große Zustandsmaschinenkonstruktion in mehrere kleinere Seiten zu unterteilen und die Übergangstermverbindungen zwischen den kleineren Seiten zu erzeugen.

Claims

1. Eine Logik-Matrixschaltung, umfassend:

- eine Mehrzahl von L-Eingangsleitungen (31) für den Empfang einer Mehrzahl von Eingangssignalen, wobei L eine erste positive, ganze Zahl ist;

- einen Satz von N ersten Logikmatrizen (35-1; 35-N), wobei N eine zweite positive, ganze Zahl größer als Eins ist und wobei jede der N ersten Logikmatrizen Mittel umfaßt für den Empfang von Signalen, die in Beziehung stehen zu ausgewählten der Eingangssignale, eine Mehrzahl von P-Zwischenausgangssignalleitungen umfaßt, eine Mehrzahl von Logikgattern umfaßt für das Bereitstellen von P-Zwischenausgangssignalen an den P-Zwischensignalleitungen als eine Funktion der Signale, die in Beziehung stehen zu ausgewählten der Eingangssignale, worin P eine dritte positive, ganze Zahl ist, assoziiert mit jenem einen der genannten N ersten Logikmatrizen;

- erste Auswählmittel (46), welche die Zwischenausgangssignale empfangen für das Auswählen der Ausgangssignale eines Untersatzes von D der ersten Logikmatrizen, wobei D eine vierte positive, ganze Zahl größer als oder gleich Eins ist;

- einen Satz von M zweiten Logikmatrizen (45-1; 45-M), worin M eine fünfte positive, ganze Zahl größer als Eins ist, wobei jede der zweiten Logikmatrizen einen oder mehrere Eingangsleiter umfaßt für den Empfang von Eingangssignalen, die in Beziehung stehen zu den Zwischenausgangssignalen der ausgewählten der ersten Logikmatrizen, eine Mehrzahl von S-Ausgangsleitungen umfaßt, worin S eine positive, ganze Zahl ist, ein oder mehrere Logikgatter umfaßt für das Bereitstellen von Ausgangssignalen auf den genannten S-Ausgangsleitungen als eine Funktion der Eingangssignale der zweiten Logikmatrize;

- zweite Auswählmittel (36), welche die Ausgangssignale für das Auswählen der Ausgangssignale eines Untersatzes von G der M zweiten Logikmatrizen empfangen, wobei G eine sechste positive, ganze Zahl ist;

- Mittel für das Steuern der Auswählmittel derart, daß zumindest eines der Auswählmittel in Reaktion auf eines oder mehrere der Eingangssignale arbeitet, welche Logik-Matrixschaltung gekennzeichnet ist dadurch,

daß die genannten Auswählmittel (36;46) derart arbeiten, daß der genannte Untersatz von D der ersten Logikmatrizen ausgewählt werden kann unabhängig von der Auswahl des genannten Untersatzes von G der zweiten Logikmatrizen.

2. Eine Schaltung nach Anspruch 1, bei der der genannte Satz von ersten Logikmatrizen (35-1; 35-N) und der genannte Satz von zweiten Logikmatrizen (45-1; 45-M) gebildet werden durch irgendeine Kombination von Logikmatrizen, ausgewählt aus der Gruppe von Logikmatrizen, bestehend aus UND, NICHT UND, ODER, NICHT ODER, EXKLUSIV ODER, EXKLUSIV NICHT ODER und Kombinationen derselben.

3. Eine Schaltung nach Anspruch 1, bei der einige oder alle der ersten und zweiten Logikmatrizen benutzerprogrammierbar sind.

4. Eine Schaltung nach Anspruch 1, bei der die ersten Logikmatrizen jede gleichzeitig Signale empfangen, die in Beziehung mit jedem der L-Eingangsleitungen stehen.

5. Eine Schaltung nach Anspruch 1, bei der die ersten Logikmatrizen jede gleichzeitig Signale empfangen, die in Beziehung zu einem einzigen Untersatz der genannten L-Eingangssignale stehen.

6. Eine Schaltung nach Anspruch 1, bei der die ersten Logikmatrizen jede gleichzeitig Signale empfangen, in Beziehung stehend zu einem Untersatz der genannten L-Eingangssignale, und jede gleichzeitig Signale empfängt, in Beziehung stehend zu einem einzigen Untersatz der genannten L-Eingangssignale.

7. Eine Schaltung nach Anspruch 1, die ferner Mittel (39) umfaßt für das Auswählen eines Untersatzes der Eingangssignale für das Anlegen an eine ausgewählte der ersten Logikmatrizen.

8. Eine Schaltung nach Anspruch 7, bei der die genannten Mittel für das Auswählen eines Untersatzes in Reaktion auf ausgewählte der Eingangssignale arbeiten.

9. Eine Schaltung nach Anspruch 7, bei der die Mittel für das Auswählen eines Untersatzes der Eingangssignale unabhängig von einem oder beiden der genannten Mittel für das Auswählen eines Untersatzes der genannten ersten und zweiten Logikmatrizen arbeiten.

10. Eine Schaltung nach Anspruch 7, bei der die Mittel für das Auswählen eines Untersatzes der Eingangssignale abhängig arbeiten mit einem oder beiden der genannten Mittel für das Auswählen eines Untersatzes der ersten und zweiten Logikmatrizen.

11. Eine Schaltung nach Anspruch 1, bei der eines oder beide der genannten Auswählmittel Multiplexer (46;36) umfassen.

12. Eine Schaltung nach Anspruch 1, bei der die Auswählmittel eine zugeordnete Matrix (135) ähnlichen Aufbaus wie die ersten Logikmatrizen umfassen.

13. Eine Schaltung nach Anspruch 1, bei der die Auswählmittel eine zugeordnete Matrize ähnlichen Aufbaus wie die zweiten Logikmatrizen umfassen.

14. Eine Schaltung nach Anspruch 1, bei der die Auswählmittel einen Satz von H-Logikmatrizen ähnlichen Aufbaus wie die ersten Logikmatrizen umfassen, wobei H eine siebente positive, ganze Zahl ist, und Mittel für das Auswählen einer gewünschten der H-Logikmatrizen für das Bereitstellen von Ausgangssignalen umfassen, welche definieren, welches der B ersten Logikmatrizen und/oder eine gewünschte der genannten E zweiten Logikmatrizen auszuwählen sei.

15. Eine Schaltung nach Anspruch 14, bei der die Mittel für das Auswählen einer gewünschten der genannten H-Logikmatrizen unabhängig arbeitet von dem Betrieb der genannten Mittel für das Auswählen einer gewünschten der genannten B ersten Logikmatrizen.

16. Eine Schaltung nach Anspruch 14, bei der die Mittel für das Auswählen einer gewünschten der H-Logikmatrizen abhängig arbeitet mit dem Betrieb der genannten Mittel für das Auswählen einer gewünschten der genannten B ersten Logikmatrizen.

17. Eine Schaltung nach Anspruch 1, bei der die Mittel für das Auswählen einen Satz von H-Logikmatrizen umfassen von ähnlichem Aufbau wie die zweiten Logikmatrizen, worin H eine siebente positive, ganze Zahl ist, und Mittel für das Auswählen einer gewünschten der H-Logikmatrizen für das Bereitstellen von Ausgangssignalen, die definieren, welche der genannten B ersten Logikmatrizen und/oder welche gewünschte der genannten E zweiten Logikmatrizen auszuwählen seien.

18. Eine Schaltung nach Anspruch 17, bei der die Mittel für das Auswählen einer gewünschten der H-Logikmatrizen unabhängig arbeiten von dem Betrieb der genannten Mittel für das Auswählen einer gewünschten der genannten E zweiten Logikmatrizen.

19. Eine Schaltung nach Anspruch 1, bei der die Mittel für das Auswählen in Reaktion auf codierte Signale von den genannten Mitteln für das Steuern arbeiten.

20. Eine Schaltung nach Anspruch 1, bei der die zweiten Logikmatrizen jede gleichzeitig Signale bereitstellen, die in Beziehung stehen zu jeder der genannten S-Ausgangs leitungen.

21. Eine Schaltung nach Anspruch 1, bei der die zweiten Logikmatrizen jede gleichzeitig Signale bereitstellen, die in Beziehung stehen zu einem einzigen Untersatz von den genannten S-Ausgangssignalen.

22. Eine Schaltung nach Anspruch 1, bei der die genannten zweiten Logikmatrizen jede gleichzeitig Signale bereitstellen, die in Beziehung stehen zu einem Untersatz der genannten S-Ausgangssignale.

23. Eine Schaltung nach Anspruch 1, die ferner zusätzliche Mittel umfaßt für das Auswählen eines Untersatzes der genannten zweiten Logikmatrizen für das Bereitstellen von S-Ausgangssignalen.

24. Eine Schaltung nach Anspruch 23, bei der die genannten zusätzlichen Mittel für das Auswählen eines Untersatzes in Reaktion auf ausgewählte der genannten Eingangssignale arbeiten.

25. Eine Schaltung nach Anspruch 23, bei der die zusätzlichen Mittel für das Auswählen eines Untersatzes der genannten zweiten Matrizen unabhängig arbeiten von einem oder beiden der genannten Mittel für das Auswählen eines Untersatzes der ersten und zweiten Logikmatrizen.

26. Eine Schaltung nach Anspruch 23, bei der die zusätzlichen Mittel für das Auswählen einen oder mehrere Multiplexer umfassen.