JPS59158190A - 時間スイツチ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、ディジタル交ｉａの通話路装置等において中
心的役割を果たしている時間スイッチ回路に関するもの
である。

〔従来技、術〕

周知のように、時ＩＩｊ］スイッチはディジクル交換機
の通話路装置に用（・られ、入力データの時間的順序を
入れ侯えることにより時分割交換を行５４Ｍ能ぞ有して
いる。この種の時間スイッチの従来例として１，１１図
に不１−ようなシフトレジスタと記憶磯り巨イすきマル
チプレクサとｆｉｔｌＪ　１ｉｌｌメモリによる実現例
がある（特願昭５７−１５０３１０号）。これは、入力
される情ＡＡ、Ｂ、Ｇ、Ｄをシフトレジスタ１００に順
に取り込んだ後、これらを記憶機能付きマルチプレクサ
２００のラッチ２０１に並列に取り込んだ後、制御メモ
リ３００から出力される制御情悸に基いてマルチプレク
サ２０２で選択してラッチ２０３を通し、列えばＣ，Ｄ
、Ａ、Ｂの順に出力するもので、入力情報Ａ、Ｂ、Ｃ，
Ｄは制御情報により任意の順番で出力されるので、時間
的順序の入れ侯えが実現される。この構成では、シフト
レジスタの動作速度で交換速度が決定されるため、メモ
リを用いた時間スイッチに比べて高速に動作するという
利点がある。しかし、このシフトレジスタにおける入力
情報のシフト動作は、シフトレジスタの各段乞構成する
記憶素子の総てが並列に動作してなされるため、シフト
レジスタの全段にてダイナミックパワーな消費すること
になる。このため、多数の入力情報を交換する高多重度
のスイッチを実現すると、これに伴ってシフトレジスタ
の規模が増加するので、ダイナミックパワーが増加する
ばかりでな（、同時に動作速度も高速化されるために、
より一層ダイナミックパワーが増加するという欠点を有
していた。即ち、多重度をｎ倍とするには、シフトレジ
スタの規模も動作速度もともにｎ倍にしなければならず
、このときのダイナミックパワーはｎ倍となる。このダ
イナミックパワーの増大の為、第１図のような構成では
集積回路技術の進歩により集積匿が向上しても、高多重
度のスイッチを笑埃することが困難であった。

〔発明の月刊〕

本発明は上記従来の欠点乞改良するため、複数個の記憶
素子を並列に接続し、選択信号で指定された記憶素子の
みにデータ乞入力し、かつ制御信号で指定された記憶象
２子からデータを出方して、交換動作時に状態の反転す
る記憶系子Ｚ唯一っに抑えることにより、時１−スイッ
チの低電力化を達成するものである。

〔発明の実施例〕

第２図は本発明の第１の実施例を示す。この実施例は４
多京の時間スイッチを示しているが、任意の多重度の時
間スイッチに対しても本発明が通用できることは゛言う
までもない。第２図において、１は走置信号発生回路と
して磯Ｈ目する循騙型ンフトレジスタであり、４個Ｑ）
マスタースレーブ形りフリッグフロッグ１０〜１３を直
列かつリング状に接続して４７４成しである。即ち、Ｄ
クリンプフロップ１０の出力Ｑは１１に入力され、１１
の出力は１２に入力される。１２も同様であり、１３の
出力は１０に入力される。谷りフリングフロンプ１０〜
１３の出力は選択信号工０〜工３として２の回路ブロッ
クに出力される。回路ブロック２は各々選択信号工０〜
工３でデータの取込みが制御され、制御信号００〜０３
でデータの出力が制御される制御付記憶素子２０〜２３
からなる制御付記憶素子群を１群含むデータ記憶回路で
ある。この制御付記憶素子の回路例を第３図に示す。こ
れはＭＯＳ　’）ランジスタによる例で、インパーク２
１１の前後にトランスフアゲ−）２１２，２１３を付加
したものであり、記憶機能はインノく−ク２１１の入力
部のゲート容量によりなされるいわゆるダイナミック形
の記憶素子であり、記憶素子へのデータの取込みはトラ
ンスファゲート２１２を、また記憶素子からのデータの
取り出しはトランスファゲート２１３を、各々の制御信
号入力端ＩＫ、ＯＲに“Ｈ″（）＼イ）を印加して導通
さ、せることによりなされる。勿論、これは一つの例に
過ぎず、フィードバックループを持つ周知のフリップフ
ロッグを用いてもよい。なお循環形シフトレジスタ１は
図示されないクロック信号Ｃ’ＬＫにより駆動されるも
のとする。

次に第４図に示すタイミングチャートにより第２図の動
作を説明する。初期状態として循環形シフトレジスタ１
を（Ｈ，Ｌ、Ｌ、Ｌ）、即ちＤクリップフロック１０が
“Ｈ”、１１〜１３が“Ｌ”（ロー）になるようにセッ
トする。これは図示はしてない周知のプリセット、プリ
クリアの機能で容易に犬現できる。また、このマスター
スレーブ形りフリップ７０ッグは、クロック信号がＬ”
のときにマスターへの取込みとスレーブでの保持が行わ
れ、“Ｈ”の時にマスターでの保持とスレーブへの取込
みが行われるものとする。従ってこのＤフリップフロッ
プの出力はクロック信号の立ち上がりで変化する。

いま、多重化された４つのデータＡｌＢ１”ＩＤが、そ
のＪ＠番で毎フレーム入力されるとする。

即ち、データＤｉｎとして、第１フレ〜ムはＡｌ。

Ｂｌ　、Ｏｆ　、ＤＩ、第２フレームはＡ２．Ｂ２，０
２゜Ｄ２　、　第３７　Ｌ／−ムはＡ３．Ｂ３，０３．
Ｄ３とする。

循環形ソフトレジスタ１は第１サイクルにおける初期デ
ータ（Ｈ，Ｉ、、Ｌ、ＬＪを順次シフトするので、選択
信号（ＩＯ，ＩＩ、１２．Ｉ３）は第２サイクルでは（
Ｌ、Ｈ，ＬＩＬ）、第３サイクルでは（Ｌ、Ｌ、Ｈ。

Ｌ）、第４サイクルでは（、Ｌ＋Ｌ＋Ｌ＋）ｆ）となり
、第２フレームの第１サイクルで初期データ＋／ｃ戻っ
てこれを４サイクル毎に繰り返す。従って、第１フレー
ムでは、データ記憶回路２は第１サイクルでは制御付記
憶系子２ｏのみがデータＡ１をλカし、第２サイクルで
は２１のみがデータＢ１を入力し、第３サイクルでは２
２のみがデータｃ１ケ入力し、第４サイクルでは２３の
みがＤｌを入力し、各々１サイクル経過の後で選択信号
が“Ｌ”になると入力データを保持する。以後４サイク
ル毎にこれを繰り返す。従って、制御付記憶系子２゜は
データ人を、制御付記憶索子２１はデー：ｊＩＢを、制
御付記憶素子２２はデータＣを、制御付記憶系子２３は
データＤを、４サイクル毎に取込み保持する。このよう
にして入力データの記憶がなされる。

次に、入力されたデータの出方される動作を示す。制御
メモリ３から出方される飼＃情報（００゜ｏｘ、ｏ２．
ａ／ｓ）を、！７１／−４に＃いて、第１サイクルでは
（Ｌ、Ｌ、Ｌ、Ｈ）、第２サイクルでは（Ｌ、Ｌ、Ｈ９
Ｌ）、第３サイクルでは（ＬｔＨ＋ＬｔＬ）、第４サイ
クルでは（ｆ（ｔＬｓＬ、Ｌ）と仮定する。このとき、
デ〜り記憶回路２は、第１サイクルでは制御付記憶系子
２３のみがデータを出力し、その他の制御付記憶素子の
出力端はハイインピーダンス状態となる。同様に第２サ
イクルでは２２のみがデータを出力し、第３サイクルで
は２１のみがデータを出力し、第４サイクルでは２ｏの
みがデータを出力する。従って外部への出カデークＤｏ
ｕｔはり、Ｃ，Ａ、Ｂとなり、入力時の順番（Ａ＋ＬＣ
，Ｄ）と異なる（この例では逆順）順番で出力される。

なお、前述のようにデータの記憶されるタイミングは谷
記憶素子ＶＣ，Ｊ：り異なるので、例えば第２フレーム
ではデータＤ及びＣは第１フレームで取り込まれたデー
タＤ１及びＣＩが、またデータＢ及びＡは第２フレーム
で取り込まれたデータＢ２及びＡ２が出力されるが、こ
れは特段の不都合を生じるものではない。

従来構成と本実施例との性能比較のため、制御メモリ部
以外の部分で消費される最大のダイナミンクパワーを考
える。このとき、本実施例では各サイクルにおいて状態
の変化する記憶素子は循環形ソフトレジスタ１で２個、
データ記憶回路２で１個であり、従来構成では４個であ
るので、ダイナミックパワーは３／４に減少している。

ところで、本実施例と同様の構成では、任意の多重度の
時間スイッチを構成しても１つのサイクルでダイナミン
クパワーを消費するのは循環形ソフトレジスタ１０で２
個、データ記憶回路２で１個である。従って、ｎ多重の
スイッチでは、ダイナミックパワーは従来の３／ｎに減
少する。即ち、大規模化するほど低歳力の効果が大であ
る。

第２図は１群の制御付記憶素子群によりデータ記憶回路
を構成した例を示しているが、複数個の制御付記憶素子
群でデータ記憶回路を構成してもよい。

第５図は本発明の第２の実施例で、２群の制御付記憶系
子＃（２−１，２−２）よりなるデータ記憶回路２と、
走査信号発生回路１及び制御メモリ３で構成した時間ス
イッチの例である。制御付記憶素子群は２群（２−Ｌ２
−２）とも共通の走査信号発生回路１と共通の制御メモ
リ３により、第２図の実施例と同様の制御ＩＩヲ受ける
ことにより、１データ当たり２ビツトを並列に交換する
ことができる。また、ｇ６図は本発明の第３の実施例で
、２群のｉｌυ御付記憶素子群（２−１，２−２）より
なるデータ記憶回路２Ｙ、走査信号発生回路１及び２個
の制御メモＩＪ３−１．３−２で制御した例である。こ
の場合は、第２図の実施例に示した時間スイッチと同等
の機能を持っ時ｉＭ］スイッチ２個を共通の走査信号出
力回路を用いて実現したものとなる。

このように、複数個の制御付記憶素子群でデータ記憶回
路を構成した場合の制御メモリ部以外の部分で消費され
る最大のダイナミックパワーを考える。一般にｎ多重で
、ｍ群の制御付記憶素子群よりなるデータ記憶回路で構
成した時間スイッチは、ｍ　Ｘ　ｎ　１ｒＩＡの制御付
記憶菓子とｎ段の循環形シフトレジスタで構成される。

一方、従来構成ではｎビットシフトレジスタＱｍ本もち
いる。このときダイナミックパワーを消費する記憶菓子
の数は本発明では（ｍ＋２）であり、従来のｍＸｎより
もはるかに減少することが明らかである。尚、走査信号
発生回路には１段を４素子で溝底したＭＯ８技術による
周知の回路やＣＯＤ等の利用も考えられ、本実施列ばあ
（までも一つの例である。

これまでは４多重の時間スイッチの実施例を示したが、
不発明は前述のように任意の多重度のスイッチに適用で
きる。大規模化に伴ってデータ入力端に接続される制御
付記憶系子の数は増大するが、動作時に入力端に接続さ
れる制御付記憶素子数は定食信号で指定された１個だけ
なので、データ入力端の負荷の増加分は制御付記憶菓子
を並列に接続するための配線容量分だけ、であり、記憶
素子自体はデータ入力端の負荷とはならない。従って、
かりに大規模化に伴って入力端の負荷増大に起因するデ
ータ取込み速度の低下が問題になるとしても、これを解
決するには、前記配線容量増加分を補償するだけの駆動
能力をデータ入力端に付加すればよく、大してパワー増
大にはならない。

−力、データ出力端も並列に接続される制御付記憶素子
数が増大するので、各記憶菓子の出力肩の配線容性が増
加する。この場合も配線容量増加分を補償するだけの駆
動能力を谷記憶素子の出力回路に付加すればよい。

このよう１て、任意の多重度の時同スイッチに対しても
本発明が適用され、しかも従来に比べて大幅に消費心力
が削減するという特長のあることを示したが、次に更に
改良された時間スイッチについて説明する。第７図は、
このような本発明の第４の実施例を示したもので、これ
は第２図の第１の実施列において大規模化したときに、
データ記憶回路を構成す−る制御付記憶素子群のデータ
出力端の配線各署が増加するのに起因する速度低下を解
決する方法として、各制御付記憶系子の駆動能力を高め
る代わりに、出力端ン共通に接続した複数個のｒｔｆｌ
Ｊ　ｍ付記憶系子からなる記憶索子モジュールソトリー
状多段に啜続したデータ記憶回路？用いることにより、
消費嵯力の増加ビ更に抑えるものである。

第７図において、１は第２図に示したのと同じ走査信号
発生回路で、４本の選択信号ＩＯ、ｒｉ　。

Ｉ２．Ｉ３ｙ出力し、３は制御メモリ、４はデータ記憶
回路である。このデータ記憶回路４は制御付記憶系子を
２個、出力端ン共通に接続して構成した記憶索子モジュ
ール４１，４２．４３をトＩノー状２段に接続した記憶
菓子モジュール群を１群含んでいる。従って、この例で
はデータ記憶回路と記憶素子モジュール群はいずれも４
で示されて（・る。記憶水子モジューｔｒ・４１及び４
２は記憶素子モジュール群の初段を構成し、谷々乞構成
する制御付記憶集子モジューノＬ、４１１，４１２及び
４２１゜４２２のデータ入力端ＤＩはいずれも共通に接
続される。初段の記憶素子モジュー／Ｌ＝を構成する制
御付記憶素子４１１．４１２，４２１，４２２は谷々の
選択信号入力端ＩＩＣが“Ｈｌ”ｌの時にマスターにデ
ータが取り込まれ、′Ｌ″の時にマスターで保持し、図
示はしていないフレームノくパルスが“Ｈ″の時にマス
ターのデータをスレーブに転送し、′Ｌ”の時にスレー
プに保ｎするマスタースレーブ形りフリツブフロンプで
実現されている。制御付記憶素子４１１０選択信号入力
端には走査信号発生回路１より出力される選択信号ＩＯ
が、制御付記憶索子４１２には選択信号工１が、制御付
記憶素子４２１には選択信号Ｉ２が、制御付記憶索子４
２２には選択信号工３が供給される。第２段目の記憶菓
子モジュール４３の制御付記憶索子４３１および４３２
は、図示していないクロック信号ＧＬＫが“Ｈ“のとき
にマスターへの取込みとスレーブでの保持が行われ　４
１Ｌ″の時にマスターでの保持とスレーブへの取込みが
行われるマスタースレーブ形りフリングフロングである
。従って、このＤフリツプフロツプの出力はクロック信
号の立ち上がりで変化する。制御付記憶素子４３１のデ
ータ入力端ＤＩには記憶系子モジュール４１のデータ出
力端０４１が接続され、制御付記憶素子４３２のデータ
入力端ＤＩには記憶菓子モジュール４２のデータ出力端
０４２が接続される。また、記憶索子モジュール４３の
データ出力端は外部への出力データＤＯｕｔの出力端と
なる。更に、各記憶素子モジュールを構成する制御付記
憶索子４１１．４１２．４２１．４２２゜４３１．４３
２は、いずれも制御信号入力端ＯＥが“Ｈ”の時に記憶
データをデータ出方端ＤＯに出方し、“Ｌ”の時にデー
タ出力端Ｄｏをハイインピーダンス状、ゆとする。制御
付記憶索子４１１．４２１の制御信号入力端には制御メ
モリ３より出力される制御信号０１が、制御付記憶素子
４１２，４２２の制御信号入力端には制御メモリ３より
出力される制御信号００が、制御付記憶素子４３１０制
御信号入力端には制御メモリ３より出力される制御信号
０３が、制御付記憶素子４３２０制御信号入力端には制
御メモリ３より出力される制御信号ｏ２が供給される。

次に、第８図に示すタイミングチャートにより第７図の
動作を説明する。いま、多重化された４つのデータＡ、
Ｂ、Ｃ、Ｄがその順番で毎フレーム入力されるとする。

即ち、データＤｉｎとして、第１フレームはＡＩ、Ｂｌ
、０１．Ｄｉ　、第２フレ〜ムはＡ２．Ｂ２，０２．Ｄ
２、第３フレームはＡ３　、　Ｂ３　。

０３、Ｄ３とする。走査信号発生回路１は第２図の第１
の実施例と同様の走査信号ン出力するものとする。即ち
、第１サイクルにおける選択信号（ＩＯ。

Ｉ　１　、　Ｉ　２　＋　Ｉ　３　）の初期データ（Ｈ
５Ｌ、Ｌ、Ｌ）を順次シフトして、選択信号（ＩＯ，Ｉ
ＬＩ２．Ｉ３）は第２サイクルでは（Ｌ＋Ｈ＋ＬｙＬ）
、第３サイクルでは（Ｌ、Ｌ、Ｈ，Ｌ）　、第４サイク
ルでは（Ｌ、Ｌ。

Ｌ、Ｈ）となり、第２フレームの第１サイクルで初期デ
ータに戻ってこれを４サイクル毎に繰り返す。

この選択信号により、初段の記憶素子モジュールを構成
する制御付記憶素子４１１．４１２．４２１　。

４２２には、そのマスターへのデータ取込みが行われる
。従って、第ＥｌｌＫ示すように、各フレームの第１サ
イクルにおいては制御付記憶素子４１１のマスター４目
１にデータＡが取り込まれ、各フレームの第２サイクル
におし・では制御付記憶素子４１２のマスター４１２Ｍ
にデータＢが取り込まれ、谷フレームの第３サイクルに
おいては制御付記憶素子４２１のマスク−４２１Ｍにデ
ータＣが庫９込マレ、谷フレームの第４サイクルにおい
ては制御付記憶素子４２２のマスター４２２Ｍにデータ
Ｄが取り込まれる。これらは、フレームの区切を示すた
めに４サイクル毎に入力されるフレームノくルスにより
、同時に各々のスレーブ（第８図の４１１８゜４１２Ｓ
、４２１８．４２２８　）に転送される。こうして、入
力データの取込みが毎フレーム連続して行われる。−万
、データの出力は、初段の４つの制御付記憶索子のいず
れか乞制御メモリ３より出力される制御信号で指定する
ことにより実行される。

即ち、制御信号０２とＯＱの２ビツトが示す値を番地と
して、（０２，００）が（ＬＩＬ）の時に制御付記憶索
子４１１、（Ｌ、ｌの時に制御付記憶索子４１２、（Ｈ
，Ｌ）の時に制御付記憶索子４２１、（ｌ（、Ｈ）の時
に制御付記憶素子４，２２にそれぞれ保持されているデ
ータを出力する。この場合、制御信号０１と０３は各々
制御信号００と０２の反転信号にひとしい。従って、例
えば（０２？　ＯＯ）を（Ｈ＋ｕ）＋（ＨｔＬ）ｔ（ｔ
’ｔＨＬ（Ｌ＋ｒ’）の順で供給することにより、デー
ク乞Ｄ　、　Ｇ　、　Ｂ　、　Ａの順、即ち入力順とは
全く逆の順に出力することができる。

但し、この制御信号による選択は、初めに制御信号００
，０１により初段の記憶素子モジュールで行われ、次の
サイクルで制御信号０２，０３により第２段月の記憶素
子モジュールで行われる。従って、制御信号０２と０３
は、００と０１よりも１サイクル遅れて供給される。こ
れを第８図により説明する。制御信号００はフレームパ
ルスの立ち上がりを起点と］−で、“Ｈ″と“Ｌ″を父
互に繰り返１−８一方、制御信号００はフレームパルス
の立ち上がりよりｌザイクル遅れたところを起点として
、その前半の２サイクル乞“Ｈ”、後半の２サイクルを
“Ｌ″とする。このため初段の記憶素子モジュール４１
と４２の出力端０４１と０４２は、制御付記憶素子のス
レーブ４１１Ｓ、４１２３，４１３５，４１４Ｓがデー
タ？保持している４サイクルのうちの初めのサイクルで
ＢとＤを、次のサイクルでＡとＣ乞出力し、残りの２サ
イクルも再びこれを繰り返す。

このデータは各々第２段の記憶素子モジュールの制御付
記憶素子４３１及び４３２のマスターに取り込まれた後
、スレーブに転送されるので、初段の記憶素子モジュー
ルの出力よりも１サイクル遅れる。これにタイミングが
合うように制御信号０２．０３が供給され、はじめの２
サイクルで制御付記憶素子４３２の出力を、次の２サイ
クルで制御付記憶素子４３１の出力を活性化するので、
第２段の記憶素子モジュールから出力されるデータＤＯ
ｕｔはり、Ｃ，Ｂ、Ａとなる。

第７図の実施例では、谷制御付記憶素子の出力端の負荷
はいずれも記憶素子モジュールの出力部の負荷に限定さ
れるので極めて小さく、しかも大規模の時間スイッチを
構成する場合にも、この記憶素子モジュールヲトリー状
、多段に接続すればよいので、制御付記憶素子の負荷は
増加しないという特長がある。但し、本実施例のデータ
記憶回路を構成する制御付記憶素子の数は７個であり、
第２図の第１の実施偽り４個に比べて約２倍に増加して
（・る。しかも制御付記憶素子の各々はマスタースレー
ブ形式であることから、第１の実施例の１ｔｔｌｊ御付
記憶素子の２個分に相当するので、全体としては約４倍
となる。従って、第１１７）実施例に示す構成で構成し
た時＋＝ｔスイツ・チにおける制御付記憶素子の消費電
力が、本実施例に示す構成で構成した時間スイッチにお
ける記憶素子モジュールを構成する制御付記憶素子の消
費′電力の４倍ケ必要とする規模よりも大規模の時間ス
イッチを構成する場合に、本実施例に示す構成が有効で
ある。

なお、本実施例では記憶素子モジュールを２個の制御付
記憶素子で構成して（・るが、これよりも多数の制御付
記憶素子で構成してもよく、それに応じてデータ記憶回
路を構成する記憶素子モジュールの段数と個数は本実施
例に比べて減少するので、第１の実施例と比較した消費
電力の低減効果は本実施例よりも太きい。本実施例にお
いても、第１の実施例と同様に複数の記憶系子モジニー
１１群でデータ記憶回路を構成することができることは
いうまでもない。

〔発明の効果〕

以上述べたように、本発明によれば、時間スイッチを構
成する記憶素子のうち一部がダイナミックパワー乞消費
するだけであり、しかも大規模化してもその数は増加し
ないため、容易に大規模な時間スイッチを集積回路で実
現できるうえ、従来は消費電力が増大するために不可能
であった高速動作を可能とするという利点がある。例え
ばｍビットを並列に交換するｎ多重時間スイッチ′！ａ
ｌ′ｌチップに集積した場合のダイナミツクツくワーは
、制御メモリ部を除いて比較すると、従来構成の（ｍ＋
２）／（ｍｘｎ）であり、例えば８ビット並列１０２４
多重時間スイッチの場合では約１／８００となる。従っ
て、本発明による時間スイッチは従来構成の８００倍の
速度で動作させることができる。

つまり、チップ面積が小さくて十分に１チツプ化でき、
しかも十分高速に動作しうる回路性能をもつにもかかわ
らず、消費電力が増大するために、実現できなかった大
規模時間スイッチを実現可能とするものであり、時間ス
イッチの小型化、経断化に及ぼす効果は極めて太きい。

【図面の簡単な説明】

第１図は従来の時間スイッチ回路の構成例を示す図、第
２図は本発明の第１の実施例を示す図、第３図は第２図
における制御付記憶素子の回路例を示す因、第４図は第
２図の動作乞説明するタイミング図、第５図及び第６図
は本発明の第２及び第３の実施例２示す図、第７図は本
発明の第４の実施例を示す図、第８図は第７図の動作馨
説明するタイミング図である。 ｌ・・・走査信号発生回路、２．２−１．２−２・・・
データ記憶回路、３．３−１．３−２・・・制御メモリ
。 代理人弁理士　　鈴　木　　　誠 第２図 ＤＩハ 第４，１図

Claims (2)

【特許請求の範囲】
1. （１）　　時分割多重化されて入力されるデータ出力端
   に従って記憶し、それを外部より供給される制御情報に
   従ってｄ出す第１手段と、前記第１手段に制御情報を供
   給する第２手段からなり、前記時分割多重化さねて入力
   されるデータを該入力時とは異なる順番で出力する時間
   スイッチ回路において、前記第１手段乞、多段の記憶素
   子列内の記憶情緒をクロック信号に同期して１段ずつ転
   送することにより各段から走査信号を出力する走査信号
   発生回路と、該走査信号発生回路より出力される走査信
   号により入カデークの俄込みが活性化され、前記第２手
   段より出力される制御Ｉｌｌ情報によりデ〜りの出力が
   ｒ６性化される市υ御付記憶糸子を該走査信号出力回路
   の各段に対応して複数個設け、且つ各段の制御付記憶系
   子のデータ入力端及びデータ出力端の各々を並列に接続
   して構成した制御付記憶素子群を少な（とも１群含むデ
   ータ記憶回路とで構成したこと乞特徴とする時間スイッ
   チ回路。
2. （２）　　前記データ記憶回路は、第２手段より出力さ
   れる制御情報によりデータの出力を制御される　。 制御付記憶素子をデータ出力端を共通に複数個接続した
   記憶素子モジュールを、各段の記憶データを次段に選択
   的に転送することにより初段の記憶データを最終段より
   出力するようにトリー状多段に接続してなる記憶素子モ
   ジュール群を少なくとも１群含む・構成とし、該データ
   記憶素子モジュール群の初段を構成する該制御付記憶素
   子の各々は共通のデータ入力端と走査信号発生回路の各
   段より出力される走査信号によるデータの取込み制御機
   能を有するようにしたことを特徴とする特許請求の範囲
   第１項記載の時間スイッチ回路。