CN118075631A - 适用于动态视觉传感器的多模态低功耗读出接口电路 - Google Patents
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Abstract
本发明公开了一种适用于动态视觉传感器的多模态低功耗读出接口电路，包括选通链、触发器时钟脉冲逻辑电路、上升沿触发的D触发器、数字缓冲器、多路选择器及模式选择器；两个上升沿触发的D触发器进行级联以组合为一个触发器组；一个选通链、一个触发器时钟脉冲逻辑电路、一个触发器组、一个数字缓冲器依次串联为一个信号读出单元结构；选通链的两个信号输出端分别连接触发器时钟脉冲逻辑电路的时钟输入端及多路选择器的选择端相连接。上述接口电路能以工作模式输出基于帧的静态图像信息数据，且能输出基于事件的像素静态光强数据，可实现事件地址与强度信息的精准对齐与同步串行输出并降低片外同步复杂度。
Description
技术领域
本发明涉及电路的技术领域，尤其涉及一种适用于动态视觉传感器的多模态低功耗读出接口电路。
背景技术
人类视觉系统具有低冗余、低功耗、高动态及鲁棒性强等优势，可以高效地自适应处理动态信息与静态信息，并在复杂场景中展现出卓越的泛化能力和综合感知能力。CMOS图像传感器(CMOS image sensors,CIS)已经能超越人眼识别静态信息的功能，但在动态信息捕获这方面的局限性逐渐显现，例如运动模糊和数据冗余。动态视觉传感器(DynamicVision Sensor,DVS)能在像素级异步检测连续时间对比度变化，将物体运动轨迹转变成为空间稀疏、时间密集的地址事件流。其独特的像素结构自带数据压缩功能，从而实现了高时间分辨率、低延迟(都在微秒数量级)的数据捕获；同时自动过滤场景内的静态背景数据信息，有效减少了冗余数据并降低了功耗。许多神经网络算法都需要事件数据流所代表的动态信息与全帧图像代表的静态信息结合输入，意味着DVS应用需要CIS的绝对值信息互补。配置两块独立的传感器芯片存在视差误差、同步复杂性以及额外的成本等缺陷。现有技术方法中的ATIS(Asynchronous Time Based Image Sensor)能解决数据同步和视觉误差等问题，但像素尺寸和复杂性显著增加。现有技术方法中混合DVS与APS(Active PixelSensor)的DAVIS(Dynamic and Active Pixel Vision Sensor)中APS的读出电路仅增加了约5％的DVS像素面积，然仍然存在光强不变时静态场景全帧图像数据冗余的问题。
因此，现有技术方法中用于动态视觉传感器的读出接口电路存在同步串行输出时片外同步复杂度较高的问题。
发明内容
本发明实施例提供了一种适用于动态视觉传感器的多模态低功耗读出接口电路，旨在解决现有技术中用于动态视觉传感器的读出接口电路所存在的同步串行输出时片外同步复杂度较高且存在静态帧图像数据冗余的问题。
本发明实施例公开了一种适用于动态视觉传感器的多模态低功耗读出接口电路，像素阵列的输出端连接DVS读出电路及转换处理单元，所述DVS读出电路的两个输出端分别连接所述多模态低功耗读出接口电路及转换处理单元；所述转换处理单元的输出端连接所述多模态低功耗读出接口电路，其中，所述多模态低功耗读出接口电路包括选通链、触发器时钟脉冲逻辑电路、上升沿触发的D触发器、数字缓冲器、多路选择器及模式选择器；
两个上升沿触发的D触发器进行级联以组合为一个触发器组；
一个选通链、一个触发器时钟脉冲逻辑电路、一个触发器组、一个数字缓冲器依次串联为一个信号读出单元结构；所述触发器组的数据输入端用于输入一组来自所述转换处理单元的初始数据；所述选通链的第一信号输出端与触发器时钟脉冲逻辑电路的时钟输入端相连接，所述选通链的第二信号输出端与多路选择器的选择端相连接；
多个所述信号读出单元结构组合为一个信号读出处理单元；同一所述信号读出处理单元内选通链的控制输入端与相邻选通链的控制输出端相连接；
每一所述信号读出单元结构中选通链的列请求信号输入端与所述DVS读出电路中对应的一个输出端口相连接；每一所述信号读出单元结构中选通链的复位信号输入端均相连接以用于输入复位信号；
相邻所述信号读出处理单元之间串联设置有一个所述模式选择器，所述模式选择器的输入端连接上一级所述信号读出处理单元中末位选通链的控制输出端，所述模式选择器的输出端连接下一级所述信号读出处理单元中首位选通链的控制输入端；
同一所述信号读出处理单元中各数字缓冲器的输出端分别与对应的一个所述多路选择器的多个输入端相连接；各所述多路选择器的输出端用于输出一组输出数据；
第一极所述信号读出处理单元中首位的选通链的控制输入端用于输入启动信号；最后一级所述信号读出处理单元中末位的选通链的控制输出端连接一个所述上升沿触发的D触发器，链尾的所述上升沿触发的D触发器用于输出结束信号；
所述DVS读出电路输出的控制信号分别输入所述多模态低功耗读出接口电路及转换处理单元；所述转换处理单元输出的数据信号分别输入至各所述信号读出单元结构中触发器组的触发器输入端。
所述的适用于动态视觉传感器的多模态低功耗读出接口电路，其中，各所述选通链均由通路逻辑电路、两个跳过路径电路、两个选通路径电路及控制逻辑电路组成；
一个所述跳过路径电路与一个所述选通路径电路进行并联后组成并联电路；两个所述并联电路进行串联连接组成路径电路；
所述路径电路的第一输入端作为所述选通链的控制输入端；所述路径电路的第三输入端、所述通路逻辑电路的第二输入端及所述控制逻辑电路的第一输入端相连接且作为所述选通链的模式选择信号输入端用于输入模式选择信号；所述通路逻辑电路的第一输入作为所述选通链的复位信号输入端；所述通路逻辑电路的输出端与所述路径电路的第二输入端相连接；所述通路逻辑电路的第三输入端作为所述选通链的列请求信号输入端；
所述路径电路的第一输出端与所述控制逻辑电路的第二输入端相连接，所述路径电路的第二输出端作为所述选通链的控制输出端；所述路径电路的第三输出端作为所述选通链的一个信号输出端与所述多路选择器相连接以输出选择信号；
所述控制逻辑电路的输出端作为所述选通链的一个信号输出端与触发器时钟脉冲逻辑电路的时钟输入端相连接。
所述的适用于动态视觉传感器的多模态低功耗读出接口电路，其中，所述通路逻辑电路包括三个或非门及四个非门；所述通路逻辑电路的输出端包括第一输出端、第二输出端、第三输出端及第四输出端；
第一非门的输出端与第一或非门的一个输入端相连接，所述第一或非门的输出端与第三或非门的一个输入端相连接，所述第一或非门的输出端与第二非门串联后连接第二或非门的一个输入端；所述第一或非门的另一输入端作为所述通路逻辑电路的第三输入端；
所述第一非门的输入端作为所述通路逻辑电路的第二输入端；所述第二或非门的另一输入端及所述第三或非门的另一输入端相连接并作为所述通路逻辑电路的第一输入端以输入复位信号；
所述第二或非门的输出端与第三非门的输入端相连接，且连接点作为所述通路逻辑电路的第二输出端；所述第三或非门的输出端与第四非门的输入端相连接，且连接点作为所述通路逻辑电路的第一输出端；
所述第三非门的输出端作为所述通路逻辑电路的第四输出端；所述第四非门的输出端作为所述通路逻辑电路的第三输出端。
所述的适用于动态视觉传感器的多模态低功耗读出接口电路，其中，所述跳过路径电路包括四个PMOS晶体管及四个NMOS晶体管；
第一PMOS晶体管的栅极作为所述跳过路径电路的一个第二输入端连接所述通路逻辑电路的第一输出端；第二PMOS晶体管的栅极作为所述跳过路径电路的另一个第二输入端连接所述通路逻辑电路的第四输出端；
第三NMOS晶体管的栅极作为所述跳过路径电路的又一个第二输入端连接所述通路逻辑电路的第二输出端；第四NMOS晶体管的栅极作为所述跳过路径电路的再一个第二输入端连接所述通路逻辑电路的第三输出端；
所述第一PMOS晶体管的第一极及所述第二PMOS晶体管的第一极相连接并连接稳压电源；所述第一PMOS晶体管的第二极与第三PMOS晶体管的第一极相连接；所述第二PMOS晶体管的第二极与第四PMOS晶体管的第一极相连接；
所述第三PMOS晶体管的栅极与第一NMOS晶体管的栅极相连接，且连接点连接所述路径电路的第一输入端；所述第四PMOS晶体管的第二极与第二NMOS晶体管的第一极相连接，且连接点连接所述路径电路的第二输出端；
所述第三PMOS晶体管的第二极、所述第一NMOS晶体管的第一极、所述第四PMOS晶体管的栅极及所述第二NMOS晶体管的栅极相连接；所述第一NMOS晶体管的第二极连接所述第三NMOS晶体管的第一极；所述第二NMOS晶体管的第二极连接所述第四NMOS晶体管的第一极；所述第三NMOS晶体管的第二极与所述第四NMOS晶体管的第二极相连接并接地。
所述的适用于动态视觉传感器的多模态低功耗读出接口电路，其中，所述稳压电源的电压为1.2V。
所述的适用于动态视觉传感器的多模态低功耗读出接口电路，其中，所述选通路径电路包括一个反馈移位寄存器、计数器、第五MOS管、第六MOS管、第七MOS管、第八MOS管、第九MOS管、同或门及选通D触发器；
所述第五MOS管的第一极与第六MOS管的第一极相连接且连接点连接所述路径电路的第一输入端；所述第五MOS管的栅极连接所述通路逻辑电路的第四输出端，所述第八MOS管的栅极连接所述通路逻辑电路的第一输出端；所述第五MOS管的第二极、所述第六MOS管的第二极及所述第七MOS管的第一极相连接，且连接点与所述反馈移位寄存器的第二输入端相连接；所述第六MOS管的栅极连接所述第七MOS管的栅极，且连接点连接所述通路逻辑电路的第二输出端，所述第九MOS管的栅极连接所述通路逻辑电路的第三输出端；所述第七MOS管的第二极接地；
所述反馈移位寄存器的连接端与所述计数器的输入端及所述同或门的一个输入端相连接，所述反馈移位寄存器的第一输入端及所述同或门的另一输入端相连接并作为所述路径电路的第三输入端；所述同或门的输出端连接所述选通D触发器的时钟信号输入端，所述选通D触发器的输入端连接稳压电源，所述选通D触发器的输出端连接所述第八MOS管的第一极及所述第九MOS管的第一极；第八MOS管的第二极与所述第九MOS管的第二极相连接，且连接点作为所述路径电路的第二输出端；
所述反馈移位寄存器的输出端作为所述路径电路的一个第一输出端。
所述的适用于动态视觉传感器的多模态低功耗读出接口电路，其中，所述计数器包括计数D触发器及第五非门；
所述第五非门的输入端连接所述计数D触发器的输出端，所述第五非门的输出端连接所述计数D触发器的输入端，且连接点作为所述计数器的反馈信号输出端；所述计数D触发器的时钟信号输入端作为所述计数器的输入端。
所述的适用于动态视觉传感器的多模态低功耗读出接口电路，其中，所述反馈移位寄存器包括第一或门、第一与非门、第二与非门、一个反馈D触发器及多个移位寄存单元；
每一所述移位寄存单元均包含一个反馈D触发器及一个异或门，所述移位寄存单元中反馈D触发器的输入端及输出端分别连接异或门的两个输入端，多个所述异或门的输出端组合为所述选通链的选通信号输出端；所述移位寄存单元中反馈D触发器的输入端及相邻反馈D触发器的输出端相互连接；
所述第一或门的一个输入端作为所述反馈移位寄存器的第一输入端；所述第一或门的另一输入端与所述第一与非门的一个输入端相连接，且连接点连接所述计数器的反馈信号输出端；所述第一与非门的另一输入端作为所述反馈移位寄存器的第二输入端；所述第一或门的输出端及所述第一与非门的输出端分别连接所述第二与非门的两个输入端，所述第二与非门的输出端连接单独的所述反馈D触发器的输入端；单独的所述反馈D触发器的输出端连接一个所述移位寄存单元中反馈D触发器的输入端；链尾的所述移位寄存单元中反馈D触发器的输出端作为所述反馈移位寄存器的输出端。
所述的适用于动态视觉传感器的多模态低功耗读出接口电路，其中，所述第五MOS管、所述第七MOS管及所述第八MOS管均为NMOS管；所述第六MOS管及所述第九MOS管均为PMOS管。
所述的适用于动态视觉传感器的多模态低功耗读出接口电路，其中，所述反馈移位寄存器中的反馈D触发器均为下降沿D触发器。
本申请实施例公开了一种适用于动态视觉传感器的多模态低功耗读出接口电路，包括选通链、触发器时钟脉冲逻辑电路、上升沿触发的D触发器、数字缓冲器、多路选择器及模式选择器；两个上升沿触发的D触发器进行级联以组合为一个触发器组；一个选通链、一个触发器时钟脉冲逻辑电路、一个触发器组、一个数字缓冲器依次串联为一个信号读出单元结构；选通链的两个信号输出端分别连接触发器时钟脉冲逻辑电路的时钟输入端及多路选择器的选择端相连接。上述的多模态低功耗读出接口电路不仅能以传统图像传感器的工作模式输出基于帧的静态图像信息数据，满足对静态场景的常规图像采集需求，而且能输出基于事件的像素静态光强数据，能够实现事件地址与强度信息的精准对齐与同步串行输出并降低片外同步复杂度；还实现了根据不同的应用场景和需求进行灵活切换，提供多样化的数据输出模式。
附图说明
为了更清楚地说明本发明实施例技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的包含多模态低功耗读出接口电路的多模态动态视觉传感器芯片架构的整体电路图；
图2为本发明实施例提供的适用于动态视觉传感器的多模态低功耗读出接口电路的整体电路图；
图3为本发明实施例提供的选通链的电路结构图；
图4为本发明实施例提供的跳过路径电路的电路结构图；
图5为本发明实施例提供的选通路径电路的电路结构图；
图6为本发明实施例提供的适用于动态视觉传感器的多模态低功耗读出接口电路的应用效果图；
图7为本发明实施例提供的适用于动态视觉传感器的多模态低功耗读出接口电路的另一应用效果图。
附图标记：PA、像素阵列；Group、像素组；AA、转换处理单元；DRC、DVS读出电路；MRC、多模态低功耗读出接口电路；RD、行译码器；CO、时序控制器；SC、选通链；CLKL、触发器时钟脉冲逻辑电路；DFF、上升沿触发的D触发器；DFFs、触发器组；AD、数字缓冲器；MUX、多路选择器；MS、模式选择器；G-COL、信号读出单元结构；PL、通路逻辑电路；SKP、跳过路径电路；STP、选通路径电路；CL、控制逻辑电路；NOT1、第一非门；NOR1、第一或非门；NOR2、第二或非门；NOR3、第三或非门；NOT3、第三非门；NOT4、第四非门；PM1、第一PMOS晶体管；PM2、第二PMOS晶体管；PM3、第三PMOS晶体管；PM4、第四PMOS晶体管；NM1、第一NMOS晶体管；NM2、第二NMOS晶体管；NM3、第三NMOS晶体管；NM4、第四NMOS晶体管；VDD、稳压电源；FSR、反馈移位寄存器；C、计数器；M5、第五MOS管；M6、第六MOS管；M7、第七MOS管；M8、第八MOS管；M9、第九MOS管；XNOR、同或门；DFF1、选通D触发器；DFF2、计数D触发器；NOT5、第五非门；DFF3、反馈D触发器；OR1、第一或门；NAND1、第一与非门；NAND2、第二与非门；SR、移位寄存单元；XOR、异或门。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
应当理解，当在本说明书和所附权利要求书中使用时，术语“包括”和“包含”指示所描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元素、组件和/或其集合的存在或添加。
还应当理解，在本发明说明书中所使用的术语仅仅是出于描述特定实施例的目的而并不意在限制本发明。如在本发明说明书和所附权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“该”意在包括复数形式。
还应当进一步理解，在本发明说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
本发明实施例公开了一种适用于动态视觉传感器的多模态低功耗读出接口电路，如图1所示，该多模态低功耗读出接口电路可应用于如图1所示的多模态动态视觉传感器芯片架构中，其中，像素阵列PA的输出端连接DVS读出电路DRC及转换处理单元AA，所述DVS读出电路DRC的两个输出端分别连接所述多模态低功耗读出接口电路MRC及转换处理单元AA；所述转换处理单元AA的输出端连接所述多模态低功耗读出接口电路MRC，时序控制器CO分别连接多模态低功耗读出接口电路MRC、转换处理单元AA、DVS读出电路及行译码器RD，行译码器RD分别连接像素阵列PA中的各像素组Group。如图1所示，该多模态动态视觉传感器芯片架构中包含一个128x128的像素阵列PA(Pixel Array)，其中转换处理单元AA包括列并行放大器AMP及列并行模拟数字转换器ADC，传感器通过128x128的像素阵列PA与DVS读出电路DRC实现动态视觉传感器地址事件流输出功能。为了以提高事件吞吐率，每4个像素(2x2)绑定为一个像素组Group，在8位事件总线(Event Bus)上共同输出2bit事件表示位(ON，OFF)，在8位地址总线(Address Bus)上输出像素组Group地址。列并行放大器AMP与列并行模拟数字转换器ADC实现像素强度电压的放大与数字化，并在像素强度事件流输出模式中，根据来自64个像素组Group的列请求XREQ过滤列并行模拟数字转换器ADC的工作时钟脉冲，实现DVS读出电路中列并行模拟数字转换器ADC的低功耗运行。多模态读出电路负责处理来自列并行模拟数字转换器ADC的数据，实现图像数据帧输出与像素强度事件流输出功能。
具体的，如图2所示，该多模态低功耗读出接口电路MRC包括选通链SC、触发器时钟脉冲逻辑电路CLKL、上升沿触发的D触发器DFF、数字缓冲器AD、多路选择器MUX及模式选择器MS；两个上升沿触发的D触发器DFF进行级联以组合为一个触发器组DFFs；一个选通链SC、一个触发器时钟脉冲逻辑电路CLKL、一个触发器组DFFs、一个数字缓冲器AD依次串联为一个信号读出单元结构G-COL；所述触发器组DFFs的数据输入端用于输入一组来自所述转换处理单元AA的初始数据；所述选通链SC的第一信号输出端与触发器时钟脉冲逻辑电路CLKL的时钟输入端相连接，所述选通链SC的第二信号输出端与多路选择器MUX的选择端相连接；多个所述信号读出单元结构G-COL组合为一个信号读出处理单元；同一所述信号读出处理单元内选通链SC的控制输入端与相邻选通链SC的控制输出端相连接；每一所述信号读出单元结构G-COL中选通链SC的列请求信号输入端与所述DVS读出电路DRC中对应的一个输出端口相连接；每一所述信号读出单元结构G-COL中选通链SC的复位信号输入端均相连接以用于输入复位信号；相邻所述信号读出处理单元之间串联设置有一个所述模式选择器MS，所述模式选择器MS的输入端连接上一级所述信号读出处理单元中末位选通链SC的控制输出端，所述模式选择器MS的输出端连接下一级所述信号读出处理单元中首位选通链SC的控制输入端；同一所述信号读出处理单元中各数字缓冲器AD的输出端分别与对应的一个所述多路选择器MUX的多个输入端相连接；各所述多路选择器MUX的输出端用于输出一组输出数据；第一极所述信号读出处理单元中首位的选通链SC的控制输入端用于输入启动信号(SCRST信号)；最后一级所述信号读出处理单元中末位的选通链SC的控制输出端连接一个所述上升沿触发的D触发器DFF，链尾的所述上升沿触发的D触发器DFF用于输出结束信号；所述DVS读出电路输出DRC的控制信号分别输入所述多模态低功耗读出接口电路及转换处理单元AA；所述转换处理单元输出AA的数据信号分别输入至各所述信号读出单元结构G-COL中触发器组DFFs的触发器输入端。
具体的，本设计将64列像素组Group分成8组，每组处理8列数据并分配一个信号读出处理单元进行输出。该信号读出处理单元主要包含六个部分，分别是选通链SC(strobeChain)、触发器时钟脉冲逻辑电路CLKL(CLK Logic)、上升沿触发的D触发器DFF、数字缓冲器AD、多路选择器MUX及模式选择器MS(mode select)，每一信号读出处理单元包含8个信号读出单元结构G-COL，如图2中实例了从G-COL0至G-COL63共64个信号读出单元结构G-COL。
其中选通链SC是本次设计的关键点，其作用在于使用来自对应列的XREQ请求信号(XREQ请求信号由DVS读出电路发出)，将来自列并行模拟数字转换器ADC的数据(Data)并转串进行输出(XREQ有效)，或者是不消耗时钟打拍将该列快速跳过(XREQ无效)。选通顺序取决于链内横向传递的令牌(token)，当SCRST信号(启动信号)有效时，令牌开始在链间传递，当所有列扫描完成后会SCEND信号会挂起置1，表示一帧事件扫描完成。触发器时钟脉冲逻辑电路CLKL用于选择提供给触发器组DFFs(两级D触发器)的时钟源头来自总线时钟脉冲还是来自选通链SC的时钟脉冲，触发器组DFFs能够在多种模式下缓存来自列并行模拟数字转换器ADC的一组两行像素强度数据，配合事件地址总线同步输出。数字缓冲器AD用于提升电路的驱动能力，以保证通过多路选择器MUX串行读出数据时有足够的速度。所有多路选择器MUX的控制信号均由选通链SC提供。模式选择器MS用于选择提供给后续组的令牌来自前一组(事件流输出模式)或是来自SCRST(全帧图像输出模式)，一共用了7个模式选择器MS来进行8组信号读出处理单元的组间衔接，最后一组的最末端选通链SC单元衔接了一个上升沿触发的D触发器DFF，用于提供扫描完成信号SCEND。
在具体的实施例中，各所述选通链SC均由通路逻辑电路PL、两个跳过路径电路SKP、两个选通路径电路STP及控制逻辑电路CL组成；一个所述跳过路径电路SKP与一个所述选通路径电路STP进行并联后组成并联电路；两个所述并联电路进行串联连接组成路径电路；所述路径电路的第一输入端作为所述选通链SC的控制输入端；所述路径电路的第三输入端、所述通路逻辑电路PL的第二输入端及所述控制逻辑电路CL的第一输入端相连接且作为所述选通链SC的模式选择信号输入端用于输入模式选择信号；所述通路逻辑电路PL的第一输入作为所述选通链SC的复位信号输入端；所述通路逻辑电路PL的输出端与所述路径电路的第二输入端相连接；所述通路逻辑电路PL的第三输入端作为所述选通链SC的列请求信号输入端；所述路径电路的第一输出端与所述控制逻辑电路CL的第二输入端相连接，所述路径电路的第二输出端作为所述选通链SC的控制输出端；所述路径电路的第三输出端作为所述选通链SC的一个信号输出端与所述多路选择器MUX相连接以输出选择信号；所述控制逻辑电路CL的输出端作为所述选通链SC的一个信号输出端与触发器时钟脉冲逻辑电路CLKL的时钟输入端相连接。
选通链SC的具体结构如图3所示，其中主要包含四个部分，分别是通路逻辑电路PL、跳过路径电路SKP、选通路径电路STP及控制逻辑电路CL，每一选通链SC均由通路逻辑电路PL、两个跳过路径电路SKP、两个选通路径电路STP及控制逻辑电路CL组成。
通路逻辑电路PL负责提供令牌传输路径的选择，外部控制信号OC(由选通链的模式选择信号输入端进行输入)无效置0时为全帧图像输出模式，无视来自DVS读出电路的XREQ信号，有OC信号效置1时为像素强度事件流输出模式，XREQ信号能正常工作。NVREQ为VREQ信号取反。同样当选通链SC的复位信号RST有效置1时，所有的PREV信号被复位到0。RST信号无效置0且VREQ＝1时，选通链SC间传递到PREV处的令牌选通路径传递，根据时钟同步输出选通信号传递给MUX多路选择器MUX；如果VREQ＝0时，令牌从跳过路径传递，不消耗时钟打拍。
第一极信号读出处理单元中首位的选通链SC的控制输入端用于输入启动信号(SCRST信号)，即第一极信号读出处理单元中首位的选通链SC的控制输入端输入的PREV信号即为SCRST信号，其它选通链SC的控制输入端输入的PREV信号为上一级选通链SC所输出的NEXT信号。
由于2x2像素事件绑定在一起，一个选通链SC包含两组跳过路径电路SKP和两组选通路径电路STP，使用一组通路逻辑电路PL来处理1组像素的2列ADC数据。选通链SC通过一组跳过路径电路SKP和一组选通路径电路STP的PREV和NEXT信号进行链路的直接连接，也即前一电路的NEXT信号即作为后一电路的PREV信号进行使用。上述电路结构在增大像素规模时具有非常大的优势，即非常易于扩展。控制逻辑电路CL负责提供在像素强度事件流输出模式下，触发器组DFFs的时钟脉冲同样由OC信号参与控制。
具体的，所述通路逻辑电路PL包括三个或非门及四个非门；所述通路逻辑电路PL的输出端包括第一输出端、第二输出端、第三输出端及第四输出端；第一非门NOT1的输出端与第一或非门NOR1的一个输入端相连接，所述第一或非门NOR1的输出端与第三或非门NOR3的一个输入端相连接，所述第一或非门NOR1的输出端与第二非门(图中未示出)串联后连接第二或非门NOR2的一个输入端；所述第一或非门NOR1的另一输入端作为所述通路逻辑电路PL的第三输入端；所述第一非门NOT1的输入端作为所述通路逻辑电路PL的第二输入端；所述第二或非门NOR2的另一输入端及所述第三或非门NOR3的另一输入端相连接并作为所述通路逻辑电路PL的第一输入端以输入复位信号；所述第二或非门NOR2的输出端与第三非门NOT3的输入端相连接，且连接点作为所述通路逻辑电路PL的第二输出端；所述第三或非门NOR3的输出端与第四非门NOT4的输入端相连接，且连接点作为所述通路逻辑电路PL的第一输出端；所述第三非门NOT3的输出端作为所述通路逻辑电路PL的第四输出端；所述第四非门NOT4的输出端作为所述通路逻辑电路PL的第三输出端。
通路逻辑电路PL的输出端包括第一输出端、第二输出端、第三输出端及第四输出端，其中，第一输出端输出NSKIP1信号，第二输出端输出SKIP2信号，第三输出端输出SKIP1信号，第四输出端输出NSKIP2信号。NSKIP1信号即为SKIP1信号进行取反所得到的信号，NSKIP2信号即为SKIP2信号进行取反所得到的信号。如图3所示，当RST＝1时；SKIP1＝1,NSKIP1＝0,SKIP2＝0,NSKIP2＝1,PREV＝0。当RST＝0时，如果VREQ＝1,NVREQ＝0,那么SKIP1/2＝0,NSKIP1/2＝1；如果VREQ＝0,NVREQ＝1,那么SKIP1/2＝1,NSKIP1/2＝0。
其中，所述跳过路径电路SKP包括四个PMOS晶体管及四个NMOS晶体管；第一PMOS晶体管PM1的栅极作为所述跳过路径电路SKP的一个第二输入端连接所述通路逻辑电路PL的第一输出端；第二PMOS晶体管PM2的栅极作为所述跳过路径电路SKP的另一个第二输入端连接所述通路逻辑电路PL的第四输出端；第三NMOS晶体管NM3的栅极作为所述跳过路径电路SKP的又一个第二输入端连接所述通路逻辑电路PL的第二输出端；第四NMOS晶体管NM4的栅极作为所述跳过路径电路SKP的再一个第二输入端连接所述通路逻辑电路PL的第三输出端；所述第一PMOS晶体管PM1的第一极及所述第二PMOS晶体管PM2的第一极相连接并连接稳压电源VDD；所述第一PMOS晶体管PM1的第二极与第三PMOS晶体管PM3的第一极相连接；所述第二PMOS晶体管PM2的第二极与第四PMOS晶体管PM4的第一极相连接；所述第三PMOS晶体管PM3的栅极与第一NMOS晶体管NM1的栅极相连接，且连接点连接所述路径电路的第一输入端；所述第四PMOS晶体管PM4的第二极与第二NMOS晶体管NM2的第一极相连接，且连接点连接所述路径电路的第二输出端；所述第三PMOS晶体管PM3的第二极、所述第一NMOS晶体管NM1的第一极、所述第四PMOS晶体管PM4的栅极及所述第二NMOS晶体管NM2的栅极相连接；所述第一NMOS晶体管NM1的第二极连接所述第三NMOS晶体管NM3的第一极；所述第二NMOS晶体管NM2的第二极连接所述第四NMOS晶体管NM4的第一极；所述第三NMOS晶体管NM3的第二极与所述第四NMOS晶体管NM4的第二极相连接并接地。其中，所述稳压电源VDD的电压为1.2V。
如图4所示，跳过路径电路SKP内部包含4个PMOS晶体管和4个NMOS晶体管。跳过路径电路SKP在RST信号有效时NEXT信号输出为0，在RST信号无效时受XREQ信号控制。在XREQ信号有效时能断开信号从跳过路径传输，在XREQ信号无效时相当于一个缓冲器，在不改变信号值的同时快速传输令牌信号。
在具体的实施例中，所述选通路径电路STP包括一个反馈移位寄存器FSR、计数器C、第五MOS管M5、第六MOS管M6、第七MOS管M7、第八MOS管M8、第九MOS管M9、同或门XNOR及选通D触发器DFF1；所述第五MOS管M5的第一极与第六MOS管M6的第一极相连接且连接点连接所述路径电路的第一输入端；所述第五MOS管M5的栅极连接所述通路逻辑电路PL的第四输出端，所述第八MOS管M8的栅极连接所述通路逻辑电路PL的第一输出端；所述第五MOS管M5的第二极、所述第六MOS管M6的第二极及所述第七MOS管M7的第一极相连接，且连接点与所述反馈移位寄存器FSR的第二输入端相连接；所述第六MOS管M6的栅极连接所述第七MOS管M7的栅极，且连接端连接所述通路逻辑电路PL的第二输出端，所述第九MOS管M9的栅极连接所述通路逻辑电路PL的第三输出端；所述第七MOS管M7的第二极接地；所述反馈移位寄存器FSR的连接端与所述计数器C的输入端及所述同或门XNOR的一个输入端相连接，所述反馈移位寄存器FSR的第一输入端及所述同或门XNOR的另一输入端相连接并作为所述路径电路的第三输入端；所述同或门XNOR的输出端连接所述选通D触发器DFF1的时钟信号输入端，所述选通D触发器DFF1的输入端连接稳压电源VDD，所述选通D触发器DFF1的输出端连接所述第八MOS管M8的第一极及所述第九MOS管M9的第一极；第八MOS管M8的第二极与所述第九MOS管M9的第二极相连接，且连接点作为所述路径电路的第二输出端；所述反馈移位寄存器FSR的输出端作为所述路径电路的一个第一输出端。
其中，所述第五MOS管M5的栅极连接所述通路逻辑电路的第四输出端，所述第八MOS管M8的栅极连接所述通路逻辑电路的第一输出端，所述第六MOS管M6的栅极连接所述第七MOS管M7的栅极，且连接点连接所述通路逻辑电路的第二输出端，所述第九MOS管M9的栅极连接所述通路逻辑电路的第三输出端。具体而言，选通路径电路STP中第五MOS管M5的栅极连接通路逻辑电路的第四输出端，对应输入SKIP2信号；第八MOS管M8的栅极连接通路逻辑电路的第一输出端，对应输入NSKIP1信号；第六MOS管M6的栅极及第七MOS管M7的栅极连接通路逻辑电路的第二输出端，对应输入SKIP2信号；第九MOS管M9的栅极连接通路逻辑电路的第三输出端，对应输入SKIP1信号。
具体的，所述计数器C包括计数D触发器DFF2及第五非门NOT5；所述第五非门NOT5的输入端连接所述计数D触发器DFF2的输出端，所述第五非门NOT5的输出端连接所述计数D触发器DFF2的输入端，且连接点作为所述计数器C的反馈信号输出端；所述计数D触发器DFF2的时钟信号输入端作为所述计数器C的输入端。其中，所述反馈移位寄存器FSR包括第一或门OR1、第一与非门NAND1、第二与非门NAND2、一个反馈D触发器DFF3及多个移位寄存单元SR；每一所述移位寄存单元SR均包含一个反馈D触发器DFF3及一个异或门XOR，所述移位寄存单元SR中反馈D触发器DFF3的输入端及输出端分别连接异或门XOR的两个输入端，多个所述异或门XOR的输出端组合为所述选通链SC的选通信号输出端(也即选通链的一个信号输出端)；所述移位寄存单元SR中反馈D触发器DFF3的输入端及相邻反馈D触发器DFF3的输出端相互连接；所述第一或门OR1的一个输入端作为所述反馈移位寄存器FSR的第一输入端；所述第一或门OR1的另一输入端与所述第一与非门NAND1的一个输入端相连接，且连接点连接所述计数器C的反馈信号输出端；所述第一与非门NAND1的另一输入端作为所述反馈移位寄存器FSR的第二输入端；所述第一或门OR1的输出端及所述第一与非门NAND1的输出端分别连接所述第二与非门NAND2的两个输入端，所述第二与非门NAND2的输出端连接单独的所述反馈D触发器DFF3的输入端；单独的所述反馈D触发器DFF3的输出端连接一个所述移位寄存单元SR中反馈D触发器DFF3的输入端；链尾的所述移位寄存单元SR中反馈D触发器DFF3的输出端作为所述反馈移位寄存器FSR的输出端。更具体的，所述第五MOS管M5、所述第七MOS管M7及所述第八MOS管M8均为NMOS管；所述第六MOS管M6及所述第九MOS管M9均为PMOS管。其中，所述反馈移位寄存器FSR中的反馈D触发器DFF3均为下降沿D触发器。其中，计数D触发器为上升沿D触发器。
如图5所示，选通路径电路STP包括一个反馈移位寄存器FSR、计数器C、第五MOS管M5、第六MOS管M6、第七MOS管M7、第八MOS管M8、第九MOS管M9、同或门XNOR及选通D触发器DFF1，反馈移位寄存器FSR主要包含13个反馈D触发器DFF3及12个异或门XOR，一个反馈D触发器DFF3及一个异或门XOR组合为一个移位寄存单元SR。Feedback信号为反馈信号，复位后Feedback＝1，当外部控制信号OC为低电平时，令牌从PREV输入后只会在反馈移位寄存器FSR传输一次，便从NEXT端口输出给下一级，并且计数器C(1bit计数器C)在翻转后会将反馈移位寄存器FSR输入锁定为高电平；当OC为高电平时，令牌从PREV输入后会在反馈移位寄存器FSR传输两次，才从NEXT端口输出给下一级。带计数器C的反馈移位寄存器FSR设计的目的是使选通链SC能够应对2x2结构的像素组Group选通路径，在像素强度事件流输出模式下将事件组的数据流和ADC强度数据对齐同步输出。
在选通路径电路STP的传输逻辑中，设计异或门XOR和D端接电源的下降沿D触发器是为了让选通链SC在全帧图像输出模式顺序一次扫描所有列ADC数据并将数据串行输出，在像素强度事件流输出模式每列扫描两次，将存储在触发器组DFFs中的两列像素电压数据串行输出。第五MOS管M5及第六MOS管M6组成为一个晶体管传输门，第八MOS管M8及第九MOS管M9组成为另一个晶体管传输门，两个晶体管传输门能让选通路径电路STP实现在XREQ信号无效时阻断令牌信号从该路径传输。
在RST信号有效时NEXT信号输出为0，在RST信号无效时收XREQ信号控制。在XREQ信号有效时能断开信号从跳过路径电路SKP传输，在XREQ信号无效时相当于一个缓冲器，在不改变信号值的同时快速传输令牌信号。第七MOS管M7能在选通路径不工作时将寄存器输入信号拉低，避免晶体管传输门的漏电影响。
具体应用时，当OC信号无效置为0时，多模态低功耗读出接口电路MRC为全帧图像输出模式，选通路径电路STP中各信号的时序图如图6所示，其中clk为时钟信号，RST为复位信号，OC为外部输入的控制信号，Feedback为反馈信号，PREV为所输入的令牌信号，SEL0、SEL1…SEL10及SEL11均为选通链SC输出的选通控制信号，每一个选通路径电路STP具有12个选通信号输出端口，则可对应输出12个选通控制信号，一个选通链SC中包含的两个选通路径电路STP可对应输出24个选通控制信号。24个选通控制信号组合为一组选择信号并经选通链SC的选通信号输出端输出至多路选择器MUX。NEXT为由选通路径电路STP输出至下一级电路的输出信号，SCAN_END为反馈移位寄存器FSR的输出端所输出的信号。
当OC信号有效置为1时，多模态低功耗读出接口电路MRC为像素强度事件流输出模式，此时，选通路径电路STP中各信号的时序图如图7所示。
本发明公开了一种适用于动态视觉传感器的多模态低功耗读出接口电路，包括选通链、触发器时钟脉冲逻辑电路、上升沿触发的D触发器、数字缓冲器、多路选择器及模式选择器；两个上升沿触发的D触发器进行级联以组合为一个触发器组；一个选通链、一个触发器时钟脉冲逻辑电路、一个触发器组、一个数字缓冲器依次串联为一个信号读出单元结构；选通链的两个信号输出端分别连接触发器时钟脉冲逻辑电路的时钟输入端及多路选择器的选择端相连接。上述的多模态低功耗读出接口电路不仅能以传统图像传感器的工作模式输出基于帧的静态图像信息数据，满足对静态场景的常规图像采集需求，而且能输出基于事件的像素静态光强数据，能够实现事件地址与强度信息的精准对齐与同步串行输出并降低片外同步复杂度；还实现了根据不同的应用场景和需求进行灵活切换，提供多样化的数据输出模式。
以上，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。
Claims (10)
1.一种适用于动态视觉传感器的多模态低功耗读出接口电路，像素阵列的输出端连接DVS读出电路及转换处理单元，所述DVS读出电路的两个输出端分别连接所述多模态低功耗读出接口电路及转换处理单元；所述转换处理单元的输出端连接所述多模态低功耗读出接口电路，其特征在于，所述多模态低功耗读出接口电路包括选通链、触发器时钟脉冲逻辑电路、上升沿触发的D触发器、数字缓冲器、多路选择器及模式选择器；
两个上升沿触发的D触发器进行级联以组合为一个触发器组；
一个选通链、一个触发器时钟脉冲逻辑电路、一个触发器组、一个数字缓冲器依次串联为一个信号读出单元结构；所述触发器组的数据输入端用于输入一组来自所述转换处理单元的初始数据；所述选通链的第一信号输出端与触发器时钟脉冲逻辑电路的时钟输入端相连接，所述选通链的第二信号输出端与多路选择器的选择端相连接；
多个所述信号读出单元结构组合为一个信号读出处理单元；同一所述信号读出处理单元内选通链的控制输入端与相邻选通链的控制输出端相连接；
每一所述信号读出单元结构中选通链的列请求信号输入端与所述DVS读出电路中对应的一个输出端口相连接；每一所述信号读出单元结构中选通链的复位信号输入端均相连接以用于输入复位信号；
相邻所述信号读出处理单元之间串联设置有一个所述模式选择器，所述模式选择器的输入端连接上一级所述信号读出处理单元中末位选通链的控制输出端，所述模式选择器的输出端连接下一级所述信号读出处理单元中首位选通链的控制输入端；
同一所述信号读出处理单元中各数字缓冲器的输出端分别与对应的一个所述多路选择器的多个输入端相连接；各所述多路选择器的输出端用于输出一组输出数据；
第一极所述信号读出处理单元中首位的选通链的控制输入端用于输入启动信号；最后一级所述信号读出处理单元中末位的选通链的控制输出端连接一个所述上升沿触发的D触发器，链尾的所述上升沿触发的D触发器用于输出结束信号；
所述DVS读出电路输出的控制信号分别输入所述多模态低功耗读出接口电路及转换处理单元；所述转换处理单元输出的数据信号分别输入至各所述信号读出单元结构中触发器组的触发器输入端。
2.根据权利要求1所述的适用于动态视觉传感器的多模态低功耗读出接口电路，其特征在于，各所述选通链均由通路逻辑电路、两个跳过路径电路、两个选通路径电路及控制逻辑电路组成；
一个所述跳过路径电路与一个所述选通路径电路进行并联后组成并联电路；两个所述并联电路进行串联连接组成路径电路；
所述路径电路的第一输入端作为所述选通链的控制输入端；所述路径电路的第三输入端、所述通路逻辑电路的第二输入端及所述控制逻辑电路的第一输入端相连接且作为所述选通链的模式选择信号输入端用于输入模式选择信号；所述通路逻辑电路的第一输入作为所述选通链的复位信号输入端；所述通路逻辑电路的输出端与所述路径电路的第二输入端相连接；所述通路逻辑电路的第三输入端作为所述选通链的列请求信号输入端；
所述路径电路的第一输出端与所述控制逻辑电路的第二输入端相连接，所述路径电路的第二输出端作为所述选通链的控制输出端；所述路径电路的第三输出端作为所述选通链的一个信号输出端与所述多路选择器相连接以输出选择信号；
所述控制逻辑电路的输出端作为所述选通链的一个信号输出端与触发器时钟脉冲逻辑电路的时钟输入端相连接。
3.根据权利要求2所述的适用于动态视觉传感器的多模态低功耗读出接口电路，其特征在于，所述通路逻辑电路包括三个或非门及四个非门；所述通路逻辑电路的输出端包括第一输出端、第二输出端、第三输出端及第四输出端；
第一非门的输出端与第一或非门的一个输入端相连接，所述第一或非门的输出端与第三或非门的一个输入端相连接，所述第一或非门的输出端与第二非门串联后连接第二或非门的一个输入端；所述第一或非门的另一输入端作为所述通路逻辑电路的第三输入端；
所述第一非门的输入端作为所述通路逻辑电路的第二输入端；所述第二或非门的另一输入端及所述第三或非门的另一输入端相连接并作为所述通路逻辑电路的第一输入端以输入复位信号；
所述第二或非门的输出端与第三非门的输入端相连接，且连接点作为所述通路逻辑电路的第二输出端；所述第三或非门的输出端与第四非门的输入端相连接，且连接点作为所述通路逻辑电路的第一输出端；
所述第三非门的输出端作为所述通路逻辑电路的第四输出端；所述第四非门的输出端作为所述通路逻辑电路的第三输出端。
4.根据权利要求3所述的适用于动态视觉传感器的多模态低功耗读出接口电路，其特征在于，所述跳过路径电路包括四个PMOS晶体管及四个NMOS晶体管；
第一PMOS晶体管的栅极作为所述跳过路径电路的一个第二输入端连接所述通路逻辑电路的第一输出端；第二PMOS晶体管的栅极作为所述跳过路径电路的另一个第二输入端连接所述通路逻辑电路的第四输出端；
第三NMOS晶体管的栅极作为所述跳过路径电路的又一个第二输入端连接所述通路逻辑电路的第二输出端；第四NMOS晶体管的栅极作为所述跳过路径电路的再一个第二输入端连接所述通路逻辑电路的第三输出端；
所述第一PMOS晶体管的第一极及所述第二PMOS晶体管的第一极相连接并连接稳压电源；所述第一PMOS晶体管的第二极与第三PMOS晶体管的第一极相连接；所述第二PMOS晶体管的第二极与第四PMOS晶体管的第一极相连接；
所述第三PMOS晶体管的栅极与第一NMOS晶体管的栅极相连接，且连接点连接所述路径电路的第一输入端；所述第四PMOS晶体管的第二极与第二NMOS晶体管的第一极相连接，且连接点连接所述路径电路的第二输出端；
所述第三PMOS晶体管的第二极、所述第一NMOS晶体管的第一极、所述第四PMOS晶体管的栅极及所述第二NMOS晶体管的栅极相连接；所述第一NMOS晶体管的第二极连接所述第三NMOS晶体管的第一极；所述第二NMOS晶体管的第二极连接所述第四NMOS晶体管的第一极；所述第三NMOS晶体管的第二极与所述第四NMOS晶体管的第二极相连接并接地。
5.根据权利要求4所述的适用于动态视觉传感器的多模态低功耗读出接口电路，其特征在于，所述稳压电源的电压为1.2V。
6.根据权利要求3所述的适用于动态视觉传感器的多模态低功耗读出接口电路，其特征在于，所述选通路径电路包括一个反馈移位寄存器、计数器、第五MOS管、第六MOS管、第七MOS管、第八MOS管、第九MOS管、同或门及选通D触发器；
所述第五MOS管的第一极与第六MOS管的第一极相连接且连接点连接所述路径电路的第一输入端；所述第五MOS管的栅极连接所述通路逻辑电路的第四输出端，所述第八MOS管的栅极连接所述通路逻辑电路的第一输出端；所述第五MOS管的第二极、所述第六MOS管的第二极及所述第七MOS管的第一极相连接，且连接点与所述反馈移位寄存器的第二输入端相连接；所述第六MOS管的栅极连接所述第七MOS管的栅极，且连接点连接所述通路逻辑电路的第二输出端，所述第九MOS管的栅极连接所述通路逻辑电路的第三输出端；所述第七MOS管的第二极接地；
所述反馈移位寄存器的连接端与所述计数器的输入端及所述同或门的一个输入端相连接，所述反馈移位寄存器的第一输入端及所述同或门的另一输入端相连接并作为所述路径电路的第三输入端；所述同或门的输出端连接所述选通D触发器的时钟信号输入端，所述选通D触发器的输入端连接稳压电源，所述选通D触发器的输出端连接所述第八MOS管的第一极及所述第九MOS管的第一极；第八MOS管的第二极与所述第九MOS管的第二极相连接，且连接点作为所述路径电路的第二输出端；
所述反馈移位寄存器的输出端作为所述路径电路的一个第一输出端。
7.根据权利要求6所述的适用于动态视觉传感器的多模态低功耗读出接口电路，其特征在于，所述计数器包括计数D触发器及第五非门；
所述第五非门的输入端连接所述计数D触发器的输出端，所述第五非门的输出端连接所述计数D触发器的输入端，且连接点作为所述计数器的反馈信号输出端；所述计数D触发器的时钟信号输入端作为所述计数器的输入端。
8.根据权利要求7所述的适用于动态视觉传感器的多模态低功耗读出接口电路，其特征在于，所述反馈移位寄存器包括第一或门、第一与非门、第二与非门、一个反馈D触发器及多个移位寄存单元；
每一所述移位寄存单元均包含一个反馈D触发器及一个异或门，所述移位寄存单元中反馈D触发器的输入端及输出端分别连接异或门的两个输入端，多个所述异或门的输出端组合为所述选通链的选通信号输出端；所述移位寄存单元中反馈D触发器的输入端及相邻反馈D触发器的输出端相互连接；
所述第一或门的一个输入端作为所述反馈移位寄存器的第一输入端；所述第一或门的另一输入端与所述第一与非门的一个输入端相连接，且连接点连接所述计数器的反馈信号输出端；所述第一与非门的另一输入端作为所述反馈移位寄存器的第二输入端；所述第一或门的输出端及所述第一与非门的输出端分别连接所述第二与非门的两个输入端，所述第二与非门的输出端连接单独的所述反馈D触发器的输入端；单独的所述反馈D触发器的输出端连接一个所述移位寄存单元中反馈D触发器的输入端；链尾的所述移位寄存单元中反馈D触发器的输出端作为所述反馈移位寄存器的输出端。
9.根据权利要求6-8任一项所述的适用于动态视觉传感器的多模态低功耗读出接口电路，其特征在于，所述第五MOS管、所述第七MOS管及所述第八MOS管均为NMOS管；所述第六MOS管及所述第九MOS管均为PMOS管。
10.根据权利要求8所述的适用于动态视觉传感器的多模态低功耗读出接口电路，其特征在于，所述反馈移位寄存器中的反馈D触发器均为下降沿D触发器。
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|---|---|---|---|
| CN202410221373.5A CN118075631A (zh) | 2024-02-28 | 2024-02-28 | 适用于动态视觉传感器的多模态低功耗读出接口电路 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| CN118075631A true CN118075631A (zh) | 2024-05-24 |
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