KR101139667B1

KR101139667B1 - 고체 촬상 장치

Info

Publication number: KR101139667B1
Application number: KR1020040070496A
Authority: KR
Inventors: 마부찌게이지
Original assignee: 소니 주식회사
Priority date: 2003-09-04
Filing date: 2004-09-03
Publication date: 2012-05-14
Also published as: CN1599414A; TW200516995A; US20120268636A1; CN100479487C; KR20050025084A; US20150271404A1; US9648264B2; US20050062864A1; JP4457613B2; US20150237288A1; JP2005086224A; US10212377B2; TWI250805B; US9060126B2

Abstract

어드레싱 방법을 이용하는 촬상 장치에서, 클럭 변환부는 저속 클럭 신호의 주파수보다 2배 이상의 주파수를 갖는 고속 클럭 신호를 생성한다. 신호 처리부는 수평 신호선을 통해서 10 비트의 화소 데이터를 수신하고, 소정의 신호 처리를 수행하고, 병렬형 데이터를 전환부로 전달한다. 전환부는 소정의 시퀀스의 병렬형 10 비트 데이터의 1 비트를 각각 선택하여, 클럭 변환부로부터의 고속 클럭 신호를 전환 명령으로 사용하여 출력 단자로부터 출력하고, 이에 따라, 병렬형 데이터를 직렬형 데이터로 변환하고, 이를 출력 버퍼로 전달한다. 출력 버퍼는 비반전 비디오 데이터 및 반전 비디오 데이터의 차동 출력을 출력 단자로부터 각각 외부로 출력한다. 따라서, 전력 소모, 소음, 및 불필요한 복사의 문제점들이 해결되고, 더욱 고속의 출력이 달성된다.

입력 클럭, 클럭 변환부, 수평 구동 회로, 수평 디코더, 경계 데이터

Description

고체 촬상 장치{SOLID STATE IMAGE SENSING APPARATUS}

도 1은 본 발명의 실시예에 따른 CMOS 고체 촬상 장치의 개략 구성도.

도 2a 및 도 2b는 클럭 변환부 및 출력 회로의 디바이스 배치 패턴의 예를 나타내는 도면.

도 3a, 도 3b 및 도 3c는 데이터 출력 방법의 예를 나타내는 타이밍차트.

도 4는 출력 회로의 제1 구조예의 변형을 나타내는 회로 블럭도.

도 5는 제1 구조예의 변형에서의 데이터 출력 방법을 나타내는 회로 블럭도.

도 6은 출력 회로의 제2 구조예를 나타내는 회로 블럭도.

도 7은 제2 구조예의 출력 회로의 변형을 나타내는 회로 블럭도.

도 8a 및 도 8b는 제2 구조예의 출력 회로의 불필요한 복사 개선 효과에 대한 설명도.

도 9는 출력 회로의 제3 구조예를 나타내는 회로 블럭도.

도 10은 제3 구조예의 출력 회로의 변형을 나타내는 회로 블럭도.

도 11은 제3 구조예 및 그 변형에서의 데이터 출력 방법을 나타내는 타이밍차트.

도 12는 제2 및 제3 출력 회로 구조예의 조합 구조예를 나타내는 회로 블럭도.

도 13은 제2 및 제3 출력 회로 구조예의 다른 조합 구조예를 나타내는 회로 블럭도.

도 14a 및 도 14b는 출력 회로의 제4 구조예를 나타내는 회로 블럭도.

도 15는 출력 회로의 제5 구조예의 변형을 나타내는 회로 블럭도.

도 16은 제5 구조예에 사용되는 스트로브 신호 생성부의 구조예를 나타내는 회로 블럭도.

도 17은 제5 구조예에서의 데이터 출력 방법을 나타내는 타이밍차트.

도 18은 출력 회로의 제6 구조예를 나타내는 회로 블럭도.

도 19는 제6 구조예에서의 데이터 출력 방법을 나타내는 타이밍 챠트.

도 20은 본 발명의 실시예에 따른 고체 촬상 장치(모듈러 타입) 또는 카메라의 구조를 나타내는 개략도.

<도면의 주요 부분에 대한 부호의 설명>

12: 수평 주사 회로

12a: 수평 디코더

14: 수직 주사 회로

20: 통신/타이밍 생성부

21: 클럭 변환부

본 발명은 복수의 단위 화소가 배열되고 각 단위 화소로부터의 신호가 어드레스 제어에 의해 임의로 선택되어 판독될 수 있는 고체 촬상 장치에 관한 것이다.

일종의 X-Y 어드레싱 타입의 고체 촬상 장치인 증폭형 고체 촬상 장치(APS; 능동 화소 센서/이득 셀이라고도 함)에서, 화소들은 그 자체에서 증폭 기능을 갖도록 하기 위해 MOS 구조 등(MOS 트랜지스터)을 가진 능동 디바이스를 이용하여 구성된다. 구체적으로, 광전 전송 디바이스인 포토다이오드에 저장된 신호 전하는 능동 디바이스에 의해 증폭되고 화상 정보로서 판독된다.

예컨대, X-Y 어드레싱 타입의 고체 촬상 장치에서는, 다수의 화소 트랜지스터가 2차원 행렬로 배열되어 화소 영역을 형성한다. 각 라인(행) 또는 각 화소에 대해 입사 광에 대응하는 신호 전하의 저장이 시작된다. 저장된 신호 전하에 기초한 전류 또는 전압 신호는 어드레싱에 의해 각 화소로부터 순차적으로 판독된다(예컨대, 일본 특허 출원 공보 11-239299, 2001-069408, 2001-298748 및 2003-031785 참조). 예를 들어, 30만 화소의 VGA 형식에서는, 초당 30 조각의 화상이 출력되어, 12 MHz의 출력 속도로 사람의 눈에 매끄러운 애니메이션이 보이게 된다.

한편, 최근에는 예컨대 매우 많은 화소를 가진 촬상 장치를 이용하여 초당 30 조각의 화상을 출력하는 것이 기대된다. 특정 예에서는, 3백만 화소 또는 3천만 화소를 가진 고체 촬상 장치로부터 초당 30 조각의 화상이 출력된다. 또한, 자동차 충돌 실험 또는 야구 방망이로 때린 공의 충격 모멘트의 모니터링과 같이 높은 시간 해상도가 요구될 때에는, 초당 1만 내지 10만 조각의 화상을 출력할 필요가 있다.

여기서, 낮은 데이터 속도로 전술한 요건을 만족시키는 방법으로서, 출력 단자를 증가시켜 수백개의 출력 단자를 제공하여 신호를 병렬로 출력하는 방법이 고려된다.

그러나, 이 경우, 출력 단자 수가 많아져서, 다양한 문제가 발생한다. 예를 들어, 고체 촬상 장치의 면적이 커지고(비용 증가), 출력 단자의 증가에 의해 다음 단의 IC가 커지고, 구현이 어려워지고, 카메라의 소형화가 어려워지고, 많은 출력 단자의 동기화가 어려워지고, 동기화의 어려움으로 인해 높은 클럭 속도의 출력이 어려워진다.

이러한 문제를 개선하기 위한 방법으로서, 판독 속도의 증가가 고려된다. 이 경우, 예컨대 3백만 화소 또는 3천만 화소를 가진 고체 촬상 장치로부터 초당 30 조각의 화상을 출력하기 위하여, 동작은 개별적으로 120 MHz 또는 1.2 GHz가 된다. 또한, 높은 시간 해상도가 요구될 때, 예컨대 1000 내지 10000 조각의 화상을 출력하는 경우에는, 판독 속도를 증가시키는 것이 효과적이다.

그러나, 단순히 판독 속도를 증가시키는 경우에는, 전력 소모의 증가, 잡음, 불필요한 복사와 같은 문제가 발생한다.

본 발명은 전술한 환경에 비추어 이루어졌다. 본 발명은 전술한 문제들, 즉 전력 소모의 증가, 잡음 및 불필요한 복사 중 적어도 하나를 해결할 수 있고 고속의 출력을 달성할 수 있는 고체 촬상 장치를 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위하여, 본 발명의 일 양태에 따른 고체 촬상 장치가 제공된다. 이 고체 촬상 장치는 신호 전하를 생성하는 전하 생성부를 갖고, 상기 전하 생성부에 의해 생성된 상기 신호 전하에 대응하는 아날로그의 화소 신호를 출력하는 화소부와, 상기 화소부로부터 출력된 상기 화소 신호를 디지털 데이터인 화소 데이터로 변환하는 AD 변환부와, 상기 화소부를 구동하는 구동 펄스와 대응하는 기본이 되는 펄스인 기본 클록보다 높은 주파수를 갖는 펄스인 고속 클록을 생성하는 고속 클록 생성부와, 상기 고속 클록 생성부가 생성한 상기 고속 클록에 기초하여, 상기 AD 변환부에 의해 디지털 데이터로 변환된 상기 화소 데이터에 기초하는 소정의 출력 데이터를 외부에 출력하는 데이터 출력부를 구비하고, 상기 데이터 출력부는, 상기 AD 변환부에 의해 디지털 데이터로 변환된 병렬 형식의 상기 화소 데이터를 상기 기본 클록에 동기하여 수신하는 데이터 수신부와, 상기 데이터 수신부가 수신한 상기 병렬 형식의 화소 데이터에 대하여, 상기 고속 클록 생성부가 생성한 상기 고속 클록을 사용하여 소정의 처리를 실시하여 상기 병렬 형식의 화소 데이터의 클록 주파수보다 높은 주파수를 갖는 데이터로 하여 출력하는 데이터 처리부를 갖고, 상기 고속 클록 생성부는, 각각 다른 주파수를 갖는 복수의 상기 고속 클록을 생성하고, 상기 데이터 처리부는, 상기 데이터 수신부가 수신한 상기 병렬 형식의 화소 데이터에 대하여, 상기 복수의 고속 클록 중 낮은 쪽의 주파수의 상기 고속 클록을 사용하여 소정의 디지털 신호 처리를 실시하여 병렬 형식으로 출력하는 제1 데이터 처리부와, 상기 제1 데이터 처리부로부터 출력된 병렬 형식의 데이터에 대하여, 상기 복수의 고속 클록 중 높은 쪽의 주파수의 상기 고속 클록을 사용하여 소정의 처리를 실시하여 상기 병렬 형식의 데이터의 클록 주파수보다 높은 주파수를 갖는 영상 데이터로 하여 출력하는 제2 데이터 처리부를 갖고, 상기 출력 데이터는, 상기 고속 클록에 대응하여 출력되는 상기 영상 데이터와 상기 기본 클록에 대응하여 출력되는 경계 데이터를 포함하는 데이터 구성이다.

본 발명의 다른 양태에 따르면, 고체 촬상 장치가 제공된다. 이 고체 촬상 장치는, 입사광에 따라 전하를 생성하는 전하 생성부를 포함하는 화소 영역; 및 화소 영역으로부터 송신된 아날로그 신호를 디지털 신호로 변환하는 AD 변환부를 포함하고, 상기 화소 영역은 제1 클럭 신호에 따라 구동되며, AD 변환부로부터의 디지털 신호는 제1 클럭 신호보다 주파수가 높은 제2 클럭 신호에 따라 출력된다.

본 발명의 다른 양태에 따르면, 카메라가 제공된다. 이 카메라는, 입사광에 따라 전하를 생성하는 전하 생성부를 포함하는 화소 영역; 화소 영역으로부터 송신된 아날로그 신호를 디지털 신호로 변환하는 AD 변환부; 및 입사광을 화소 영역으로 안내(lead)하기 위한 광학 시스템을 포함하고, 상기 화소 영역은 제1 클럭 신호에 따라 구동되고, AD 변환부로부터의 디지털 신호는 제1 클럭 신호보다 주파수가 높은 제2 클럭 신호에 따라 출력된다.

<실시예>

이하, 도면을 참조하여 본 발명의 실시예에 대하여 상세히 설명한다. 이와 관련하여, 이하에서는, 본 발명이 X-Y 어드레싱 타입의 고체 촬상 장치의 일례인 CMOS 촬상 장치에 적용되는 경우에 대하여 설명될 것이다. 또한, CMOS 촬상 장치가 모든 NMOS 화소들을 포함한다는 가정하에 설명될 것이다.

고체 촬상 장치의 구조

도 1은 본 발명의 일 실시예에 따른 CMOS 고체 촬상 장치의 개략적인 구조도이다. 또한, 도 2a 및 도 2b는 외부 회로와 클럭 변환부의 디바이스 배치 패턴을 나타낸 예시적인 도면이다. 또한, 도 3a, 도 3b 및 도 3c는 데이터 출력 방법의 예를 나타내는 타이밍차트이다.

고체 촬상 장치(1)는 칼라 화상을 촬영할 수 있는 전자 스틸 카메라에 적용되도록 구성된다. 예를 들어, 정지 화상 촬영 모드에서는, 시퀀스 내의 모든 화소를 판독하는 모드가 설정된다.

고체 촬상 장치(1)는 입사 광량에 따른 신호를 출력하기 위한 수광 소자를 포함하는 복수의 화소가 로우 및 컬럼으로(즉, 2차원 행렬로) 배열되어 있는 화소 영역을 갖는다. 고체 촬상 장치(1)는 컬럼 타입으로, 각각의 화소로부터 출력되는 신호는 전압 신호이며, CDS(correlated double sampling) 처리부 및 디지털 변환부가 각 컬럼에 배치된다.

특히, 도 1에 도시되어 있는 바와 같이, 고체 촬상 장치(1)는 복수의 단위 화소(3)가 로우 및 컬럼으로 배열된 화소 영역(촬상부)(10), 화소 영역(10)의 외부에 배치된 구동 제어부(7), 및 컬럼 처리부(26)를 포함한다. 구동 제어부(7)는 예를 들어, 수평 주사 회로(12), 수직 주사 회로(14), 통신/타이밍 생성부(20), 및 클럭 변환부(21)를 포함하며, 이것은 고속 클럭 생성부의 일례이고 입력 클럭 신호의 주파수보다 높은 클럭 주파수를 갖는 펄스 신호를 생성한다.

도 1에서, 로우 및 컬럼의 일부는 편의상 생략되어 있다. 그러나, 실제로, 수십 내지 수천 개의 화소가 배치된다. 또한, 구동 제어부(7)의 다른 구성요소와 마찬가지로, 수평 주사 회로(12), 수직 주사 회로(14) 및 통신/타이밍 생성부(20)가 제공된다. 구동 제어부(7)의 각각의 컴포넌트는, 반도체 집적 회로 제조 기술과 동일한 기술을 사용하여, 단결정 실리콘 등의 반도체 영역 내에 화소 영역(10)과 일체적으로 형성되며, 반도체 시스템의 일례인 고체 촬상 장치(화상 촬영 장치)로서 구성된다.

단위 화소(3)는 수직 제어선(15)을 통하여 수직 컬럼을 선택하기 위한 수직 주사 회로(14)에 접속되고, 컬럼 AD 회로가 각각의 컬럼에 대하여 배치되어 있는 컬럼 처리부(26)에 수직 신호선(19)을 통하여 접속된다. 여기에서, 수직 제어선(15)은 수직 주사 회로(14)로부터 화소로의 전체 배선을 나타낸다.

수평 주사 회로(12) 및 수직 주사 회로(14)는 각각 이하에 설명되는 바와 같이 디코더를 포함하며, 통신/타이밍 생성부(20)로부터 제공된 구동 펄스에 응답하여 시프트 동작(주사)을 시작한다. 따라서, 수직 제어선(15)은 단위 화소(3)를 구 동하기 위한 다양한 펄스 신호(예를 들어, 리셋 펄스 RST, 트랜스퍼 펄스 TRF, 및 제어 펄스 DRN)를 포함한다.

도면에 도시되어 있지는 않지만, 통신/타이밍 생성부(20)는, 클럭 신호 및 각 부분의 동작에 필요한 소정의 타이밍 펄스 신호를 공급하는 타이밍 생성기 TG의 기능 블럭(판독 어드레스 제어기의 일례), 및 동작 모드에 대한 입력 클럭 신호 및 커맨드 데이터를 수신하고 고체 촬상 장치(1)의 정보를 비롯한 데이터를 출력하는 통신 인터페이스의 기능 블럭을 포함한다. 예를 들어, 수평 어드레스 신호는 수평 디코더(12a)에 공급되고, 수직 어드레스 신호는 수직 디코더(14a)에 공급되며, 디코더(12a 및 14a) 각각은 대응하는 로우 또는 컬럼을 선택하기 위한 신호를 수신한다.

또한, 본 실시예의 통신/타이밍 생성부(20)에서, 단자(5a)를 통해 입력된 입력 클럭 신호(마스터 클럭) CLK0와 동일한 주파수를 갖는 클럭 CLK1, 입력 클럭 신호의 주파수의 절반인 주파수를 갖는 클럭 신호, 더 분할된 주파수를 갖는 저속 클럭 신호가 장치 내의 각 부분, 예를 들어 수평 주사 회로(12), 수직 주사 회로(14), 컬럼 처리부(26), 또는 프론트 스테이지측(즉, 출력 회로(28)의 출력 단자(5c) 부근의 신호 처리 시스템 이외의 측)에 공급된다. 이하에서, 2로 분할된 주파수를 갖는 클럭 신호, 및 더 분할된 주파수를 갖는 클럭 신호는 모두 저속 클럭 CLK2로 칭해진다.

수직 주사 회로(14)는 화소 영역의 로우를 선택하고, 해당 로우에 필요한 펄스 신호를 공급한다. 예를 들어, 수직 주사 회로(14)는 수직 방향의 판독 로우를 지정(화소 영역(1)의 한 로우를 선택)하기 위한 수직 디코더(14a), 및 구동을 위하 여 수직 디코더(14a)에 의해 지정된 판독 어드레스(로우 방향) 상의 단위 화소(3)에 대한 제어선에 펄스 신호를 공급하는 수직 구동 회로(14b)를 포함한다. 이와 관련하여, 수직 디코더(14a)는 신호를 판독하기 위한 로우 이외에, 전자 셔터를 위한 로우를 선택한다.

수평 주사 회로(12)는 컬럼 처리부(26)의 컬럼 AD 회로를 저속 클럭과 동기하여 순차 선택하고, 이 신호를 수평 신호선(18)으로 리드한다. 예를 들어, 수평 주사 회로(12)는 수평 방향으로 판독 컬럼을 지정하기 위한(컬럼 처리부(26)에서 개별 컬럼 회로를 선택하기 위한) 수평 디코더(12a)와, 수평 디코더(12a)에 의해 지정된 판독 어드레스에 따라서 컬럼 처리부(26)의 각 신호를 수평 신호선(18)으로 리드하기 위한 수평 구동 회로(12b)를 갖는다. 이와 관련하여, 수평 신호선(18)은 예를 들어, 컬럼 AD 회로에 의해 처리될 비트들 수 n(n은 양의 정수) 예를 들면, 소정의 10(=n) 비트에 대해 배치되고, 10개의 선이 비트수에 대응하여 배치된다.

클럭 변환부

클럭 변환부(21)는 입력 클럭 주파수보다 고속의 클럭 주파수를 갖는 펄스 신호를 생성하는 곱셈 회로를 포함한다. 클럭 변환부(21)는 통신/타이밍 생성부(20)로부터 저속 클럭 신호 CLK2를 수신하고, 그 신호에 기초한 주파수의 두배 이상의 주파수를 갖는 클럭 신호를 생성한다. 이하에서, 저속 클럭 CLK2의 2배 이상의 주파수를 갖는 모든 클럭 신호들을 고속 클럭 신호라고 한다. 여기서 특히, 이 신호는 참조 부호 CLK3를 추가하여 고속 클럭 신호 CLK3라고 한다. 클럭 변환부(21)는 통신/타이밍 생성부(20)로부터 수신된 저속 클럭 CLK2과, 클럭 변환부(21)에 의해 생성된 고속 클럭 신호 CLK3를 데이터 출력부의 예인 출력 회로(28)로 공급한다.

여기서, 고속 클럭 신호 CLK3는 저속 클럭 CLK2의 주파수의 두배 이상의 주파수를 갖는다. 그러나, 이것이 정수배로만 제한되는 것이 아니라, 정수배 외의 다른 배수로도 이용될 수 있다. 데이터 접속이라는 관점에서 정수배로 설정하는 것이 바람직함을 주지하기 바란다.

외부와 통신 기능을 행하는 통신/타이밍 생성부(20)를 통한 외부 커맨드에 의해 고속 클럭 신호 CLK3의 주파수 변경을 허가하는 것이 바람직하다. 이러한 경우에, 주파수 전환 명령 P3는 동작 모드 예를 들어, 정지 촬상 모드, 동작 감지 모드, 또는 추가 판독 모드에 따라 자동 전환되어야 함이 바람직하다. 예를 들어, 클럭 변환부(21)에 의해 생성된 고속 클럭 신호 CLK3의 주파수는 디바이스 외부의 중앙 제어부로부터 동작 모드의 지시를 수신하고 이러한 동작 모드와 연관하여 클럭 변환부(21)로 주파수 전환 명령 P3을 발행하는 통신/타이밍 생성부(20)에 의해 전환되어야 한다.

대안적으로, 클럭 변환부(21)에 대한 디바이스 외부의 중앙 제어부로부터 발행된 주파수 전환 명령 P3는 동작 모드와는 무관하게 (실제로는 바로) 통지됨으로써, 이러한 통지에 의해 주파수가 자동적으로 전환될 수 있다. 이와 관련하여, 본 실시예에 따른 구조의 경우에, 외부와 갖는 통신 기능은 통신/타이밍 생성부(20)에서 처리됨으로써, 주파수 전환 명령 P3가 통신/타이밍 생성부(20)를 통해 클럭 변환부(21)로 통지된다. 구조는 이것에만 제한되는 것은 아니다. 그 구조는 클럭 변환부(21)에 의해 외부와 통신 기능을 가짐으로써, 클럭 변환부(21)가 외부와 바로 통신하게 하는 구조일 수 있다.

이것을 고려하여, 클럭 변환부(21)는 TG 블록(도면에 도시안됨)에 배치될 수 있다. 그러나, 클럭 변환부(21)와 이 클럭 변환부로부터의 고속 클럭 신호 CLK3의 배선들은 노이즈를 야기시키게 됨으로써, 클럭 변환부(21)와 출력 회로(28)가 개별적으로 설계되고, 디바이스의 출력측에서 상호 인접하도록 배치되는 것이 바람직하다. 이러한 경우에, 도 2a에 도시된 바와 같이, 각 부분의 경계 부분이 거의 직사각형 형상으로 구획되고 이에 따라 양 부분들이 인접 배치됨으로써 이들 사이에 남겨지는 공간이 없게 된다.

또한, 클럭 변환부(21)와 출력 회로(28)를 하나의 블록으로서 통합하여 출력측에 배치하도록 디바이스를 설계하는 것이 좀 더 바람직하다. 이들 두개 부분들을 예를 들어, 도 2b에 도시된 바와 같이 각 부분들이 얽혀있고, 경계 부분들 둘 모두가 위치 결정될 수 있는 상태와는 달리, 실질적으로 1단위로 배치함으로써, 최소 거리로 접속될 수 있는 근접 관계를 갖는 신호들이 얻어진다는 장점이 있다.

클럭 변환부(21)의 곱셈 회로에 대하여, k1이 저속의 클럭 CLK2의 주파수의 배수라고 가정하면, k1-증폭 회로가 제공되어 다양한 알려진 기술이 사용될 수 있다. 예를 들어, 미심사된 일본의 특허 출원 공개공보 2003-8435호, 및 심사된 일본의 특허 출원 공보 3360667호의 단락 6 및 7에 알려진 기술로서, 도 10에서 도시된 바와 같이 PLL(위상 동기 루프; phase lock loop)을 사용하는 PLL 주파수 합성기의 회로 기술이 사용될 수 있다. PLL의 방법을 사용함으로써, 고속의 클럭 신호 CLK3은 저속 클럭 신호 CLK2로 위상 동기될 수 있다. 또한, PLL을 사용하는 방법 뿐만 아니라, 심사된 일본의 특허 출원 공보 3366223호에 기재된 알려진 회로 기술이 사용될 수 있다.

대안적으로, "주파수 증폭 회로, [온라인], [2003년 6월 20일에 검색됨], 인터넷 <URL:http://www.nakaco.cp.jp/technical/Frequmultiplier.pdf>"에 기재된 바와 같이, 대역-통과 필터를 사용하는 증폭이 반복되는 모드의 회로 기술이 사용될 수 있다. 이 방법을 사용함으로써, 본래 발진으로서의 저속 클럭 CLK2에 기초하여, 증폭된 고속의 클럭 신호 CLK3에 걸친 모든 주파수가 적용될 수 있다. 또한, 보다 적은 잡음을 갖고 PLL 회로에 의한 증폭 방법과 비교하여 상대적으로 순수한 고속의 클럭 신호가 획득될 수 있다.

고체 촬상 장치(1)에서, 단위 화소(3)로부터의 화소 신호 출력은 수직의 신호선(19)을 통하여 각각의 수직의 컬럼에 대하여 컬럼 처리부(column processing part)(26)의 컬럼 AD 회로에 공급된다. 컬럼 처리부(26)의 컬럼 AD 회로는 하나의 컬럼에 대한 화소 신호를 수신하고 그 신호를 처리한다. 예를 들어, 컬럼 AD 회로는 수직의 신호선(19)을 통한 전압 모드 입력의 화소 신호와 통신/타이밍 생성부(20)로부터 주어진 2개의 표본 펄스, 즉 표본 펄스 SHP 및 표본 펄스 SHD에 기초한 화소 재설정 직후의 신호 레벨 (잡음 레벨) 사이의 신호 레벨 차이를 획득하는 처리를 수행한다. 따라서, 고정 패턴 잡음(FPN) 또는 재설정 잡음이라고 불리는 잡음 신호 성분이 제거된다. 이 점에 있어서, 컬럼 처리부(26)의 나중 단계에서는 컬럼 처리부(26)와 동일한 반도체에서 필요한 것으로서 신호 증폭 기능 등을 갖는 AGC(auto gain control) 회로가 제공될 수 있다.

또한, 각각의 컬럼 AD 회로는 예를 들어, 저속 클럭 CLK2를 사용하여, 처리된 아날로그 신호를 10비트 디지털 데이터로 변환하는 ADC(analog digital converter) 회로를 갖는다. 여기서, 디지털화된 화소 데이터는 도면에서는 도시되지 않은 수평 주사 회로(12)로부터의 수평 선택 신호에 의해 구동되는 수평 선택 스위치를 통해 수평 신호선(18)에 송신되고, 더 나아가 출력 회로(28)에 입력된다. 이 점에 있어서, 10비트는 일례이며, 10비트보다 작은 다른 비트 수(예를 들어, 8비트), 또는 10비트를 초과하는 비트 수(예를 들어, 14비트)가 사용될 수 있다.

또한, 여기서 AD 변환 기능은 각각의 수직의 컬럼에 대하여 데이터를 디지털 데이터로 변환하는 각각의 컬럼 회로에 제공된다. 그러나, 이 AD 변환 기능은 컬럼 회로 부분에서 뿐만 아니라 다른 부분에서도 제공될 수 있다. 예를 들어, AD 변환 기능이 화소 영역의 각각의 화소에 개별적으로 제공되는(다수의 기능이 제공됨) 구조가 사용될 수 있다. 대안적으로, 아날로그 화소 신호는 수평 신호선(18) 만큼 출력될 수 있고, 그 후에 AD 변환은 그 데이터를 출력 회로(28)에 전달하도록 수행될 수 있다.

임의의 구조에서, 각각의 로우에 대한 각각의 수직 컬럼의 화소 신호는 전하 생성부로서의 수광 소자가 행렬로 정렬되는 화소 영역(10)으로부터 순차적으로 출력된다. 수광 소자가 정렬되는 화소 영역(10)에 대응하는 하나의 화상, 즉 프레임 화상이 전체 화소 영역(10)의 화소 신호 집합에 의해 나타난다.

출력 회로의 제1 예

이하, 제1 예의 출력 회로(28)에서는, 수평 신호선(18)으로부터의 화소 데이터 D0는 클럭 변환부(21)로부터 공급된 저속 클럭 CLK2 및 고속 클럭 신호 CLK3, 또는 통신/타이밍 생성부(20)로부터의 클럭 신호 CLK 및 기타 펄스 신호 P1를 사용하여 버퍼링되고, 비디오(촬상) 데이터 D1로서 외부로 출력된다. 이와 관련하여, 후술하는 바와 같이, 비디오 데이터 D1는 예를 들어, 흑레벨 조정, 컬럼 차이 정정, 신호 증폭, 색관련 처리, 신호 압축 처리 등을 수행한 후에 출력될 수 있다.

고속 클럭 신호 CLK3에 기초하여 데이터를 출력할 때, 우선, 출력 회로(28)는 저속 클럭 CLK2와 동기하여 병렬 데이터로서 컬럼 처리부(26)로부터 화소 데이터(예를 들어, 10비트 데이터)를 페치(fetch)한다. 그 후, 도 3a에 도시된 바와 같이, 출력 회로(28)는 고속 클럭 신호 CLK3의 상승 에지 또는 하강 에지 중 어느 하나(도면에서는 상승 에지)에 동기하여 데이터를 직렬 형식 데이터로 변환한다. 병렬 형식 데이터를 직렬 형식 데이터로 변환하는 회로 구성에 있어서(이하에서는, 병렬-직렬 변환이라 칭함), 공지된 병렬-직렬 변환 회로가 사용될 수 있다. 또한, 후술하는 바와 같이, 전환부(284)와 동일한 구성이 사용될 수 있다.

이하, 저속 클럭 CLK2의 각 하나의 사이클에 대해 n비트/병렬로 표시되는 화소 데이터 D0가 컬럼 처리부(26)의 각 컬럼 AD 회로로부터 출력되어 신호 처리부(282)에 의해 페치된다고 가정하면, 고속 클럭 신호 CLK3은 동일한 시간 기간 내에 이 데이터를 직렬 형식 데이터로 변환하기 위해 충분한 주파수를 가져야 한다. 특히, 주파수는 적어도 다수의 비트수, 즉 저속 클럭 CLK2의 주파수의 n배(본 예에서는, n=10) 이상일 필요가 있다. 불필요하게 매우 높은 주파수를 가질 필요는 없다. 이하, 도 3a, 3b, 3c에 도시된 바와 같이, 고속 클럭 신호 CLK3의 주파수는 저속 클럭 CLK2의 주파수의 10배이다.

또한, 출력 회로(28)는 출력 단자(5c)로부터 비디오 데이터 D1를 출력하는 기능 이외에 데이터 단자 이외의 단자로부터 클럭 변환부(21)에 의해 생성되는 고속 클럭 신호 CLK3을 출력하는 고속 클럭 신호 출력 기능을 갖는 것이 바람직하다. 예를 들어, 촬상 데이터 D0 또는 비디오 데이터 D1의 비트 데이터는 상승 에지와 동기하여 직렬 형식 데이터로서 차례로 단자(5c)로부터 출력되고, 이 때 사용되는 고속 클럭 신호 CLK3는 단자(5d)로부터 출력된다. 이 때, 고속 클럭 신호 CLK3는 비디오 데이터 D1에 의한 지연을 고려하여 출력된다. 지연에 대한 고려는 직렬 형식의 비디오 데이터 D1의 각 비트의 데이터 전환 위치가 고속 클럭 신호 CLK3의 각 에지와 일정한 관계를 갖도록(예를 들어, 동일한 위치를 갖도록) 유지되는 것을 의미한다. 이것은 이하에서도 동일하다.

이러한 방식에서는, 입력 클럭 CLK0으로서 저주파수를 사용하여 저속으로 컬럼 처리부(26) 및 화소 영역(10)을 조작하고, 고속으로 출력 회로(28)만을 조작함으로써, 고속으로 동작되는 회로부를 최소 범위로 제한할 수 있기 때문에, 전력 소비를 감소시킬 수 있다. 또한, 입력 클럭 CLK0이 공급되는, 전단 회로 또는 IC(집적 회로)로부터 고체 촬상 장치(1)로의 접속이 용이해진다.

또한, 본 실시예에서는, 클럭 변환부(21)가 고속 클럭 신호 CLK3을 요구하는 병렬-직렬 변환 기능을 수행하는 출력 회로(28)의 근방에 배치되고, 고속 클럭 신호 CLK3는 출력 회로(28)의 근방에서 생성된다. 따라서, 고속 라인을 배선할 필요가 없고, 화소 영역(10) 및 컬럼 처리부(26)의 동작들에 대한 잡음의 영향을 방지할 수 있다. 또한, 고속 라인을 배선할 필요가 없기 때문에, 그리고 고속 라인이 출력 회로(28)의 근방에 유지될 수 있기 때문에, 불필요한 복사(radiation)의 문제가 억제된다. 예를 들어, 잡음을 야기하는 비디오 데이터 D1에 대한 불필요한 복사의 간섭이 감소된다.

화소 영역 및 컬럼 회로를 저주파수로 동작시키고 그 후 출력부에서 고속 클럭 신호를 사용하여 병렬-직렬 변환을 수행함으로써, 이러한 구조를 갖는 CMOS 센서형 고체 촬상 장치(1)를 이용하여, 출력부에서 소수의 단자들로 고속 동작을 수행할 수 있다. 따라서 전력 소비의 증가가 방지될 수 있고, 잡음이 감소된다. 또한, 외부로부터 촬상 장치로의 입력 클럭 신호가 저주파수를 갖기 때문에, 전단으로부터 CMOS 센서로의 손실이 작게 유지되어, 불필요한 복사가 억제된다. 따라서, 믿을만하고 저가인 소형 카메라(애니메이션, 정지 화상)를 제조할 수 있다.

예를 들어, VGA의 고체 촬상 장치에서는(약 30만 화소), 입력 클럭의 주파수가 24MHz라고 가정하면, 출력 회로(28) 이외의 회로들은 12 MHz 또는 24 MHz(저속 클럭)로 동작되고, 출력 회로(28)의 단일 출력 단자(5c)로부터 120 MHz의 고속 클럭 신호 CLK3를 사용하면, 10비트 비디오 데이터 D1은 30 fps(frame/s)의 프레임 속도로 직렬로 출력된다.

촬상 장치의 대부분의 부분들이 12MHz에서 동작하므로, 출력율이 120MHz이더라도 전력 소모에는 거의 아무런 효과가 없다. 일반적으로, 촬상 장치는 매우 정밀하고 1mV 이하의 노이즈에도 민감한 아날로그 회로이다. 동시에, 특히, 일정한 주기의 시간 동안 광전 변환된 전하를 보유하고, 그 전하를 출력하는, 수광 화소들은 이러한 순서로 메가 화소들 중 수백만 조각 중에서, 그리고, VGA 클래스 중 약 삼십만 조각 중에서 균일한 특성을 가져야 한다. 이러한 정확성은 화소의 수와 비교하여 수백 수천개의 부분들인 보다 적은 부분들을 갖는 컬럼 처리부(26)와 동일한 방식으로 유지될 필요가 있다.

따라서, 화소 영역(10) 및 컬럼 처리부(26)가 백색 노이즈를 줄일 수 있도록 가능한 많이 주파수를 줄이고, 장소에 따라 펄스 지연 등의 불규칙성을 가능한 많이 제거할 수 있는 낮은 주파수로 동작하는 것이 필요하다. 또한, 원하는 출력 화상 정보에 따라, 수백 수천 내지 수백만 화소 x 10 비트의 화상이 초당 수십 내지 수천 조각로 출력되어야 한다. 또한, 그 부분들을 이동 전화, PDA(personal digital assistant)와 같은 작은 장치에 장착하기 위하여, 가능한 한 작고, 저렴하고, 신뢰성있게 그 부분들을 제조하는 것이 요구된다. 따라서, 출력 단자의 수를 줄일 필요가 있고, 다음 단계의 LSI로의 접속 로드는 작아야 한다.

여기서, 촬상 장치는 출력 모드를 전환하고 확인을 하기 위해 외부와 통신한다. 그러나, 이 데이터량은 출력 데이터와 비교해서 매우 적다. 이러한 촬상 장치에서, 입력 클럭으로서 저주파수가 수신되고, 화소 영역(10)과 컬럼 처리부(26)가 저주파수로 동작하고, 출력 회로(28)만이 고주파수로 동작하는 본 실시예의 구조는, 매우 효과적이다.

이러한 관점에서, 비디오 데이터(D1)에 부가하여, 비디오 데이터(D1)로부터의 지연을 고려하여 데이터 출력 단자(본 실시예에서는 5c)가 아닌 단자(본 실시예에서는 5d)로부터 고속 클럭 신호(CLK3)가 또한 출력되고, 따라서 장치 외부의 데이터 수신측은 고속 클럭 신호(CLK3)와 동기하는 비디오 데이터(D1)를 페치하여 오류를 방지한다.

이러한 방식으로, 고속 클럭 신호(CLK3)가 비디오 데이터(D1)과 함께 출력될 때, 고속 클럭 신호(CLK3)의 지터에 대비한 명세가 완화된다. 따라서, PLL이 작게 만들어질 수 있다. 그러나, 지터의 영향을 막기 위해, 고속 클럭 신호(CLK3)가 예컨대 화소 영역(10)과 컬럼 처리부(26)와 같은 아날로그 신호들을 다루는 부분에서 사용되지 않는 것이 바람직하다.

이러한 관점에서, 통신 필드에서 사용되는 기술과 동일한 방식으로, 직렬 형식의 데이터가 사용되고 클럭이 데이터에 포함되는(예를 들어, 동기화 신호) 데이터 패턴을 채용함으로써, 비디오 데이터(D1) 및 고속 클럭 신호(CLK3)가 공통 단자로부터 가상으로 출력될 수 있다. 따라서 인터페이스 단자 및 배선이 줄어들 수 있다.

또한, 도 3b에 도시된 바와 같이, 고속 클럭 신호(CLK3)를 출력하는 것에 더하여, 하나의 화소 데이터의 구분 기호(delimiter)를 나타내는 경계 데이터(P2)가 고속 클럭 신호(CLK3)보다 낮은 주파수를 갖는 데이터로서 비디오 데이터(D1) 및 고속 클럭 신호(CLK3)의 단자들(5c 및 5d)이 아닌 단자(5e)로부터 출력될 수 있다. 예를 들어, 본 실시예에서, 10 비트의 비디오 데이터(D1)의 시작과 끝을 나타내는, 저속 클럭 신호(CLK2)와 동일한 주파수를 갖는 클럭이 경계 데이터(P2)로서 출력될 수 있다.

이는 직렬 형식의 데이터가 출력될 때, 한 화소의 데이터 구분 기호가 수신측에서 정확히 인식되지 않으면, 당연히, 정확한 화상이 재현될 수 없기 때문이다. 수십 MHz의 데이터 레이트가 사용될 때, 오류가 발생할 확률은 거의 없다. 그러나, 속도가 높아질수록 보다 복잡해진다. 따라서, 오류를 방지하기 위하여 식별 정보를 갖는 것이 바람직하다. 즉, 주파수가 낮을 때, 수신측에서 발생하는 특징은 경계 데이터(P2)를 사용하지 않고 얻어질 수 있으므로, 직렬 형식의 데이터 중 한 화소 데이터가 정확히 인식된다. 그러나, 주파수가 높으면, 한 화소 데이터를 구분하는데 오류가 발생할 확률이 데이터 재현의 불안정성 때문에 증가한다. 또한, 오류가 발생하면, 이 오류는 뒤이은 화소들에도 전달된다. 따라서, 그 충격은 엄청난 것이고, 그 결과 고속 클럭 신호(CLK3)의 주파수보다 낮은 주파수를 갖는 경계 데이터(P2)를 사용하는 것이 매우 효과적이다.

이러한 관점에서, 경계 데이터(P2)는 예컨대, 이하의 통신/타이밍 생성부(20), 클럭 변환부(21), 또는 신호 처리부(282)의 TG 블럭 내의 임의의 부분에서 생성될 수 있다. 또한, 도 3b에서, 그 듀티(=고주기/한 사이클)는 50%로 설정되고, 경계 데이터는 가상적으로 저속 클럭(CLK2)과 반대의 극성을 갖는 데이터이다. 그러나, 이에 한정되지 않고, 도 3c에 도시된 바와 같이, 듀티는 50% 이외의 값으로 변경될 수 있다.

출력 회로의 제1 변형예

도 4는 출력 회로의 제1 변형예를 도시하는 회로 블럭도이다. 이때, 여기서, 출력 버퍼 근처만이 도시되어 있다. 또한, 도 5는 본 변형예에서 데이터 출력 방법을 도시하는 타이밍도이다. 이 변형예는 n 비트에 대한 직렬 형식의 출력 데이터 및 고속 클럭 신호(CLK3)가 두 출력 단자로부터 차동 출력되는 특징적인 구조를 갖는다.

따라서, 도 5에 도시된 바와 같이, 출력 회로(28)의 출력 버퍼(286)는 수신된 데이터를, 병렬-직렬 변환부의 기능을 갖는 전환부(284)에 의해 생성된 직렬 형식으로 표현되는, n비트(본 예에서는 10) 비디오 데이터 D1에 기초하여 반대의 극성을 갖는 반전 비디오 데이터(D1N) 및 비디오 데이터(D1)와 동일한 극성을 갖는 비반전(normal) 비디오 데이터(D1P)를 포함하는 차동-형식의 데이터로 변환하는 차동 변환부 기능을 갖는다. 차동 변환부의 기능을 갖는 출력 버퍼(286)는 비반전 비디오 데이터(D1P)를 외부에 출력하는 출력 단자(5cP)와 반전 비디오 데이터(D1N)를 외부에 출력하는 출력 단자(5cN)를 갖는다. 출력 버퍼는 대응하는 2개의 출력 단자(5cP, 5cN)로부터 각각 비반전 비디오 데이터(D1P) 및 반전 비디오 데이터(D1N)의 차동 출력들을 외부에 출력한다.

동일한 방식으로, 출력 버퍼(286)와는 다른 출력 버퍼(288)는, 수신된 데이터를, 전환부(284)를 통해 수신된 고속 클럭 신호(CLK3)와 동일한 극성을 갖는 비반전 고속 클럭 신호(CLK3P)와 반대 극성을 갖는 반전 고속 클럭 신호(CLK3N)를 포함하는 차동-형식 데이터로 변환하는 차동 변환부의 기능을 갖는다. 출력 버퍼(288)는 비반전 고속 클럭 신호(CLK3P)를 외부에 출력하는 출력 단자(5dP)와 반전 고속 클럭 신호(CLK3N)를 외부에 출력하는 출력 단자(5dN)를 구비한다. 그 때, 출력 버퍼(288)는 대응하는 2개의 출력 단자(5dP, 5dN)로부터, 비디오 데이터(D1)가 갖는 지연을 고려하여, 전환부(284)를 통해 입력된 고속 클럭 신호(CLK3)를 고속 클럭 신호(CLK3)의 차동 출력으로서 외부로 출력하고, 반전 비디오 데이터(D1N)가 갖는 지연을 고려하여, 반전 고속 클럭 신호(CLK3N)를 반전 고속 클럭 신호(CLK3N)의 차동 출력으로서 외부에 출력한다.

데이터 출력이 이러한 방식으로 고속 클럭 주파수에서 수행되는 경우에, 도 3a, 3b, 및 3c에서 도시된 바와 같이, 고속 클럭의 상승 에지 또는 하강 에지 중 어느 하나를 사용하여 출력하는 방법은 물론, 도 5에 도시된 바와 같이, 고속 클럭 신호(CLK3)의 상승 에지 및 하강 에지 둘 다를 사용하는 것도 가능하다. 따라서, 본래 주파수를 2배한 주파수(출력율을 2배함)에서 사실상 출력하는 것이 가능하다. 이에 반해, 동일한 출력율(output rate)을 사용하는 경우에, 주파수는 고속 클럭 신호(CLK3)의 주파수의 반일 수 있다.

이러한 방식에서, 차동 출력 각각은 비디오 데이터(D1P, D1N)가 갖는 지연을 고려하는, 데이터 출력 단자(이 예에서는, 5cP, 5cN)와는 다른 단자들(이 예에서는, 5dP, 5dN)로부터의 출력이다. 따라서, 디바이스 외측의 데이터 수신측에서 대응하는 고속 클럭 신호(CLK3P, CLK3N)와 동기하는 차동 출력들 중 임의의 것에 대해 비디오 데이터(D1P, D1N)를 페치하는 것이 가능하고, 따라서, 에러가 방지될 수 있다.

출력 회로의 제2 예

도 6은 출력 회로의 제2 예에 따른 구조를 도시하는 회로 블럭도이다. 또한, 도 7은 제2 예에 따른 출력 회로의 변형을 도시하는 회로 블럭도이다. 여기서, 도 6은 차동 출력에의 적용을 도시하고, 도 7은 단일 출력에의 적용을 도시한다. 또한, 도 8a 및 8b는 제2 예에 따른 출력 회로(28)의 불필요한 방출의 개선 효과에 대한 설명도이다.

도 6에 도시된 제2 예에 따른 출력 회로(28)는 디지털 신호 처리부가 내측에 포함되고 차동 출력이 사용된다는 점에 특징이 있다. 도 7에 도시된 제2 변형 예는 제2 예와 같이, 그 내측에 디지털 신호 처리부를 포함한다. 그러나, 단일 출력이 사용된다는 점에서 제2 예와는 다르다. 다음에, 구체적인 설명이 제공될 것이다.

도 6에 도시된 제2 예의 출력 회로(28)는, 수평 신호선(18)으로부터 입력되는 10-비트 디지털 데이터(D0)에 대한 처리를 수행하는 신호 처리부(282), 전환부(284), 및 출력 버퍼(286, 288)를 구비한다.

신호 처리부(282)는 통신/타이밍 생성부(20)의 TG 블럭으로부터 소정의 데이터의 입력을 수신하고, 클럭-변환부(21)로부터 저속 클럭(CLK2)을 수신한다. 또한, 전환부(284)는 클럭-변환부(21)로부터 고속 클럭 신호(CLK3)의 입력을 수신한다.

신호 처리부(282)는 저속 클럭(CLK2)에 동기하여 수평 신호선(18)으로부터 병렬로 화소 데이터(D0)를 페치한다. 이는 제1 예의 출력 회로(28)와 동일하다. 신호 처리부(282)는 예를 들어, 동일한 저속 클럭(CLK2)을 이용하여 페치된 데이터(D0)에서 흑-레벨 조정, 컬럼 차이 정정, 신호 증폭, 색 상관 처리, 신호 압축 처리 등을 수행한다. 그 다음, 신호 처리부(282)는 각 비트에 대해 처리된 10-비트 데이터(D1)를 전환부(284)의 서로 다른 입력 단자에 입력한다.

전환부(284)는 멀티플렉서(다수-입력 및 단일-출력 스위치; 상세한 설명은 생략됨)를 포함하고, 신호 처리부(282)로부터의 병렬-형식 데이터는 멀티플렉서의 복수의 입력 단자(284a) 각각에 개별적으로 입력된다. 복수의 입력 단자(284a)에 입력된 각 데이터 중 임의의 하나가 선택되어, 출력 단자(248b)로부터 출력된다. 클럭-변환부(21)로부터의 고속 클럭 신호(CLK3)는 멀티플렉서의 제어 단자(284c)에 전환 명령으로서 입력된다. 그러한 구조를 갖는 멀티플렉서를 사용함으로써, 단순한 회로 구조로 병렬-직렬 변환을 달성하는 것이 가능하다.

그러한 구조를 갖는 전환부(284)는 소정의 시퀀스에 따라, 전환 명령으로서 고속 클럭 신호(CLK3)를 사용하는 개별 단자로부터의 10-비트 데이터 입력으로부터 각각 하나의 비트를 선택하여, 출력 단자(248b)로부터 출력한다. 따라서, 전환부(284)는 병렬 데이터를 직렬 형식 데이터로 변환한다(아래에서, 병렬-직렬 변환으로 칭함). 그 다음, 전환부(284)는 병렬-직렬 변환 이후에 비디오 데이터(D1)를 데이터 출력 버퍼(286)로 리드한다. 또한, 전환부(284)는 병렬-직렬 변환에서 사용된 고속 클럭 신호(CLK3)를 클럭 출력 버퍼(288)로 리드한다.

출력 버퍼들(286 및 288)은 제1 변형예와 동일한 방식으로 차동 변환부의 기능을 갖는다. 예를 들면, 출력 버퍼(286)는 대응하는 2개의 출력 단자들(5cP, 5cN)로부터 각각 비반전 비디오 데이터 D1P 및 반전 비디오 데이터 D1N의 차동 출력을 외부에 출력한다. 동일한 방식으로, 출력 버퍼(288)는 대응하는 2개의 출력 단자들(5dP, 5dN)로부터 각각 고속 클럭 신호 CLK3과 반전 고속 클럭 신호 CLK3N의 차동 출력으로서, 비디오 데이터 D1에 따른 지연을 고려하여 고속 클럭 신호 CLK3을 출력하고, 반전 비디오 데이터 D1N에 따른 지연을 고려하여 반전 고속 클럭 신호 CLK3N을 출력한다.

예를 들면, 제1 예와 동일한 방식으로, VGA(약 30만 화소)의 고체 촬상 장치에 있어서, 입력 클럭의 주파수를 24MHz이고, 출력 회로(28) 이외의 회로들이 출력 회로(28)의 2개의 차동 출력 단자들(5cP, 5cN)로부터 120MHz의 고속 클럭 신호 CLK3을 사용하여 12MHz 또는 24MHz(저속 클럭)에서 동작한다고 가정하면, 10-비트 비디오 데이터 D1은 30fps(frame/s)의 프레임 레이트에서 직렬로 출력된다.

이점에 있어서, 도 7에 도시된 제2 변형예는 출력 버퍼들(286, 288)이 단일 출력이라는 점에서만 다를 뿐이므로, 회로 구조와 그 동작에 대한 설명을 생략한다.

제1 예에서와 동일한 방식으로, 도 6에 도시된 제2 예의 출력 회로(28)에서, 출력 회로(28)로의 데이터 입력은 저속 클럭 CLK2와 동기하여 수행된다. 다른 한편, 비디오 데이터 D1의 출력은 고속 클럭 신호 CLK3과 동기하여 수행된다. 또한, 제1 예에서와 동일한 방식으로, 고속 클럭 신호 역시 출력된다. 그러므로, 제2 예의 출력 회로에서 단일 출력 또는 차동 출력 인지의 차이가 있음에도 불구하고, 기본적으로는 상술한 제1 예와 동일한 효과를 얻을 수 있는 것이다.

또한, 도 6에 도시된 제2 예의 출력 회로(28)에 있어서, 차동 출력에 기인하는 특별한 효과를 얻을 수 있다. 즉, 신호 속도의 증가에 의해 펄스 파형에 덜니스(dullness), 링잉(ringing) 등과 같은 비정상 요소들이 발생하기 쉽다. 둘 중 하나의 출력을 이용하는 단일 출력에서, 출력 신호는 그러한 영향들을 직접 경험한다. 대조적으로, 차동 출력을 사용함으로써, 두개의 차동 출력들을 사용하여 파형을 재현하는 것이 가능하게 되고, 그럼으로써 내노이즈성(noise-withstandingness)이 개선된다. 이것은 데이터 D1에 한정되지 않으며, 고속 클럭 신호 CLK3에 대해서도 동일하다. 따라서, 차동 출력을 이용해왔던 제2 예는 제1 예의 구조보다 높은 주파수를 처리할 수 있는 구조를 갖는다. 반면에, 중속의 주파수에 대해서는, 단일 출력을 이용하는 제1 예를 사용하는 것으로 충분할 수 있다.

또한, 제2 예의 구조에 있어서, 전류 모드의 차동 인터페이스가 이용되는 구조(LVDS: low voltage differential signaling)를 사용하는 것이 가능하다. 이 방식으로, 내노이즈성 및 불필요한 복사의 문제점에 대해 이점을 가지게 된다. 예를 들면, 전류 모드에서의 단일 출력의 인터페이스가 도 7에 도시된 제2 예의 변형예처럼 이용되는 경우, 제1 예의 구조에서는, 도 8a에 도시된 바와 같이, 송신 측에서의 출력 회로(28)와 수신 측에서의 다음 단 회로 및 다음 단 IC 사이에서 전류가 오고가며 이동한다(타이밍은 동시에 이루어지지 않음). 따라서, 매번, 불필요한 복사를 일으키는 전자기장이 발생하여, 고체 촬상 장치(1)의 외측 및 주변 회로들에 영향을 미친다.

이와는 대조적으로, 비반전 데이터 P와 반전 데이터 N을 사용하는 전류 모드에서의 차동 출력의 인터페이스가 제2 예의 구조에 도시된 것과 같이 이용되는 경우에는, 도 8b에 도시된 바와 같이, 전류가 송신 측에서의 출력 회로(28)와 수신 측에서의 다음 단 회로 및 다음 단 IC 사이에서 오고 간다고 해도, 타이밍은 언제나 동시에 일어나며, 따라서 전자기장은 서로 반대 방향으로 생성된다. 따라서, 생성된 전자기장은 서로 상쇄된다. 그러므로, 불필요한 복사를 일으키는 전자기장은 전체적으로 생성되지 않는 것으로 고려된다. 이점에 있어서, 이 효과들을 개선시키기 위하여, 출력 회로(28)와, 2개의 차동 출력 라인들이 서로 근접하게 놓여있는 외부 회로 사이의 인터페이스가 이용된다. 이를 위해, 예를 들면, 트위스트쌍 구조를 갖는 접속 라인들이 사용되어야 한다.

출력 회로의 제3 예

도 9는 출력 회로의 제3 예를 도시하는 회로 블럭도이다. 또한, 도 10은 제3 예의 출력 회로의 변형예를 도시하는 회로 블럭도이다. 여기서, 도 10은 차동 출력에 적용한 경우를 도시하며, 도 11은 단일 출력에 적용한 경우를 도시한다. 또한, 도 11은 제3 예 및 그 변형에서의 데이터 출력 방법을 도시하는 타이밍도이다.

여기서, 제2 예에서와 동일한 방식으로, 도 9에 도시된 제3 예의 출력 회로(28)는, 디지털 신호 처리부가 내부에 포함되며 차동 출력이 사용된다는 특징을 갖는다. 또한, 컬럼 처리부(26)에서, m 컬럼(m은 2 이상의 양의 정수)에 대한 n(n은 양의 정수) 비트의 데이터는 동시에 출력될 수 있다. 이와는 다르게, 도 10에 도시된 제3 예의 변형예는 내부에 디지털 신호 처리부를 포함하며, 차동 출력이 사용되고, 컬럼 처리부(26)에서의 m 컬럼에 대한 데이터는 제3 예와 같게 동시에 출력될 수 있다. 그러나, 이것은 단일 출력이 제2 예의 변형예와 동일한 방식으로 사용된다는 점에서 제3 예와는 다르다. 이하에서는, 이에 대한 상세한 설명이 주어진다.

여기서, 특정 예로서, 10(= n) 비트 컬럼 AD 회로들의 4(= m) 컬럼들의 데이터를 동시에 출력하기 위해 40개의 수평 신호선들(18)을 포함하는 경우에 대한 예가 주어진다. 이 경우에, 전체 40 비트의 화소 데이터 D0는 신호 처리부(282)에서 신호 처리되고, 10 비트 데이터로 된 네개의 조각(piece)들은 전환부(284) 내로 입력된다.

제2 예와 동일한 방식으로, 전환부(284)는 본 도면에서는 도시되지 않은 멀티플렉서를 포함한다. 전환부(284)는, 저속 클럭 CLK2의 주파수보다 m 배의 주파수를 갖는 고속 클럭 신호 CLK4를 사용하여 제1 비트부터 제9 비트까지에 대해 m개의 데이터 조각들을 직렬 형식 데이터로 변환한다(이하에서, 병렬-직렬 변환으로 지칭되기도 함).

본 예에서, 도 11에 도시된 바와 같이, 출력 회로(28)의 전환부(284)는 고속 클럭 신호 CLK4의 상승 에지 또는 하강 에지 중 하나와 동기하여 (본 도면에서는 상승 에지) 네 개의 데이터 조각들의 각각의 쌍안정(bistable) 회로를 직렬 형식 데이터로 변환한다. 전환부(284)는 각각의 제1 내지 제9 비트들에 대해 병렬-직렬 변환 후의 D1을 개별 데이터 출력 버퍼들인 (286-0) 내지 (286-9)로 리드한다. 또한, 전환부(284)는 병렬-직렬 변환에서 사용된 고속 클럭 신호 CLK4를 클럭 출력 버퍼(288)로 리드한다.

출력 버퍼들(286-0 내지 286-9)은 입력 화소 데이터 D1의 각각의 비트에 기초하여 대응하는 두개의 출력 단자들 5cP 및 5cN 으로부터 비디오 데이터 D1 및 반전 비디오 데이터 D1N의 차동 출력을 출력한다. 동일한 방식이지만, 출력 버퍼(286)와는 달리, 출력 버퍼(288)는 대응하는 두개의 출력 단자들 5dP 또는 5dN으로부터, 입력 고속 클럭 신호 CLK4에 기초하여, 지연을 고려한 고속 클럭 신호 CLK4 및 반전 고속 클럭 신호 CLK4N을 출력한다.

이런 면에서, 도10에 도시된 제3 예의 변형예는 출력 버퍼들 (286-0 내지 286-9와 288)이 단일 출력을 낸다는 점만이 다르고, 그에 따라 회로 구조와 이것의 동작에 대한 설명은 생략된다.

이런 식으로, 출력 회로(28)가 m개의 수직 데이터 컬럼들에 대응하는 데이터, 즉, 복수의 화소를 취급하기 위한 구조를 가졌을 때, 복수의 화소들에 대응하는 데이터를 처음 수신하는 신호 처리부(282)는 저속 클럭 CLK2를 사용하여 병렬로 복수의 화소(본 예에서는 네 개의 화소)를 처리한다. 전환부(284)는 차례로 저속 클럭 CLK2의 주파수의 m배의 주파수를 갖는 고속 클럭 신호 CLK4를 사용하여 신호 처리부(282)로부터 출력된 데이터에서 하나의 화소에 대응하는 각 신호를 선택하고, 고속으로 출력한다. 따라서, 출력 데이터가 고속이 되도록 야기하는 병렬-직렬 변환부는 데이터 출력의 최근접 위치에 배치될 수 있다(선행 예에서는 전환부(284) 또는 출력 버퍼들(286-0 내지 286-9, 및 288). 그에 따라, 제3 예 및 이것의 변형예에서, 제1 및 제2 예들의 구조가 낳는 효과와 동일한 효과가 획득될 수 있다.

제2 및 제3 출력 회로들의 결합

도 12 및 도 13은 제2 및 제3 출력 회로들의 예시적 구조들이 결합된 예시적 구조를 도시한 회로 블록도이다. 양 구조에서, 두개의 스테이지인 전환부(284a 및 284b)가 직렬 형식 데이터로 변환하는 영역에 대해 제공된다. 그러나, 각각의 역할은 도 12 및 도 13에서 다르다. 이런 면에서, 제2 및 제3 예들과 마찬가지 방식으로 차동 출력 구조가 도 12 및 도 13 모두에서 채택된다. 그러나, 단일 출력이 제2 및 제3 예들의 변형예와 마찬가지 방식으로 채택될 수 있다. 이하에서, 특정 실시예가 주어진다.

도 12의 예는, 먼저 제3 예와 동일한 방식으로 전환부(284a)에서 고속 클럭 신호 CLK4를 사용하여 각각의 비트에 대해 m 컬럼 데이터가 직렬 형식 데이터로 변환되고, 이후에 제2 예의 구조가 전환부(284b)의 고속 클럭 신호 CLK5를 사용하여 적용되고, 이 n 비트 병렬 데이터가 추가로 직렬 형식 데이터로 변환된다는 점에서 특징을 갖는다. 전환부(284b)에서 n 비트 병렬 데이터를 직렬 형식 데이터로 변환하는 데에 사용되는 고속 클럭 신호 CLK5는 고속 클럭 신호 CLK4의 주파수의 n배의 주파수를 갖는데, 즉, 저속 클럭 CLK2 의 주파수의 m ×n배의 주파수를 가지며, 본 예에서는 4 ×10 = 40 배의 주파수를 갖는다.

대조적으로, 도 13의 예는, 제3 예와 동일한 식으로, 먼저 제2 예가 적용되고, 컬럼 처리부(26)의 각각의 m 컬럼에 대한 n 비트의 병렬 데이터가 전환부(284a)에서 고속 클럭 신호 CLK3을 사용하여 직렬 형식 데이터로 변환되고, 이후에 제3 예가 전환부(284b)에서 고속 클럭 신호 CLK6을 사용하여 적용되고, m 컬럼 데이터가 추가로 직렬 형식 데이터로 변환된다는 점에서 특징을 갖는다. 전환부(284b)에서 m 컬럼 데이터를 직렬 형식 데이터로 변환하기 위해 사용되는 고속 클럭 신호 CLK6은 고속 클럭 신호 CLK3의 주파수의 m배의 주파수를 갖는데, 즉 저속 클럭 CLK2 의 주파수의 n ×m배의 주파수를 가지며, 본 예에서는 4 ×10 = 40 배의 주파수를 갖는다.

이러한 구성을 이용하면, 출력 회로(28)가 m개의 수직 컬럼들의 데이터를 함께 처리하기 위한 구조를 가질 때, 모든 m개에 대해 원래의 병렬 데이터를 직렬 형식 데이터로 변환함으로써, 제3 예 및 그 변형예보다 많은 데이터 출력 단자들을 감소시키는 것이 가능하다. 또한, 출력 데이터가 고속이 되도록 야기하는 병렬-직렬 변환부는 데이터 출력의 가장 가까운 근방에 배치될 수 있다(이전 예에서는, 전환부(284) 및 출력 버퍼들(286-0 내지 286-9, 및 288). 이렇게 함으로써, 제1 내지 제3 예들의 구조에서와 같은 효과가 달성된다.

출력 회로의 제4 예

도 14a 및 14b는 출력 회로(28)의 구조의 제4 예를 도시한 회로 블럭도이다. 도 14a는 차동 출력에의 적용을 예시하고, 도 14b는 단일 출력에의 적용을 예시한다. 제4 예는 제2 예의 신호 처리부(282)에 소정의 변화를 추가함으로써 제조된다. 이와 관련하여, 제3 예의 신호 처리부(282)에 같은 변화가 추가될 수 있다.

여기서, 제2 예 및 제3 예의 신호 처리부(282)에서, 디지털 신호 처리는 저속 클럭 CLK2를 이용하여 수행된다. 그러나, 제4 예의 출력 회로(28)는 신호 처리가 저속 클럭 CLK2의 주파수의 두배 혹은 그 이상 더 높고, 고속 클럭 신호 CLK3의 주파수의 1/2보다 낮은 고주파수를 갖는 클럭 신호(이것에 한정되지는 않음. 하기에서, 중속 클럭 신호 CLK7로 함께 일컬어짐)를 이용하여 수행된다는 점에서 다르다. 이와 관련하여, 이 경우에, 도면에 도시된 바와 같이, 신호 처리부(282)는 중속 클럭 신호 CLK7뿐만 아니라, 저속 클럭 신호CLK2도 이용하여 소정의 처리를 수행하기 위한 기능부를 포함할 수 있다. 이와 관련하여, 이 중속 클럭 신호 CLK7은 저속 클럭 신호 CLK2의 주파수의 두배의 주파수를 갖는 신호이고, 본 발명의 고속 클럭 신호의 일 예이다.

중속 클럭 신호 CLK7은 클럭 변환부(21)에 의해 생성되어야 한다. 즉, 클럭 변환부(21)가 저속 클럭 CLK2(본 예에서는, CLK3 및 CLK5)보다 높은 복수의 상이한 주파수를 갖는 클럭 신호를 생성하도록 결정된다. 클럭 변환부(21)에서 저속 클럭 CLK2보다 더 높은 주파수를 갖는 복수의 클럭을 생성하는 기술을 위해, 다양한 공지된 회로들에 의한 곱셈 회로의 방식들이 하나의 고속 클럭 신호 CLK3을 생성하는 경우에서와 같은 방식으로 이용될 수 있다. 예를 들어, k1과 k2가 저속 클럭 CLK2의 배수들이라고 가정하면, k1 곱셈 회로 및 k2 곱셈 회로가 제공되어야 한다. 여기서, 그 구체적인 방식들의 설명은 생략한다.

여기서, 신호 처리부(282)에서 저속 클럭 CLK2를 이용하는 신호 처리 콘텐츠는 각각 한 화소 신호에 대한 단순한 덧셈, 뺄셈, 곱셈, 및 나눗셈을 수행하기 위한 처리, 예를 들면 디지털 이득 제어, 수직 라인 정정 등을 포함한다. 그와 대조적으로, 중속 클럭 신호 CLK7을 이용하는 신호 처리 콘텐츠는 복수의 화소 신호들을 참조하는 곱셈 계산을 필요로 하는 처리들, 예를 들면 컬러 관계 처리, 압축 처리 등을 포함한다.

고속 클럭 신호 CLK3에 의해 작동되는 디지털-신호 처리 회로가 촬상 장치에 제공되면, 디바이스의 전력 소비가 증가한다. 반면에, 그러한 디지털-신호 처리 회로가 촬상 장치에 제공되지 않으면, 유사한 회로가 회로 외부에 배치된다. 이 경우, 전체 카메라의 전력 소비는 디지털-신호 처리 회로가 디바이스 내에 제공되는지 아닌지에 거의 무관하다. 화소 신호와의 결합이 강한 디바이스 내에서 처리를 수행하는 것이 종종 보다 더 효율적이다. 제2 예는 그러한 요청을 충족시킨다.

그러한 경우에, 디지털-신호 처리 회로는 고속 클럭 신호 CLK3에 의해 작동되는 고체-촬상 장치 내에 제공되어야 함을 유의해야 하지만, 동일한 칩 내에서 디지털-신호 처리부에 생성되는 열이 커지면, 화소들 주위의 다크 전류(dark current)가 증가하여, 쉐이딩(shading)이 발생한다. 그러므로, 여기서, 고체-촬상 장치 내의 신호 처리부(282)는 처리 타겟의 범위에서 중속 클럭 신호 CLK7를 페치하는데, 이것은 고속 클럭 신호 CLK3 대신 고속 클럭 신호 CLK3의 1/2이나 혹은 더 낮은 주파수를 갖는 중속 클럭 신호 CLK7을 이용하기에 불편하지 않다.

즉, 제4 예에서, 데이터가 출력되는 최종 회로부(이 예에서, 출력 버퍼들(286, 288))가 아닌 신호 처리부(282)에서, 저속 클럭 신호 CLK2의 주파수보다 높은 주파수를 갖는 고속 클럭 신호 CLK3(본 예에서는, 중속 클럭 CLK7)이 이용된다. 이와 관련하여, 여기서, 신호의 주파수는 고속 클럭 신호 CLK3보다 낮은 주파수를 갖는 중속 클럭 CLK7의 범위로 제한된다. 그러나, 상기에서 설명한 구조들 각각에서 나타낸 주파수 범위를 갖는 고속 클럭 신호 CLK3, 혹은 고속 클럭 신호 CLK3보다 높은 주파수를 갖는 클럭 신호를 신호 처리부(282)에서 이용하는 것이 배제되는 것은 아니다.

출력 회로의 제5 예

도 15는 출력 회로의 제5 예를 도시한 회로 블럭도이다. 이와 관련하여, 여기서는 차동 출력의 출력 버퍼의 주변만 도시한다. 또한, 도 16은 제5 예에서 이용되는 스트로브 신호 생성 부분의 구조의 예를 나타낸 회로 블럭도이다. 이와 관련하여, 여기서는 차동 출력중 하나를 도시한다. 또한, 도 17은 제5 예에서의 데이터 출력 방법을 예시하는 타이밍 차트이다. 제5 예는, 클럭을 재현할 수 있는 스트로브 데이터 STB가, 클럭과 직렬 형식의 n 비트 출력 데이터 간의 배타적 OR 연산을 수행함으로써 출력되는 것을 특징으로 한다.

이 스트로브 데이터 STB는 고속 클럭 신호 CLK3 대신에 사용되는 것으로 간주된다. 즉, 스트로브 데이터 STB는 단자(5d)로부터 출력된다. 여기서, 스트로브 데이터 STB는, 비디오 데이터 D1이 반전되지 않는 타이밍에서 반전되는 신호로 간주된다.

스트로브 데이터 STB는 출력 버퍼(290) 앞의 신호 처리부(282) 또는 전환부(284)에 의해 생성된다. 이 신호는 출력 버퍼(286)와 동일한 방식으로 출력 버퍼(290)를 통해 외부에 출력된다. 예를 들면, 신호가 직렬화된 후 스트로브 신호 생성 부분을 제공하는 경우의 예로서, 도 16에 도시된 바와 같은 회로 구조가 사용되어야 한다.

스트로브 신호 생성부(300)에서, 병렬-직렬 변환된 데이터는 D 플립플롭(312) 내의 고속 클럭 신호 CLK3에 의해 한 클럭 지연되며, 배타적 OR 연산은 배타적 OR 연산 회로(NXOR)(314)에서 수행되며, 그 후 이 신호는 T 플립플롭(316)으로 입력되어 스트로브 데이터 STB가 생성된다.

이 때, D 플립플롭(312) 및 T 플립플롭(316)(하강 에지와 동기됨)은 도면에 도시된 바와 같이 고속 클럭 신호 CLK3의 에지를 이용하여 에러를 방지한다. 따라서, D 플립플롭(306)(하강 에지에 동기함)을 통해 직렬 데이터를 통과시킴으로써 하프 클럭 지연이 조정된다.

그 후, 이 직렬 데이터 및 스트로브 데이터 STB는, 각각 서로 다른 에지들에 의해 동작하는 D 플립플롭(308)(상승 에지와 동기됨)과 D 플립플롭(318)(하강 에지와 동기함)을 통해 이들 신호를 통과시킴으로써 동일한 위상을 갖도록 조정된다.

각각 D 플립플롭(308, 318)의 비반전 단자 Q로부터 출력된 비반전 데이터 DIP 및 STBP 각각은 출력 버퍼(286, 290) 각각을 통해 비반전 단자(5cp, 5dp)로부터 외부에 출력된다. 또한, D 플립플롭(308, 318)의 반전 단자 QN으로부터 출력된 비반전 데이터 DIN 및 STBN 각각은 출력 버퍼(286, 290) 각각을 통해 반전 단자들(5cN, 5dN)으로부터 외부에 출력된다.

도 5로부터 알 수 있는 바와 같이, 고속 클럭 신호 CLK3이 정상적으로 출력될 때, 고속 클럭 신호 CLK3 및 비디오 데이터 D1이 동시에 반전되는 타이밍이 발생할 수도 있다. 이들 양쪽이 반전되면, 디바이스 출력에 부가된 부하가 이들 양쪽에 대한 부하로 되고 타이밍은 비디오 데이터 D1에 의존하게 되어 타이밍은 일정하지 않다.

이와 반대로, 도 17로부터 알 수 있는 바와 같이, 스트로브 데이터 STB가 사용될 때, 비디오 데이터 DIP 또는 스트로브 데이터 STBP가 반전되며 비디오 데이터 DIN 또는 스트로브 데이터 STBN이 각각 반전된다. 각 클럭 타이밍에서 디바이스 출력에 부가된 부하는 절반이며 일정하다. 또한, 스트로브 데이터 STB와 비디오 데이터 D1 간의 배타적 OR 연산을 수행함으로써, 고속 클럭 신호 CLK3이 출력 회로(28)의 백 스테이지 또는 다음 스테이지 IC에 배치된 회로 블럭에 의해 재현될 수 있다.

이와 관련하여 여기서는, 차동 출력에의 적용이 도시된다. 그러나, 비반전 신호 또는 반전 신호가 각 비디오 데이터 D1 및 스트로브 데이터 STB 각각에 대해 사용되는 구조를 변경함으로써 제1 예와 동일한 방식으로 단일 출력에 대처할 수 있다.

출력 회로의 제6 예

도 18은 출력 회로의 제6 예의 구조를 나타낸 회로 블럭도이다. 이와 관련하여 여기서는, 단일 출력을 갖는 출력 버퍼의 주변만 도시한다. 또한, 도 19는 제6 예의 데이터 출력 방법을 도시한 타이밍 차트이다. 제6 예는, 고속 클럭 신호의 주파수가 화소 데이터의 출력에 대해 충분하게 얻어지고, 그 밖의 다른 정보가 여유(surplus)에 의해 출력되는 특징을 갖는다.

예를 들면, 도 3a, 3b, 및 3c에 도시한 바와 같이 전술한 예들에서, 저속 클럭 CLK2의 하나의 사이클과 동일한 주기로 병렬 데이터를 직렬 형식 데이터로 변환하기 위해 저속 클럭 CLK2의 주파수의 비트 수의 배(the number-of-bit times)의 주파수를 갖는 고속 클럭 신호 CLK3가 사용되며, 이에 의해 신호 처리부(282)는 10 비트/병렬로 표현되는 화소 데이터를 페치한다.

반대로, 도 19에 도시한 바와 같이, 제6 예에서는, 먼저 주파수를 비트 수의 배보다 높게 함으로써, 직렬 형식 데이터 내의 일 화소에 대한 데이터를 나타내는 보다 많은 비트들의 수가 데이터 할당부(data assignment portion)로서 얻어진다. 이 예에서는, 저속 클럭(CLK2) 주파수의 16배의 주파수를 갖는 고속 클럭 신호(CLK8)를 이용함으로써, 각각 1 단위에 대해서 전체 16 비트가 얻어진다. 화소 데이터 이외의 소망하는 데이터는 여유부(surplus portion)(이하에서, 추가 데이터부로 불리며, 이 예에서는 6비트임)에 할당되고, 여기서 일 화소의 비트 수는 데이터 할당부의 1 단위에서 감해진다. 즉, 추가 데이터는 각 화소 데이터에 대해서 실질적으로 매입(embed)된다.

예를 들면, 고속 클럭 신호(CLK3)보다 높게 고속 클럭 신호의 주파수를 증가시킴으로써, 화소로부터 얻어진 정보 이외의 정보가 출력된다. 지금까지는 수십 MHz와 같은 데이터 레이트로 오류가 발생할 확률은 거의 없었다. 그러나, 속도가 증가함에 따라, 복잡해진다. 따라서, 오류를 방지하기 위해 식별 정보를 갖는 것이 바람직하다.

출력 버퍼(292)에 의해 출력된 경계 데이터(boundary data)(P2)는 비디오 데이터(D1)의 각각의 1 단위(이 예에서는, 16비트임)로 할당된다. 도 19에 도시한 바와 같이, 이 듀티(duty)는 50%로 설정될 수 있고, 사실상 저속 클럭(CLK2)에 대해 반대 극성을 갖는 데이터일 수 있다. 대안으로, 이 듀티는 도 3c에 도시한 바와 같이 50% 이외의 값으로 변경될 수 있다.

6 비트들에 대해 얻어진 추가 데이터부에 할당될 소망의 데이터는 라인의 시작 및 종료를 나타내는 데이터(P4)(즉, 라인들의 변경을 나타내는 데이터), 또는 프레임의 시작 및 종료를 나타내는 데이터(P5)(즉, 프레임들의 변경을 나타내는 데이터)를 포함한다. 예를 들면, 도 18에 도시한 바와 같이, 전환부(284)는 신호 처리부(284)로부터의 비디오 데이터(D1)의 비트 데이터는 물론, 데이터 P4 및 P5를 얻는다. 이후에, 전환부(284)는 고속 클럭 신호(CLK8)를 이용하여 일 화소 비트 데이터 및 데이터 P4 및 P5 모두를 직렬 형식 데이터로 변환하고, 이에 따라 데이터 P4 및 P5가 추가 데이터로서 화소 데이터 내에 매입된다.

지금까지는, 라인의 시작 및 프레임의 시작이 고체 촬상 장치의 외부에서 입력되고, 고체 촬상 장치의 신호들이 이들과 동기하여 출력된다. 그러나, 본 실시예의 구조에서는, 출력 데이터의 주파수가 높기 때문에, 이러한 동기화를 얻는 것이 어려워진다. 따라서, 고체 촬상 장치로부터 라인의 시작 및 프레임의 시작을 나타내는 데이터를 새롭게 출력하는 것이 바람직하다. 이때, 다른 단자가 제공된다면, 단자들의 수가 증가한다. 그러나, 상술한 바와 같이, 이 출력은 동일한 단자에서 출력되므로, 단자들의 수가 증가되지 않을 것이다.

또한, 또 다른 예에 있어서, 고체 촬상 장치(1)가 본 실시예에서와 같이 컬러 촬상에 대한 것일 경우에는, 예를 들어, 컬러 필터 구성은 짝수 컬럼과 홀수 컬럼에 따라 달라진다. 그러므로, 인식의 오류를 방지하기 위해서, 화소 신호가 대응하는 컬러 분리 필터(컬러 성분)를 나타내는 식별 정보의 할당이 고려된다. 또한, 이것은, 씬닝-아웃(thinning-out) 판독이 수행될 때, 얼마나 많은 화소들이 씬닝-아웃 동작을 스킵하는지를 나타내는 정보를 할당하는 데 사용될 수 있다. 이들 신호들은 고속 출력과 함께 증가하는 오류를 체크하는 역할을 한다. 따라서 고속 출력의 장애들은 단자들을 증가시키지 않고 제거될 수 있다.

하여튼, 주파수 증가와 함께, 라인들을 변경하고, 프레임들을 변경하거나, 컬러 필터들을 정렬하여 오류가 발생할 확률은 보다 커질 수 있다. 게다가, 오류가 발생하기만 하면, 오류는 다음 데이터에 전해져서, 비반전 화상이 재현될 수 없다. 그러므로, 이 결과가 엄청나기 때문에, 라인이나 프레임 또는 컬러 필터의 변경을 나타내는 데이터를 각 화소 데이터에 매입하는 것이 매우 효과적이다.

이것을 고려하여, 여기서는, 경계 데이터(P2)가 또한 출력된다. 그러나, 경계 데이터(P2)는 이용되지 않을 수 있다. 또한, 여기서는, 각 데이터가 고속 클럭 신호(CLK8)의 하강 에지와 동기된다. 그러나, 상승 에지와는 동기될 수도 있다. 또한, 이 예는 단일 출력 방법에 적용하는 경우에 대해 도시한다. 그러나, 비디오 데이터(D1) 및 스트로브 데이터(STB) 각각에 대해서, 제1 예 및 다른 구조 예들의 변형에서와 같이 비반전 및 반전 신호들 모두를 이용하는 구조를 변경함으로써 차동 출력을 처리할 수 있다.

이것을 고려하여, 본 발명에 따른 고체 촬상 장치는 하나의 칩으로 형성된 고체 촬상 장치일 수 있거나, 복수의 칩의 집합으로서 형성된 모듈러(modular) 타입 고체 촬상 장치일 수 있다. 예를 들어, 도 20에 도시된 바와 같이, 고체 촬상 장치가 복수의 칩의 집합으로서 형성되는 경우에, 이 장치는 화상을 픽업하기 위한 센서 칩, 디지털 신호 처리를 수행하기 위한 신호 처리 칩 등에 의해 개별적으로 형성될 수 있으며, 광학 시스템을 더 포함할 수 있다.

또한, 본 발명이 카메라에 적용되는 경우에, 전체 카메라의 소비 전력을 낮게 유지하고, 우수한 화상 품질을 얻을 수 있게 된다.

본 발명이 실시예들을 사용해서 상술되는 가운데, 본 발명의 기술 범위는 상술된 특정 실시예들에 기재된 범위에 제한되지 않는다. 본 발명의 취지 및 범위를 벗어나지 않고 상술된 실시예들에 다양한 변경 및 수정이 될 수 있고, 모든 그런 변경 및 수정들은 본 발명의 기술 범위 내에 있는 것으로 고려되어야 한다.

또한, 상술된 실시예들은 첨부된 청구항들에 기재된 본 발명을 제한하지 않는다. 또한, 실시예들에 기재된 특성들의 모든 조합들이 본 발명의 해결 수단에 반드시 요구되는 것은 아니다. 상술된 실시예들은 본 발명의 다양한 단계들을 포함하고, 다양한 발명들은 개시된 복수의 컴포넌트의 적절한 조합들로부터 생성될 수 있다. 일부 컴포넌트들이 실시예에 나타난 모든 콤포넌트들로부터 삭제되면, 효과가 얻어지는 한, 이 컴포넌트들이 없는 구조는 발명으로서 생성될 수 있다.

예를 들어, 상술된 실시예들에서, 고속 클럭 신호를 사용할 때, 잡음 및 불필요한 복사를 감소시키기 위해, 클럭 변환부(21)가 고속 데이터가 출력되는 촬상 장치의 일부(즉, 고속 클럭 신호를 사용하는 회로부)에 가장 가깝게 (앞의 예에서, 출력 회로(28)) 위치되는, 구조가 나타난다. 그러나, 예를 들어, 전력 소비에만 관심을 두어서, 클럭 변환부(21)는 잡음 및 불필요한 복사를 염두에 두지 않을 때 다른 장소에 위치될 수 있다. 예를 들어, 클럭 변환부(21)를 통신/타이밍 생성부(20)의 근처에 위치시키는 것은 가능하고, 또는 클럭 변환부(21)는 통신/타이밍 생성부(20)에 일체화되도록 설계될 수 있다.

또한, 출력 회로에서만 고속 클럭 신호를 사용하는 예로서, 전체 1 개 화소, 또는 1 개 화소 및 추가 데이터를 함께 직렬 형식 데이터로 변환시키는 예들이 보여진다. 그러나, 구조는 이것에 제한되지 않는다. 화소 데이터에 기초한 출력 데이터가 외부에 출력될 때, AD 변환된 디지털 데이터의 비트들의 수 보다 적은 단자들로부터 데이터를 출력하도록 한다. 예를 들어, 1 개 화소 데이터의 부분은, 예를 들어, s 번째 비트 및 (2s-1) 번째 비트의 2 개 비트들을 변환해서 직렬 형식 데이터로 변환될 수 있다. 이 경우, 출력 회로가 병렬 형식 데이터로 모든 비트들을 단순히 출력하는 경우 보다 적은 수의 단자들을 갖고 고속으로 동작하는 이득이 얻어질 수 있다.

출력 회로에서만 고속 클럭 신호를 사용한 예로서, 데이터를 직렬화하는 예가 기재된다. 그러나, 고속 클럭 신호의 사용은 데이터 직렬화에 제한되지 않는다. 예를 들어, 고속 클럭 신호는 복수 고속 계산 및 압축 처리를 요구하는 이동 추출을 위해 사용될 수 있다.

또한, 외부 주파수 전환 명령(P3)에 의해 고속 클럭 신호의 주파수들을 전환할 때, 클럭 변환부(21)가 복수의 고속 클럭 신호를 생성하면, 전환 명령이 각 주파수에 대해 통지될 수 있는 구조가 사용될 수 있다.

또한, 주소 제어에 의해 개별 단위 화소로부터 신호를 임의로 선택하고 판독할 수 있는 고체 촬상 장치의 한 예로서, 수광에 의해 신호 전하를 생성하는 화소 영역을 포함하는 CMOS 센서가 예로서 기재된다. 그러나, 신호 전하의 생성은 광에 제한되지 않고, 예를 들어, 적외선 광, 자외선 광, 또는 X-ray와 같은, 전자파들에 일반적으로 적용될 수 있다. 상술된 실시예들은, 전자파들을 수신하고, 그것들의 양에 따라 아나로그 신호들을 출력하는 다수 화소들의 배열을 갖는 화소 영역을 포함하는 촬상 장치에 적용될 수 있다.

본 발명은 전력 소모의 증가, 잡음 및 불필요한 복사 중 적어도 하나를 해결할 수 있고 고속의 출력을 달성할 수 있는 고체 촬상 장치를 제공한다.

Claims

고체 촬상 장치로서,

신호 전하를 생성하는 전하 생성부를 갖고, 상기 전하 생성부에 의해 생성된 상기 신호 전하에 대응하는 아날로그의 화소 신호를 출력하는 화소부와,

상기 화소부로부터 출력된 상기 화소 신호를 디지털 데이터인 화소 데이터로 변환하는 AD 변환부와,

상기 화소부를 구동하는 구동 펄스와 대응하는 기본이 되는 펄스인 기본 클럭보다 높은 주파수를 갖는 펄스인 고속 클럭을 생성하는 고속 클럭 생성부와,

상기 고속 클럭 생성부가 생성한 상기 고속 클럭에 기초하여, 상기 AD 변환부에 의해 디지털 데이터로 변환된 상기 화소 데이터에 기초하는 소정의 출력 데이터를 외부에 출력하는 데이터 출력부를 구비하고,

상기 데이터 출력부는, 상기 AD 변환부에 의해 디지털 데이터로 변환된 병렬 형식의 상기 화소 데이터를 상기 기본 클럭에 동기하여 수신하는 데이터 수신부와, 상기 데이터 수신부가 수신한 상기 병렬 형식의 화소 데이터에 대하여, 상기 고속 클럭 생성부가 생성한 상기 고속 클럭을 사용하여 소정의 처리를 실시하여 상기 병렬 형식의 화소 데이터의 클럭 주파수보다 높은 주파수를 갖는 데이터로 하여 출력하는 데이터 처리부를 갖고,

상기 고속 클럭 생성부는, 각각 다른 주파수를 갖는 복수의 상기 고속 클럭을 생성하고,

상기 데이터 처리부는, 상기 데이터 수신부가 수신한 상기 병렬 형식의 화소 데이터에 대하여, 상기 복수의 고속 클럭 중 낮은 쪽의 주파수의 상기 고속 클럭을 사용하여 소정의 디지털 신호 처리를 실시하여 병렬 형식으로 출력하는 제1 데이터 처리부와, 상기 제1 데이터 처리부로부터 출력된 병렬 형식의 데이터에 대하여, 상기 복수의 고속 클럭 중 높은 쪽의 주파수의 상기 고속 클럭을 사용하여 소정의 처리를 실시하여 상기 병렬 형식의 데이터의 클럭 주파수보다 높은 주파수를 갖는 영상 데이터로 하여 출력하는 제2 데이터 처리부를 갖고,

상기 출력 데이터는, 상기 고속 클럭에 대응하여 출력되는 상기 영상 데이터와 상기 기본 클럭에 대응하여 출력되는 경계 데이터를 포함하는 데이터 구성인, 고체 촬상 장치.
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제1항에 있어서, 상기 데이터 처리부는, 상기 데이터 수신부가 수신한 상기 병렬 형식의 화소 데이터를 상기 고속 클럭 생성부가 생성한 상기 고속 클럭을 사용하여 직렬 형식의 데이터로 변환하는 병렬-직렬 변환부를 갖는 것을 특징으로 하는 고체 촬상 장치.
제11항에 있어서,

상기 병렬-직렬 변환부는,

상기 병렬 형식의 데이터가 개별적으로 입력되는 복수의 입력 단자와, 상기 입력 단자에 입력된 각 데이터 중 어느 하나를 선택하여 출력하는 출력 단자와, 상기 고속 클럭 생성부가 생성한 상기 고속 클럭이 전환 명령으로서 입력되는 제어 단자를 포함하는 전환부를 갖고,

상기 고속 클럭 생성부가 생성한 상기 고속 클럭을 전환 명령으로서, 소정의 순서에 따라, 상기 입력 단자에 입력된 각 데이터 중 어느 하나를 선택하여 상기 출력 단자로부터 출력함으로써, 상기 직렬 형식의 데이터로 변환하는 것을 특징으로 하는 고체 촬상 장치.
제1항에 있어서, 상기 데이터 처리부는, 상기 데이터 수신부가 수신한 복수 화소에 관한, 상기 병렬 형식의 화소 데이터를, 상기 병렬 형식의 데이터의 비트마다, 상기 고속 클럭 생성부가 생성한 상기 고속 클럭을 사용하여, 상기 데이터 수신부가 수신한 복수 화소분에 대하여 직렬 형식의 데이터로 변환하는 병렬-직렬 변환부를 갖는 것을 특징으로 하는 고체 촬상 장치.
제1항에 있어서,

상기 고속 클럭 생성부는, 각각 다른 주파수를 갖는 복수의 상기 고속 클럭을 생성하고,

상기 데이터 처리부는, 상기 데이터 수신부가 수신한 복수 화소에 관한 상기 병렬 형식의 화소 데이터를, 상기 병렬 형식의 데이터의 비트마다, 상기 고속 클럭 생성부가 생성한 상기 복수의 고속 클럭 중 낮은 쪽의 주파수의 상기 고속 클럭을 사용하여, 상기 데이터 수신부가 수신한 복수 화소분에 대하여 직렬 형식의 데이터로 변환하는 제1 병렬-직렬 변환부와, 상기 제1 병렬-직렬 변환부로부터 출력된 상기 비트마다의 직렬 형식의 데이터를, 상기 고속 클럭 생성부가 생성한 상기 복수의 고속 클럭 중 높은 쪽의 주파수의 상기 고속 클럭을 사용하여, 상기 제1 병렬-직렬 변환부로부터 출력된 비트분에 대하여 직렬 형식의 데이터로 변환하는 제2 병렬-직렬 변환부를 갖는 것을 특징으로 하는 고체 촬상 장치.
제1항에 있어서,

상기 고속 클럭 생성부는, 각각 다른 주파수를 갖는 복수의 상기 고속 클럭을 생성하고,

상기 데이터 처리부는, 상기 데이터 수신부가 수신한 복수 화소에 관한 상기 병렬 형식의 화소 데이터를, 상기 화소마다, 상기 고속 클럭 생성부가 생성한 상기 복수의 고속 클럭 중 낮은 쪽의 주파수의 상기 고속 클럭을 사용하여, 상기 데이터 수신부가 수신한 복수 화소에 관한 상기 병렬 형식의 화소 데이터의 비트분에 대하여 직렬 형식의 데이터로 변환하는 제1 병렬-직렬 변환부와, 상기 제1 병렬-직렬 변환부로부터 출력된 상기 화소마다의 직렬 형식의 데이터를, 상기 고속 클럭 생성부가 생성한 상기 복수의 고속 클럭 중 높은 쪽의 주파수의 상기 고속 클럭을 사용하여, 상기 제1 병렬-직렬 변환부로부터 출력된 복수 화소분에 대하여 직렬 형식의 데이터로 변환하는 제2 병렬-직렬 변환부를 갖는 것을 특징으로 하는 고체 촬상 장치.
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제11항에 있어서, 상기 데이터 출력부는, 상기 병렬-직렬 변환부가 생성한 상기 직렬 형식으로 표현되는 n 비트의 출력 데이터를 외부에 출력하기 위한 1개의 데이터 출력 단자를 갖는 것을 특징으로 하는 고체 촬상 장치.
제11항에 있어서,

상기 데이터 출력부는, 상기 병렬-직렬 변환부가 생성한 상기 직렬 형식으로 표현되는 n 비트의 출력 데이터 사이에서 배타적 논리합을 취함으로써 클럭을 재현 가능한 스트로브 데이터를 생성하는 스트로브 데이터 생성부를 갖고,

상기 스트로브 데이터 생성부는, 상기 데이터 출력 단자와는 별도로, 상기 스트로브 데이터를 외부에 출력하기 위한 스트로브 출력 단자를 갖는 것을 특징으로 하는 고체 촬상 장치.
제13항에 있어서, 상기 데이터 출력부는, 상기 병렬-직렬 변환부가 상기 복수 화소분에 대하여 생성한 상기 직렬 형식의 데이터를, 화소마다 병렬 형식으로 표현되는 n 비트의 데이터로서 외부에 출력하기 위한 n개의 데이터 출력 단자를 갖는 것을 특징으로 하는 고체 촬상 장치.
제11항에 있어서,

상기 데이터 출력부는, 상기 병렬-직렬 변환부가 생성한 상기 직렬 형식으로 표현되는 n 비트의 출력 데이터와 동극성의 비반전 데이터 및 역극성의 반전 데이터로 이루어지는 차동 형식의 데이터로 변환하는 차동 변환부를 갖고,

상기 차동 변환부는, 상기 비반전 데이터 및 상기 반전 데이터를 각각 개별로 외부에 출력하기 위한 2개의 데이터 출력 단자를 갖는 것을 특징으로 하는 고체 촬상 장치.
제23항에 있어서,

상기 데이터 출력부는, 상기 고속 클럭 생성부가 생성한 상기 고속 클럭과 동극성의 비반전 고속 클럭 및 역극성의 반전 고속 클럭으로 이루어지는 차동 형식의 클럭으로 변환하여 외부에 출력하는 고속 클럭 출력부를 갖고,

고속 클럭 출력부는, 상기 2개의 데이터 출력 단자와는 별도로, 상기 비반전 고속 클럭 및 상기 반전 고속 클럭을 각각 개별로 외부에 출력하기 위한 2개의 클럭 출력 단자를 갖는 것을 특징으로 하는 고체 촬상 장치.
제23항에 있어서,

상기 데이터 출력부는, 상기 차동 변환부가 생성한 상기 비반전 데이터 및 상기 반전 데이터의 각각에 대해서, 대응하는 데이터 사이에서 배타적 논리합을 취함으로써 클럭을 재현 가능한 스트로브 데이터를 생성하는 스트로브 데이터 생성부를 갖고,

상기 스트로브 데이터 생성부는, 상기 2개의 데이터 출력 단자와는 별도로, 상기 비반전 데이터 및 상기 반전 데이터의 각각에 대해서, 대응하는 상기 스트로브 데이터를 외부에 출력하기 위한 스트로브 출력 단자를 갖는 것을 특징으로 하는 고체 촬상 장치.
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