JP2001238138A - 固体撮像素子のためのタイミングジェネレータ - Google Patents
固体撮像素子のためのタイミングジェネレータInfo
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
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- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】
【課題】 固体撮像素子の駆動に用いられるタイミング
パルスを生成するためのメモリ内蔵型タイミングジェネ
レータに格納すべきデータの量を低減する。 【解決手段】 各々垂直同期信号ＶＤ及び水平同期信号
ＨＤのパルスをトリガとしてカウント動作を実行するＶ
及びＨカウンタ３１，４１と、出力パルスの論理レベル
の繰り返しパターンを表す時系列データを格納しておく
ためのＲＯＭ５０と、Ｖ及びＨカウンタ３１，４１のカ
ウント値がいくつになった時に制御パルスの論理レベル
が遷移すべきかを表すエッジデータを格納しておくため
のＲＯＭ３３，４３と、Ｖ及びＨカウンタ３１，４１の
カウント値がエッジデータに一致した時点で制御パルス
の論理レベルを遷移させ、かつ時系列データに基づく出
力パルスと制御パルスとの論理演算の結果をタイミング
パルスとして出力するためのＶ及びＨコンパレータ３
２，４２並びに組み合わせ論理回路６０とを設ける。
パルスを生成するためのメモリ内蔵型タイミングジェネ
レータに格納すべきデータの量を低減する。 【解決手段】 各々垂直同期信号ＶＤ及び水平同期信号
ＨＤのパルスをトリガとしてカウント動作を実行するＶ
及びＨカウンタ３１，４１と、出力パルスの論理レベル
の繰り返しパターンを表す時系列データを格納しておく
ためのＲＯＭ５０と、Ｖ及びＨカウンタ３１，４１のカ
ウント値がいくつになった時に制御パルスの論理レベル
が遷移すべきかを表すエッジデータを格納しておくため
のＲＯＭ３３，４３と、Ｖ及びＨカウンタ３１，４１の
カウント値がエッジデータに一致した時点で制御パルス
の論理レベルを遷移させ、かつ時系列データに基づく出
力パルスと制御パルスとの論理演算の結果をタイミング
パルスとして出力するためのＶ及びＨコンパレータ３
２，４２並びに組み合わせ論理回路６０とを設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、固体撮像素子の駆
動に用いられるタイミングパルスを生成するためのタイ
ミングジェネレータに関するものである。
動に用いられるタイミングパルスを生成するためのタイ
ミングジェネレータに関するものである。
【０００２】
【従来の技術】ＣＣＤなどの固体撮像素子を用いたビデ
オカメラやディジタルスチルカメラが知られている。こ
れらのカメラの開発期間は短くなり、低価格化も進んで
いる。当然、それに使用される部品についても同様の要
望が多く、開発期間の短縮とローコスト化が必要となっ
ている。
オカメラやディジタルスチルカメラが知られている。こ
れらのカメラの開発期間は短くなり、低価格化も進んで
いる。当然、それに使用される部品についても同様の要
望が多く、開発期間の短縮とローコスト化が必要となっ
ている。
【０００３】タイミングジェネレータは、固体撮像素子
の駆動に用いられる多数のタイミングパルスを生成する
ための重要な部品である。
の駆動に用いられる多数のタイミングパルスを生成する
ための重要な部品である。
【０００４】特開昭６３−６１５６０号公報には、仕様
変更に簡単に対処することができるように、タイミング
パルスのパターンを表す時系列データを格納しておくた
めのメモリと、このメモリに読み出しアドレスを順次与
えるためのカウンタとを備えたタイミングジェネレータ
が開示されている。
変更に簡単に対処することができるように、タイミング
パルスのパターンを表す時系列データを格納しておくた
めのメモリと、このメモリに読み出しアドレスを順次与
えるためのカウンタとを備えたタイミングジェネレータ
が開示されている。
【０００５】特開平９−２０５５９１号公報には、メモ
リ容量の削減を目的として、水平方向に繰り返すタイミ
ングパルスと垂直方向に繰り返すタイミングパルスとを
各々別個のメモリから得るようにしたタイミングジェネ
レータが開示されている。
リ容量の削減を目的として、水平方向に繰り返すタイミ
ングパルスと垂直方向に繰り返すタイミングパルスとを
各々別個のメモリから得るようにしたタイミングジェネ
レータが開示されている。
【０００６】特開平１０−２５７３９８号公報には、タ
イミングパルスをマイクロコンピュータによりプログラ
マブルに設定できるように、立ち上がりパルスをデコー
ドするためのデコーダと、立ち下がりパルスをデコード
するためのデコーダとを備えたタイミングジェネレータ
が開示されている。
イミングパルスをマイクロコンピュータによりプログラ
マブルに設定できるように、立ち上がりパルスをデコー
ドするためのデコーダと、立ち下がりパルスをデコード
するためのデコーダとを備えたタイミングジェネレータ
が開示されている。
【０００７】
【発明が解決しようとする課題】固体撮像素子の駆動に
用いられるタイミングパルスは、その数が多く、かつそ
の波形が複雑である。したがって、上記従来のタイミン
グジェネレータのいずれでも、格納すべきデータ量が大
きく、かつデータ設定が煩雑であるという問題があっ
た。
用いられるタイミングパルスは、その数が多く、かつそ
の波形が複雑である。したがって、上記従来のタイミン
グジェネレータのいずれでも、格納すべきデータ量が大
きく、かつデータ設定が煩雑であるという問題があっ
た。
【０００８】本発明の目的は、固体撮像素子の駆動に用
いられるタイミングパルスを生成するためのメモリ内蔵
型タイミングジェネレータに格納すべきデータの量を低
減することにある。
いられるタイミングパルスを生成するためのメモリ内蔵
型タイミングジェネレータに格納すべきデータの量を低
減することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、例えば数種類相関をもって変化するタイ
ミングパルスについては、パルスの繰り返しパターンそ
のものを時系列データとしてもつ一方、個別に設定する
必要があるタイミングパルスについては、立ち上がり・
立ち下がりアドレスをエッジデータとしてもつこととし
たものである。
め、本発明は、例えば数種類相関をもって変化するタイ
ミングパルスについては、パルスの繰り返しパターンそ
のものを時系列データとしてもつ一方、個別に設定する
必要があるタイミングパルスについては、立ち上がり・
立ち下がりアドレスをエッジデータとしてもつこととし
たものである。
【００１０】具体的には、本発明は、固体撮像素子の駆
動に用いられるタイミングパルスを生成するためのタイ
ミングジェネレータにおいて、垂直同期信号の各パルス
をトリガとしてカウント動作を実行する第１のカウンタ
と、水平同期信号の各パルスをトリガとしてカウント動
作を実行する第２のカウンタと、出力パルスの論理レベ
ルの繰り返しパターンを表す時系列データを格納してお
くための時系列データメモリと、第１及び第２のカウン
タのカウント値がいくつになった時に制御パルスの論理
レベルが遷移すべきかを表すエッジデータを格納してお
くためのエッジデータメモリと、第１及び第２のカウン
タのカウント値が前記エッジデータに一致した時点で前
記制御パルスの論理レベルを遷移させ、かつ前記時系列
データに基づく出力パルスと前記制御パルスとの論理演
算の結果を前記タイミングパルスとして出力するための
手段とを備えた構成を採用したものである。
動に用いられるタイミングパルスを生成するためのタイ
ミングジェネレータにおいて、垂直同期信号の各パルス
をトリガとしてカウント動作を実行する第１のカウンタ
と、水平同期信号の各パルスをトリガとしてカウント動
作を実行する第２のカウンタと、出力パルスの論理レベ
ルの繰り返しパターンを表す時系列データを格納してお
くための時系列データメモリと、第１及び第２のカウン
タのカウント値がいくつになった時に制御パルスの論理
レベルが遷移すべきかを表すエッジデータを格納してお
くためのエッジデータメモリと、第１及び第２のカウン
タのカウント値が前記エッジデータに一致した時点で前
記制御パルスの論理レベルを遷移させ、かつ前記時系列
データに基づく出力パルスと前記制御パルスとの論理演
算の結果を前記タイミングパルスとして出力するための
手段とを備えた構成を採用したものである。
【００１１】
【発明の実施の形態】図１は、本発明に係るタイミング
ジェネレータを用いたＣＣＤカメラの概略構成例を示し
ている。図１において、１１は固体撮像素子（例えばＣ
ＣＤ）を、１２はＣＤＳ（相関二重サンプリング）やＡ
ＤＣ（アナログ・ディジタル変換）の処理を行う前処理
ＬＳＩを、１３は画素補間や輝度・色差処理などを行っ
て映像信号を出力するディジタル信号処理（ＤＳＰ）Ｌ
ＳＩを、１４は固体撮像素子１１の駆動に用いられるタ
イミングパルスＨ１，２、Ｖ１〜４及びＣＨ１，２を生
成するためのタイミングジェネレータ（ＴＧ）ＬＳＩ
を、１５はＶ１〜４及びＣＨ１，２から生成した駆動パ
ルスφＶ１〜４を固体撮像素子１１へ供給するためのク
ロックドライバ（ＤＲ）ＬＳＩをそれぞれ示す。タイミ
ングジェネレータ１４は、ディジタル信号処理ＬＳＩ１
３から水平同期信号ＨＤ、垂直同期信号ＶＤ及びクロッ
ク信号ＭＣＫの各パルスの供給を受け、上記タイミング
パルスＨ１，２、Ｖ１〜４及びＣＨ１，２を生成すると
ともに、信号処理パルスＰＲＯＣを前処理及びディジタ
ル信号処理の各ＬＳＩ１２，１３へ供給するものであ
る。ただし、水平及び垂直同期信号のパルスをタイミン
グジェネレータ１４が生成することもある。本実施例で
は固体撮像素子１１の駆動パルスのみについて述べてい
くが、本発明は、固体撮像素子１１の駆動に用いられる
タイミングパルス以外のパルスを生成する場合にも適用
可能である。
ジェネレータを用いたＣＣＤカメラの概略構成例を示し
ている。図１において、１１は固体撮像素子（例えばＣ
ＣＤ）を、１２はＣＤＳ（相関二重サンプリング）やＡ
ＤＣ（アナログ・ディジタル変換）の処理を行う前処理
ＬＳＩを、１３は画素補間や輝度・色差処理などを行っ
て映像信号を出力するディジタル信号処理（ＤＳＰ）Ｌ
ＳＩを、１４は固体撮像素子１１の駆動に用いられるタ
イミングパルスＨ１，２、Ｖ１〜４及びＣＨ１，２を生
成するためのタイミングジェネレータ（ＴＧ）ＬＳＩ
を、１５はＶ１〜４及びＣＨ１，２から生成した駆動パ
ルスφＶ１〜４を固体撮像素子１１へ供給するためのク
ロックドライバ（ＤＲ）ＬＳＩをそれぞれ示す。タイミ
ングジェネレータ１４は、ディジタル信号処理ＬＳＩ１
３から水平同期信号ＨＤ、垂直同期信号ＶＤ及びクロッ
ク信号ＭＣＫの各パルスの供給を受け、上記タイミング
パルスＨ１，２、Ｖ１〜４及びＣＨ１，２を生成すると
ともに、信号処理パルスＰＲＯＣを前処理及びディジタ
ル信号処理の各ＬＳＩ１２，１３へ供給するものであ
る。ただし、水平及び垂直同期信号のパルスをタイミン
グジェネレータ１４が生成することもある。本実施例で
は固体撮像素子１１の駆動パルスのみについて述べてい
くが、本発明は、固体撮像素子１１の駆動に用いられる
タイミングパルス以外のパルスを生成する場合にも適用
可能である。
【００１２】図２は、図１中の固体撮像素子１１のゲー
ト構成例を示している。図２において、２１はフォトダ
イオード（ＰＤ）を、２２は４相ゲートＧＶ１，ＧＶ
２，ＧＶ３，ＧＶ４からなる垂直転送部を、２３は２相
ゲートＧＨ１，ＧＨ２からなる水平転送部を、２４は電
荷検出部をそれぞれ示す。図２において、フォトダイオ
ード２１と垂直転送部２２とは簡略化して図示してある
が、実際の固体撮像素子１１では、フォトダイオード２
１と垂直転送部２２との組み合わせが水平画素数分だけ
並ぶ。垂直転送部２２のゲートは、水平転送部２３側か
らＧＶ３，ＧＶ２，ＧＶ１，ＧＶ４の順番の繰り返しで
配列されている。図１中の駆動パルスφＶ１〜４は、そ
れぞれ垂直転送部２２のゲートＧＶ１〜４に与えられ
る。また、図１中のタイミングパルスＨ１，２は、それ
ぞれ水平転送部２３のゲートＧＨ１，２に与えられる。
ト構成例を示している。図２において、２１はフォトダ
イオード（ＰＤ）を、２２は４相ゲートＧＶ１，ＧＶ
２，ＧＶ３，ＧＶ４からなる垂直転送部を、２３は２相
ゲートＧＨ１，ＧＨ２からなる水平転送部を、２４は電
荷検出部をそれぞれ示す。図２において、フォトダイオ
ード２１と垂直転送部２２とは簡略化して図示してある
が、実際の固体撮像素子１１では、フォトダイオード２
１と垂直転送部２２との組み合わせが水平画素数分だけ
並ぶ。垂直転送部２２のゲートは、水平転送部２３側か
らＧＶ３，ＧＶ２，ＧＶ１，ＧＶ４の順番の繰り返しで
配列されている。図１中の駆動パルスφＶ１〜４は、そ
れぞれ垂直転送部２２のゲートＧＶ１〜４に与えられ
る。また、図１中のタイミングパルスＨ１，２は、それ
ぞれ水平転送部２３のゲートＧＨ１，２に与えられる。
【００１３】図２の固体撮像素子１１の読み出し方法
は、次のとおりである。すなわち、垂直転送部２２のう
ちＧＶ１に高電圧（約１５Ｖ）の駆動パルスφＶ１を印
加することにより、フォトダイオード２１から垂直転送
部２２へ電荷を読み出し、垂直転送部２２のＧＶ１から
ＧＶ４までのゲートに駆動パルスφＶ１〜４を入力する
ことにより、その電荷を１水平走査期間に１回ずつフォ
トダイオード２１の１行分の電荷を同時に水平転送部２
３へ転送し、水平転送部２３にタイミングパルスＨ１，
２を印加して水平転送部２３の電荷を送り、電荷検出部
２４より信号を出力するのである。
は、次のとおりである。すなわち、垂直転送部２２のう
ちＧＶ１に高電圧（約１５Ｖ）の駆動パルスφＶ１を印
加することにより、フォトダイオード２１から垂直転送
部２２へ電荷を読み出し、垂直転送部２２のＧＶ１から
ＧＶ４までのゲートに駆動パルスφＶ１〜４を入力する
ことにより、その電荷を１水平走査期間に１回ずつフォ
トダイオード２１の１行分の電荷を同時に水平転送部２
３へ転送し、水平転送部２３にタイミングパルスＨ１，
２を印加して水平転送部２３の電荷を送り、電荷検出部
２４より信号を出力するのである。
【００１４】図３は、図１中のタイミングジェネレータ
１４の内部構成例を示している。図３のタイミングジェ
ネレータ１４は、分周器３０と、Ｖ及びＨカウンタ３
１，４１と、Ｖ及びＨコンパレータ３２，４２と、第１
及び第２のエッジデータＲＯＭ３３，４３と、時系列デ
ータＲＯＭ５０と、組み合わせ論理回路（ＭＩＸ）ブロ
ック６０とから構成されている。分周器３０は、クロッ
ク信号ＭＣＫを分周する。Ｖカウンタ３１は、垂直同期
信号パルス（ＶＤパルス）をトリガとしてカウント動作
を実行する。Ｈカウンタ４１は、水平同期信号パルス
（ＨＤパルス）をトリガとしてカウント動作を実行す
る。Ｖ及びＨコンパレータ３２，４２は、Ｖ及びＨカウ
ンタ３１，４１のカウント値が第１及び第２のエッジデ
ータＲＯＭ３３，４３の格納データと一致したか否かを
判定するためのコンパレータである。第１及び第２のエ
ッジデータＲＯＭ３３，４３は、Ｖ及びＨカウンタ３
１，４１のカウント値がいくつになった時に制御パルス
の論理レベルが遷移すべきかを表すデータを格納してお
くためのメモリである。時系列データＲＯＭ５０は、出
力パルスの論理レベルの繰り返しパターンを表すデータ
を格納しておくためのメモリであって、Ｈカウンタ４１
のカウント値を読み出しアドレスとして受け入れるもの
である。ＭＩＸブロック６０は、分周器３０と、Ｖ及び
Ｈコンパレータ３２，４２と、時系列データＲＯＭ５０
との各出力を論理演算することにより、Ｖ及びＨカウン
タ３１，４１のカウント値が所定のエッジデータに一致
した時点で制御パルスの論理レベルを遷移させ、かつ時
系列データＲＯＭ５０の格納データに基づく出力パルス
と制御パルスとの論理演算の結果をタイミングパルスと
して出力するものである。
１４の内部構成例を示している。図３のタイミングジェ
ネレータ１４は、分周器３０と、Ｖ及びＨカウンタ３
１，４１と、Ｖ及びＨコンパレータ３２，４２と、第１
及び第２のエッジデータＲＯＭ３３，４３と、時系列デ
ータＲＯＭ５０と、組み合わせ論理回路（ＭＩＸ）ブロ
ック６０とから構成されている。分周器３０は、クロッ
ク信号ＭＣＫを分周する。Ｖカウンタ３１は、垂直同期
信号パルス（ＶＤパルス）をトリガとしてカウント動作
を実行する。Ｈカウンタ４１は、水平同期信号パルス
（ＨＤパルス）をトリガとしてカウント動作を実行す
る。Ｖ及びＨコンパレータ３２，４２は、Ｖ及びＨカウ
ンタ３１，４１のカウント値が第１及び第２のエッジデ
ータＲＯＭ３３，４３の格納データと一致したか否かを
判定するためのコンパレータである。第１及び第２のエ
ッジデータＲＯＭ３３，４３は、Ｖ及びＨカウンタ３
１，４１のカウント値がいくつになった時に制御パルス
の論理レベルが遷移すべきかを表すデータを格納してお
くためのメモリである。時系列データＲＯＭ５０は、出
力パルスの論理レベルの繰り返しパターンを表すデータ
を格納しておくためのメモリであって、Ｈカウンタ４１
のカウント値を読み出しアドレスとして受け入れるもの
である。ＭＩＸブロック６０は、分周器３０と、Ｖ及び
Ｈコンパレータ３２，４２と、時系列データＲＯＭ５０
との各出力を論理演算することにより、Ｖ及びＨカウン
タ３１，４１のカウント値が所定のエッジデータに一致
した時点で制御パルスの論理レベルを遷移させ、かつ時
系列データＲＯＭ５０の格納データに基づく出力パルス
と制御パルスとの論理演算の結果をタイミングパルスと
して出力するものである。
【００１５】図４は、図１中の主要信号の波形例（ＶＤ
パルス付近）を示している。図４中のＶ１及びＣＨ１
は、タイミングジェネレータ１４から出力されるタイミ
ングパルスであって、クロックドライバ１５で３値化及
び電圧変換されて駆動パルスφＶ１となる。不図示のＶ
２〜４は、クロックドライバ１５で電圧変換されてφＶ
２〜４となる。
パルス付近）を示している。図４中のＶ１及びＣＨ１
は、タイミングジェネレータ１４から出力されるタイミ
ングパルスであって、クロックドライバ１５で３値化及
び電圧変換されて駆動パルスφＶ１となる。不図示のＶ
２〜４は、クロックドライバ１５で電圧変換されてφＶ
２〜４となる。
【００１６】図５は、図４のうちＨＤパルスの入力毎に
同じ出力をしている部分（走査線番号１９及び２０）の
拡大図を示している。図５のように、ＨＤパルスの入力
毎に繰り返し出力するパルスＶ１〜４は、時系列データ
ＲＯＭ５０を利用して生成される。
同じ出力をしている部分（走査線番号１９及び２０）の
拡大図を示している。図５のように、ＨＤパルスの入力
毎に繰り返し出力するパルスＶ１〜４は、時系列データ
ＲＯＭ５０を利用して生成される。
【００１７】図６は、図５中のタイミングＴ１〜５に対
応した時系列データＲＯＭ５０の格納データ（パルスＶ
１〜４の生成用）の例を示している。
応した時系列データＲＯＭ５０の格納データ（パルスＶ
１〜４の生成用）の例を示している。
【００１８】図７は、図４のうちフォトダイオード２１
から垂直転送部２２に電荷を読み出す部分（走査線番号
１７及び１８）の拡大図を示している。Ｖ３Gate及びＶ
１２４Gateは、ＭＩＸブロック６０の中で用いられる制
御パルスであって、第１及び第２のエッジデータＲＯＭ
３３，４３の格納データからＶ及びＨコンパレータ３
２，４２により生成される。そして、ＭＩＸブロック６
０は、Ｖ３Gateと時系列データＲＯＭ５０の出力である
Ｖ３とを論理演算（ＡＮＤ）することで、図７のＶ３を
つくる。Ｖ１，２についても、Ｖ１２４Gateと時系列デ
ータＲＯＭ５０の出力であるＶ１，２とを論理演算（Ａ
ＮＤ）することで、図７のＶ１，２をつくる。Ｖ４につ
いては、Ｖ１２４Gateの論理反転した信号と時系列デー
タＲＯＭ５０の出力であるＶ４とを論理演算（ＯＲ）す
ることで、図７のＶ４をつくる。
から垂直転送部２２に電荷を読み出す部分（走査線番号
１７及び１８）の拡大図を示している。Ｖ３Gate及びＶ
１２４Gateは、ＭＩＸブロック６０の中で用いられる制
御パルスであって、第１及び第２のエッジデータＲＯＭ
３３，４３の格納データからＶ及びＨコンパレータ３
２，４２により生成される。そして、ＭＩＸブロック６
０は、Ｖ３Gateと時系列データＲＯＭ５０の出力である
Ｖ３とを論理演算（ＡＮＤ）することで、図７のＶ３を
つくる。Ｖ１，２についても、Ｖ１２４Gateと時系列デ
ータＲＯＭ５０の出力であるＶ１，２とを論理演算（Ａ
ＮＤ）することで、図７のＶ１，２をつくる。Ｖ４につ
いては、Ｖ１２４Gateの論理反転した信号と時系列デー
タＲＯＭ５０の出力であるＶ４とを論理演算（ＯＲ）す
ることで、図７のＶ４をつくる。
【００１９】以上のとおり、図３の構成によれば、繰り
返しが多くかつ複雑なパルスについては、時系列データ
ＲＯＭ５０の格納データを活用し、繰り返しが少ないパ
ルスについては、第１及び第２のエッジデータＲＯＭ３
３，４３に格納された立ち上がり／立ち下がりデータを
活用することにより、メモリに格納すべきデータ量の増
大を避けることができる。
返しが多くかつ複雑なパルスについては、時系列データ
ＲＯＭ５０の格納データを活用し、繰り返しが少ないパ
ルスについては、第１及び第２のエッジデータＲＯＭ３
３，４３に格納された立ち上がり／立ち下がりデータを
活用することにより、メモリに格納すべきデータ量の増
大を避けることができる。
【００２０】なお、時系列データＲＯＭ５０の読み出し
タイミング（スタート位置、論理変化周期、クロック停
止位置など）を第１及び第２のエッジデータＲＯＭ３
３，４３で設定すれば、時系列データＲＯＭ５０のデー
タ量を飛躍的に減らすことができる。
タイミング（スタート位置、論理変化周期、クロック停
止位置など）を第１及び第２のエッジデータＲＯＭ３
３，４３で設定すれば、時系列データＲＯＭ５０のデー
タ量を飛躍的に減らすことができる。
【００２１】図８は、図３のタイミングジェネレータ１
４の変形例を示している。図８のタイミングジェネレー
タ１４は、外付けＲＯＭ７０とともにタイミングジェネ
レータシステムを構成するものであって、図３の構成に
セレクタの機能を有するブロック３４，４４，５１と、
ＳＰＣ（シリアル・パラレル変換）の機能を有するブロ
ック６５，６６とを付加してなるものである。外付けＲ
ＯＭ７０は、第１及び第２のエッジデータＲＯＭ３３，
４３に格納された第１のエッジデータに代わる第２のエ
ッジデータと、時系列データＲＯＭ５０に格納された第
１の時系列データに代わる第２の時系列データとを格納
しておくための、シリアルデータ出力のメモリである。
セレクタ３４，４４は第１及び第２のエッジデータのう
ちのいずれかを、セレクタ５１は第１及び第２の時系列
データのうちのいずれかをそれぞれ選択する。したがっ
て、Ｖ及びＨカウンタ３１，４１のカウント値が第１又
は第２のエッジデータに一致した時点で制御パルスの論
理レベルが遷移し、かつ第１又は第２の時系列データに
基づく出力パルスと制御パルスとの論理演算の結果がタ
イミングパルスとして出力されるようになっている。
４の変形例を示している。図８のタイミングジェネレー
タ１４は、外付けＲＯＭ７０とともにタイミングジェネ
レータシステムを構成するものであって、図３の構成に
セレクタの機能を有するブロック３４，４４，５１と、
ＳＰＣ（シリアル・パラレル変換）の機能を有するブロ
ック６５，６６とを付加してなるものである。外付けＲ
ＯＭ７０は、第１及び第２のエッジデータＲＯＭ３３，
４３に格納された第１のエッジデータに代わる第２のエ
ッジデータと、時系列データＲＯＭ５０に格納された第
１の時系列データに代わる第２の時系列データとを格納
しておくための、シリアルデータ出力のメモリである。
セレクタ３４，４４は第１及び第２のエッジデータのう
ちのいずれかを、セレクタ５１は第１及び第２の時系列
データのうちのいずれかをそれぞれ選択する。したがっ
て、Ｖ及びＨカウンタ３１，４１のカウント値が第１又
は第２のエッジデータに一致した時点で制御パルスの論
理レベルが遷移し、かつ第１又は第２の時系列データに
基づく出力パルスと制御パルスとの論理演算の結果がタ
イミングパルスとして出力されるようになっている。
【００２２】図８の構成によれば、タイミングジェネレ
ータ１４の完成後も、外付けＲＯＭ７０により固体撮像
素子１１の駆動タイミングを変更することが可能とな
る。特に、一部の修正や開発時間が短いときには有益で
ある。しかも、外付けＲＯＭ７０をシリアルデータ出力
のＲＯＭとすることで、タイミングジェネレータ１４の
端子数をあまり増やさずに実現可能である。
ータ１４の完成後も、外付けＲＯＭ７０により固体撮像
素子１１の駆動タイミングを変更することが可能とな
る。特に、一部の修正や開発時間が短いときには有益で
ある。しかも、外付けＲＯＭ７０をシリアルデータ出力
のＲＯＭとすることで、タイミングジェネレータ１４の
端子数をあまり増やさずに実現可能である。
【００２３】なお、外付けＲＯＭ７０の格納データをタ
イミングジェネレータ１４へ転送する場合、これを読み
出すためのアドレス線やクロック線、アドレスに応じた
データによる入出力バッファの論理変化に伴い電流が流
れる。これが、固体撮像素子１１から画素信号が出力さ
れるタイミングと同時に発生すると、Ｈ１，２や前処理
ＬＳＩ１２のためのパルスを通してノイズとなる。これ
を避けるために、タイミングジェネレータ１４と外付け
ＲＯＭ７０との間の信号伝送は、システムの電源投入
時、又は、固体撮像素子１１より有効な画素信号が出力
されない、水平・垂直同期信号直後のブランキング期間
などに実行される。
イミングジェネレータ１４へ転送する場合、これを読み
出すためのアドレス線やクロック線、アドレスに応じた
データによる入出力バッファの論理変化に伴い電流が流
れる。これが、固体撮像素子１１から画素信号が出力さ
れるタイミングと同時に発生すると、Ｈ１，２や前処理
ＬＳＩ１２のためのパルスを通してノイズとなる。これ
を避けるために、タイミングジェネレータ１４と外付け
ＲＯＭ７０との間の信号伝送は、システムの電源投入
時、又は、固体撮像素子１１より有効な画素信号が出力
されない、水平・垂直同期信号直後のブランキング期間
などに実行される。
【００２４】図９は、図３のタイミングジェネレータ１
４の他の変形例を示している。図９のタイミングジェネ
レータ１４は、外付けＲＯＭ７０及びパーソナルコンピ
ュータ（ＰＣ）１００とともにタイミングジェネレータ
システムを構成するものであって、分周器３０と、Ｖ及
びＨカウンタ３１，４１と、Ｖ及びＨコンパレータ３
２，４２と、エッジデータＲＯＭ８１と、アドレスカウ
ンタ９１と、時系列データＲＯＭ９２と、セレクタ＋Ｓ
ＰＣの機能を有するブロック８２，９３と、セレクタの
機能を有するブロック８３と、エッジデータＲＡＭ８４
と、時系列データＲＡＭ９４と、セレクタ＋ラッチの機
能を有するブロック９５と、ＭＩＸブロック６０と、遅
延調整ブロック９６とから構成されている。外付けＲＯ
Ｍ７０は、エッジデータＲＯＭ８１に格納された第１の
エッジデータに代わる第２のエッジデータと、時系列デ
ータＲＯＭ９２に格納された第１の時系列データに代わ
る第２の時系列データとを格納しておくための、シリア
ルデータ出力のメモリである。ＰＣ１００は、エッジデ
ータＲＯＭ８１に格納された第１のエッジデータに代わ
る第３のエッジデータと、時系列データＲＯＭ９２に格
納された第１の時系列データに代わる第３の時系列デー
タとを生成するための、シリアルデータ出力のコンピュ
ータであって、電圧変換ブロック１０１を介してタイミ
ングジェネレータ１４及び外付けＲＯＭ７０に接続され
ている。セレクタ８２，８３は第１〜第３のエッジデー
タのうちのいずれかを、セレクタ９３，９５は第１〜第
３の時系列データのうちのいずれかをそれぞれ選択す
る。したがって、Ｖ及びＨカウンタ３１，４１のカウン
ト値が第１〜第３のエッジデータのいずれかに一致した
時点で制御パルスの論理レベルが遷移し、かつ第１〜第
３の時系列データのいずれかに基づく出力パルスと制御
パルスとの論理演算の結果がタイミングパルスとして出
力されるようになっている。なお、エッジデータＲＡＭ
８４は第１〜第３のエッジデータのいずれかを格納する
ためのＲＡＭであり、時系列データＲＡＭ９４は第２又
は第３の時系列データを格納するためのＲＡＭである。
ラッチ９５は、第１〜第３の時系列データのいずれかを
格納するようになっている。
４の他の変形例を示している。図９のタイミングジェネ
レータ１４は、外付けＲＯＭ７０及びパーソナルコンピ
ュータ（ＰＣ）１００とともにタイミングジェネレータ
システムを構成するものであって、分周器３０と、Ｖ及
びＨカウンタ３１，４１と、Ｖ及びＨコンパレータ３
２，４２と、エッジデータＲＯＭ８１と、アドレスカウ
ンタ９１と、時系列データＲＯＭ９２と、セレクタ＋Ｓ
ＰＣの機能を有するブロック８２，９３と、セレクタの
機能を有するブロック８３と、エッジデータＲＡＭ８４
と、時系列データＲＡＭ９４と、セレクタ＋ラッチの機
能を有するブロック９５と、ＭＩＸブロック６０と、遅
延調整ブロック９６とから構成されている。外付けＲＯ
Ｍ７０は、エッジデータＲＯＭ８１に格納された第１の
エッジデータに代わる第２のエッジデータと、時系列デ
ータＲＯＭ９２に格納された第１の時系列データに代わ
る第２の時系列データとを格納しておくための、シリア
ルデータ出力のメモリである。ＰＣ１００は、エッジデ
ータＲＯＭ８１に格納された第１のエッジデータに代わ
る第３のエッジデータと、時系列データＲＯＭ９２に格
納された第１の時系列データに代わる第３の時系列デー
タとを生成するための、シリアルデータ出力のコンピュ
ータであって、電圧変換ブロック１０１を介してタイミ
ングジェネレータ１４及び外付けＲＯＭ７０に接続され
ている。セレクタ８２，８３は第１〜第３のエッジデー
タのうちのいずれかを、セレクタ９３，９５は第１〜第
３の時系列データのうちのいずれかをそれぞれ選択す
る。したがって、Ｖ及びＨカウンタ３１，４１のカウン
ト値が第１〜第３のエッジデータのいずれかに一致した
時点で制御パルスの論理レベルが遷移し、かつ第１〜第
３の時系列データのいずれかに基づく出力パルスと制御
パルスとの論理演算の結果がタイミングパルスとして出
力されるようになっている。なお、エッジデータＲＡＭ
８４は第１〜第３のエッジデータのいずれかを格納する
ためのＲＡＭであり、時系列データＲＡＭ９４は第２又
は第３の時系列データを格納するためのＲＡＭである。
ラッチ９５は、第１〜第３の時系列データのいずれかを
格納するようになっている。
【００２５】図９の構成によれば、タイミングジェネレ
ータ１４の完成後も、外付けＲＯＭ７０及びＰＣ１００
のいずれでも固体撮像素子１１の駆動タイミングを変更
することが可能となる。特に、一部の修正や開発時間が
短いときには有益である。ただし、外付けＲＯＭ７０を
省略してもよい。
ータ１４の完成後も、外付けＲＯＭ７０及びＰＣ１００
のいずれでも固体撮像素子１１の駆動タイミングを変更
することが可能となる。特に、一部の修正や開発時間が
短いときには有益である。ただし、外付けＲＯＭ７０を
省略してもよい。
【００２６】また、ＰＣ１００からタイミングジェネレ
ータ１４に所要のデータを設定することで、固体撮像素
子１１の駆動タイミング変更時に逐一ＲＯＭデータを介
して設定することがなくなるため、タイミングジェネレ
ータ１４の設計時間や手間を省くことが可能となる。し
かも、ＰＣ１００をシリアルデータ出力のコンピュータ
とすることで、タイミングジェネレータ１４の端子数を
あまり増やさずに実現可能である。
ータ１４に所要のデータを設定することで、固体撮像素
子１１の駆動タイミング変更時に逐一ＲＯＭデータを介
して設定することがなくなるため、タイミングジェネレ
ータ１４の設計時間や手間を省くことが可能となる。し
かも、ＰＣ１００をシリアルデータ出力のコンピュータ
とすることで、タイミングジェネレータ１４の端子数を
あまり増やさずに実現可能である。
【００２７】更に、外付けＲＯＭ７０やＰＣ１００から
タイミングジェネレータ１４への入力部分に、ＲＡＭや
ラッチなどのデータの書き換えが可能で、かつ読み出し
が速い記憶手段を用いることで、データのシリアル転送
を採用しているものの、一旦データをタイミングジェネ
レータ１４に転送してしまえば、その後はリアルタイム
での評価・検証が可能となる。
タイミングジェネレータ１４への入力部分に、ＲＡＭや
ラッチなどのデータの書き換えが可能で、かつ読み出し
が速い記憶手段を用いることで、データのシリアル転送
を採用しているものの、一旦データをタイミングジェネ
レータ１４に転送してしまえば、その後はリアルタイム
での評価・検証が可能となる。
【００２８】なお、タイミングジェネレータ１４とＰＣ
１００との間の信号伝送は、タイミングジェネレータ１
４と外付けＲＯＭ７０との間の信号伝送の場合と同様
に、ノイズ防止のために、システムの電源投入時、又
は、固体撮像素子１１より有効な画素信号が出力されな
い、水平・垂直同期信号直後のブランキング期間などに
実行される。
１００との間の信号伝送は、タイミングジェネレータ１
４と外付けＲＯＭ７０との間の信号伝送の場合と同様
に、ノイズ防止のために、システムの電源投入時、又
は、固体撮像素子１１より有効な画素信号が出力されな
い、水平・垂直同期信号直後のブランキング期間などに
実行される。
【００２９】さて、図９中のエッジデータＲＯＭ８１及
び時系列データＲＯＭ９２には、マスクＲＯＭを採用す
ることができる。マスクＲＯＭは、アルミやポリシリコ
ンなどの半導体の配線材料やその材料間を接続するコン
タクトと呼ばれるマスクを用いてＲＯＭデータの論理を
決定するものである。図９のシステムによれば、ＰＣ１
００を用いてタイミングジェネレータ１４の動作検証を
行い、その結果得られたＲＯＭデータマップ（「０」，
「１」で記述されている。）をＰＣ１００でマスクデー
タに自動変換し、このマスクデータを使ってエッジデー
タＲＯＭ８１及び時系列データＲＯＭ９２の書き込みデ
ータを決定することができる。このようにしてＲＯＭ格
納データが決定されたタイミングジェネレータ１４は、
ＰＣ１００から切り離された状態でも利用可能である。
これにより、人手を介さずにタイミングジェネレータ１
４のマスクを変更できるため、データ変換に時間がかか
らず、データの入力ミスがなくなる。したがって、タイ
ミングジェネレータ１４の設計時間・試作時間とも短縮
することが可能となる。
び時系列データＲＯＭ９２には、マスクＲＯＭを採用す
ることができる。マスクＲＯＭは、アルミやポリシリコ
ンなどの半導体の配線材料やその材料間を接続するコン
タクトと呼ばれるマスクを用いてＲＯＭデータの論理を
決定するものである。図９のシステムによれば、ＰＣ１
００を用いてタイミングジェネレータ１４の動作検証を
行い、その結果得られたＲＯＭデータマップ（「０」，
「１」で記述されている。）をＰＣ１００でマスクデー
タに自動変換し、このマスクデータを使ってエッジデー
タＲＯＭ８１及び時系列データＲＯＭ９２の書き込みデ
ータを決定することができる。このようにしてＲＯＭ格
納データが決定されたタイミングジェネレータ１４は、
ＰＣ１００から切り離された状態でも利用可能である。
これにより、人手を介さずにタイミングジェネレータ１
４のマスクを変更できるため、データ変換に時間がかか
らず、データの入力ミスがなくなる。したがって、タイ
ミングジェネレータ１４の設計時間・試作時間とも短縮
することが可能となる。
【００３０】
【発明の効果】以上説明してきたとおり、本発明によれ
ば、例えば数種類相関をもって変化するタイミングパル
スについては、パルスの繰り返しパターンそのものを時
系列データとしてもつ一方、個別に設定する必要がある
タイミングパルスについては、立ち上がり・立ち下がり
アドレスをエッジデータとしてもつこととしたので、タ
イミングジェネレータに格納すべきデータの量を低減す
ることができる。
ば、例えば数種類相関をもって変化するタイミングパル
スについては、パルスの繰り返しパターンそのものを時
系列データとしてもつ一方、個別に設定する必要がある
タイミングパルスについては、立ち上がり・立ち下がり
アドレスをエッジデータとしてもつこととしたので、タ
イミングジェネレータに格納すべきデータの量を低減す
ることができる。
【図１】本発明に係るタイミングジェネレータを用いた
ＣＣＤカメラの概略構成例を示すブロック図である。
ＣＣＤカメラの概略構成例を示すブロック図である。
【図２】図１中の固体撮像素子（ＣＣＤ）のゲート構成
例を示す概念図である。
例を示す概念図である。
【図３】図１中のタイミングジェネレータの内部構成例
を示すブロック図である。
を示すブロック図である。
【図４】図１中の主要信号の波形例を示すタイミングチ
ャート図である。
ャート図である。
【図５】図３のタイミングジェネレータの動作を説明す
るためのタイミングチャート図である。
るためのタイミングチャート図である。
【図６】図３中の時系列データＲＯＭの格納データの一
例を示す説明図である。
例を示す説明図である。
【図７】図３のタイミングジェネレータの他の動作を説
明するためのタイミングチャート図である。
明するためのタイミングチャート図である。
【図８】図３のタイミングジェネレータの変形例を示す
ブロック図である。
ブロック図である。
【図９】図３のタイミングジェネレータの他の変形例を
示すブロック図である。
示すブロック図である。
１１ 固体撮像素子（ＣＣＤ） １２ 前処理（ＣＤＳ／ＡＤＣ）ＬＳＩ １３ ディジタル信号処理（ＤＳＰ）ＬＳＩ １４ タイミングジェネレータ（ＴＧ）ＬＳＩ １５ クロックドライバ（ＤＲ）ＬＳＩ ２１ フォトダイオード（ＰＤ） ２２ 垂直転送部 ２３ 水平転送部 ２４ 電荷検出部 ３０ 分周器 ３１ Ｖカウンタ ３２ Ｖコンパレータ ３３ 第１のエッジデータＲＯＭ ４１ Ｈカウンタ ４２ Ｈコンパレータ ４３ 第２のエッジデータＲＯＭ ５０ 時系列データＲＯＭ ６０ 組み合わせ論理回路（ＭＩＸ）ブロック ７０ 外付けＲＯＭ ８１ エッジデータＲＯＭ ８４ エッジデータＲＡＭ ９２ 時系列データＲＯＭ ９４ 時系列データＲＡＭ １００ パーソナルコンピュータ（ＰＣ）
Claims (11)
- 【請求項１】 固体撮像素子の駆動に用いられるタイミ
ングパルスを生成するためのタイミングジェネレータで
あって、 垂直同期信号の各パルスをトリガとしてカウント動作を
実行する第１のカウンタと、 水平同期信号の各パルスをトリガとしてカウント動作を
実行する第２のカウンタと、 出力パルスの論理レベルの繰り返しパターンを表す時系
列データを格納しておくための時系列データメモリと、 前記第１及び第２のカウンタのカウント値がいくつにな
った時に制御パルスの論理レベルが遷移すべきかを表す
エッジデータを格納しておくためのエッジデータメモリ
と、 前記第１及び第２のカウンタのカウント値が前記エッジ
データに一致した時点で前記制御パルスの論理レベルを
遷移させ、かつ前記時系列データに基づく出力パルスと
前記制御パルスとの論理演算の結果を前記タイミングパ
ルスとして出力するための手段とを備えたことを特徴と
するタイミングジェネレータ。 - 【請求項２】 請求項１記載のタイミングジェネレータ
において、 前記時系列データメモリは、前記第２のカウンタのカウ
ント値を読み出しアドレスとして受け入れて、前記時系
列データに基づく出力パルスを供給する機能を有するこ
とを特徴とするタイミングジェネレータ。 - 【請求項３】 固体撮像素子の駆動に用いられるタイミ
ングパルスを生成するためのタイミングジェネレータ
と、該タイミングジェネレータに外付けされたメモリと
を有するタイミングジェネレータシステムであって、 前記タイミングジェネレータは、 垂直同期信号の各パルスをトリガとしてカウント動作を
実行する第１のカウンタと、 水平同期信号の各パルスをトリガとしてカウント動作を
実行する第２のカウンタと、 出力パルスの論理レベルの繰り返しパターンを表す第１
の時系列データを格納しておくための時系列データメモ
リと、 前記第１及び第２のカウンタのカウント値がいくつにな
った時に制御パルスの論理レベルが遷移すべきかを表す
第１のエッジデータを格納しておくためのエッジデータ
メモリとを備え、 前記外付けメモリは、前記第１の時系列データに代わる
第２の時系列データと、前記第１のエッジデータに代わ
る第２のエッジデータとを格納し、 前記タイミングジェネレータは、 前記第１及び第２の時系列データのうちのいずれかを選
択するための手段と、 前記第１及び第２のエッジデータのうちのいずれかを選
択するための手段と、 前記第１及び第２のカウンタのカウント値が前記選択さ
れたエッジデータに一致した時点で前記制御パルスの論
理レベルを遷移させ、かつ前記選択された時系列データ
に基づく出力パルスと前記制御パルスとの論理演算の結
果を前記タイミングパルスとして出力するための手段と
を更に備えたことを特徴とするタイミングジェネレータ
システム。 - 【請求項４】 請求項３記載のタイミングジェネレータ
システムにおいて、 前記外付けメモリは、シリアルデータ出力のＲＯＭであ
ることを特徴とするタイミングジェネレータシステム。 - 【請求項５】 請求項３記載のタイミングジェネレータ
システムにおいて、 前記タイミングジェネレータは、前記外付けメモリから
供給された第２の時系列データと第２のエッジデータと
を格納するための記憶手段を更に備えたことを特徴とす
るタイミングジェネレータシステム。 - 【請求項６】 請求項３記載のタイミングジェネレータ
システムにおいて、 前記タイミングジェネレータと前記外付けメモリとの間
の信号伝送は、前記システムの電源投入時、又は、前記
固体撮像素子より有効な画素信号が出力されていない時
にのみ実行されることを特徴とするタイミングジェネレ
ータシステム。 - 【請求項７】 固体撮像素子の駆動に用いられるタイミ
ングパルスを生成するためのタイミングジェネレータ
と、該タイミングジェネレータに接続されたコントロー
ラとを有するタイミングジェネレータシステムであっ
て、 前記タイミングジェネレータは、 垂直同期信号の各パルスをトリガとしてカウント動作を
実行する第１のカウンタと、 水平同期信号の各パルスをトリガとしてカウント動作を
実行する第２のカウンタと、 出力パルスの論理レベルの繰り返しパターンを表す第１
の時系列データを格納しておくための時系列データメモ
リと、 前記第１及び第２のカウンタのカウント値がいくつにな
った時に制御パルスの論理レベルが遷移すべきかを表す
第１のエッジデータを格納しておくためのエッジデータ
メモリとを備え、 前記コントローラは、前記第１の時系列データに代わる
第２の時系列データと、前記第１のエッジデータに代わ
る第２のエッジデータとを生成し、 前記タイミングジェネレータは、 前記第１及び第２の時系列データのうちのいずれかを選
択するための手段と、 前記第１及び第２のエッジデータのうちのいずれかを選
択するための手段と、 前記第１及び第２のカウンタのカウント値が前記選択さ
れたエッジデータに一致した時点で前記制御パルスの論
理レベルを遷移させ、かつ前記選択された時系列データ
に基づく出力パルスと前記制御パルスとの論理演算の結
果を前記タイミングパルスとして出力するための手段と
を更に備えたことを特徴とするタイミングジェネレータ
システム。 - 【請求項８】 請求項７記載のタイミングジェネレータ
システムにおいて、 前記コントローラは、シリアルデータ出力のコンピュー
タであることを特徴とするタイミングジェネレータシス
テム。 - 【請求項９】 請求項７記載のタイミングジェネレータ
システムにおいて、 前記タイミングジェネレータは、前記コントローラから
供給された第２の時系列データと第２のエッジデータと
を格納するための記憶手段を更に備えたことを特徴とす
るタイミングジェネレータシステム。 - 【請求項１０】 請求項７記載のタイミングジェネレー
タシステムにおいて、 前記タイミングジェネレータと前記コントローラとの間
の信号伝送は、前記システムの電源投入時、又は、前記
固体撮像素子より有効な画素信号が出力されていない時
にのみ実行されることを特徴とするタイミングジェネレ
ータシステム。 - 【請求項１１】 請求項７記載のタイミングジェネレー
タシステムにおいて、 前記タイミングジェネレータ中の時系列データメモリと
エッジデータメモリとは、前記コントローラを用いて前
記タイミングジェネレータで検証されたデータが書き込
まれたマスクＲＯＭであって、 前記タイミングジェネレータは、前記コントローラから
切り離された状態で利用可能であることを特徴とするタ
イミングジェネレータシステム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000042193A JP2001238138A (ja) | 2000-02-21 | 2000-02-21 | 固体撮像素子のためのタイミングジェネレータ |
| US09/788,504 US6873366B2 (en) | 2000-02-21 | 2001-02-21 | Timing generator for solid-state imaging device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000042193A JP2001238138A (ja) | 2000-02-21 | 2000-02-21 | 固体撮像素子のためのタイミングジェネレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001238138A true JP2001238138A (ja) | 2001-08-31 |
Family
ID=18565296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000042193A Pending JP2001238138A (ja) | 2000-02-21 | 2000-02-21 | 固体撮像素子のためのタイミングジェネレータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6873366B2 (ja) |
| JP (1) | JP2001238138A (ja) |
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| JP2008017088A (ja) * | 2006-07-05 | 2008-01-24 | Fujifilm Corp | 固体撮像素子駆動装置及びデジタルカメラ |
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| US7420606B2 (en) | 2003-07-16 | 2008-09-02 | Matsushita Electric Industrial Co., Ltd. | Timing generator, solid-state imaging device and camera system |
| JP2009232446A (ja) * | 2008-02-28 | 2009-10-08 | Canon Inc | 撮像装置、撮像システム、及び撮像装置の駆動方法 |
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| KR101190429B1 (ko) * | 2004-07-15 | 2012-10-11 | 소니 주식회사 | 타이밍 신호 생성 회로 및 그 회로를 갖는 촬영 장치 |
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| US20040017490A1 (en) * | 2002-07-25 | 2004-01-29 | Chih-Chung Lin | Image-capturing device controlled through internet and method for operating the same |
| KR100601460B1 (ko) * | 2003-06-23 | 2006-07-14 | 삼성전기주식회사 | 화상 센서와 영상 처리기 간의 인터페이스 장치 및 방법 |
| JP4457613B2 (ja) | 2003-09-04 | 2010-04-28 | ソニー株式会社 | 固体撮像装置 |
| JP4178401B2 (ja) * | 2003-10-15 | 2008-11-12 | ソニー株式会社 | タイミング信号発生装置 |
| JP2007013698A (ja) * | 2005-06-30 | 2007-01-18 | Sanyo Electric Co Ltd | 固体撮像素子の駆動装置 |
| JP4407621B2 (ja) * | 2005-11-14 | 2010-02-03 | ソニー株式会社 | 信号発生装置 |
| JP4806595B2 (ja) * | 2006-07-05 | 2011-11-02 | 富士フイルム株式会社 | 固体撮像素子駆動装置及びデジタルカメラ |
| JP2009044592A (ja) * | 2007-08-10 | 2009-02-26 | Fujifilm Corp | 固体撮像素子駆動装置及び撮像装置 |
| US20100283790A1 (en) * | 2009-05-11 | 2010-11-11 | Yin Jingjiang | Devices to process interlaced video over dsi |
| US8384813B2 (en) * | 2010-12-20 | 2013-02-26 | Omnivision Technologies, Inc. | Suspending column addressing in image sensors |
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| JPS6226920A (ja) * | 1985-07-29 | 1987-02-04 | Canon Inc | タイミング発生装置 |
| JPS6354876A (ja) * | 1986-08-26 | 1988-03-09 | Canon Inc | タイミング信号発生装置 |
| JPS6361560A (ja) | 1986-09-01 | 1988-03-17 | Fuji Photo Film Co Ltd | イメ−ジセンサ−の駆動回路 |
| US4907089A (en) * | 1988-01-14 | 1990-03-06 | Sony Corp. | Timing pulse generator |
| FR2631502A1 (fr) * | 1988-05-10 | 1989-11-17 | Thomson Video Equip | Circuit generateur et sequenceur de signaux logiques pour dispositif a transfert de charges |
| JPH02159989A (ja) * | 1988-12-09 | 1990-06-20 | Sharp Corp | タイミング信号発生回路 |
| JPH06261174A (ja) * | 1993-03-08 | 1994-09-16 | Ricoh Co Ltd | Ｃｃｄセンサ駆動信号用データ処理装置 |
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