JP4457613B2 - 固体撮像装置 - Google Patents

Description

本発明は、複数の単位画素が配列されてなり、アドレス制御により個々の単位画素からの信号を任意選択して読出可能な固体撮像装置に関する。

Ｘ−Ｙアドレス型固体撮像素子の一種である増幅型固体撮像素子（ＡＰＳ；Active Pixel Sensor ／ゲインセルともいわれる）は、画素そのものに増幅機能を持たせるために、ＭＯＳ構造などの能動素子（ＭＯＳトランジスタ）を用いて画素を構成している。すなわち、光電変換素子であるフォトダイオードに蓄積された信号電荷（光電子）を前記能動素子で増幅し、画像情報として読み出す。

この種のＸ−Ｙアドレス型固体撮像素子では、たとえば、画素トランジスタが２次元行列状に多数配列されて画素部が構成され、ライン（行）ごとあるいは画素ごとに入射光に対応する信号電荷の蓄積が開始され、その蓄積された信号電荷に基づく電流または電圧の信号がアドレス指定によって各画素から順に読み出される。

この種のＸ−Ｙアドレス型固体撮像素子では、たとえば、画素トランジスタが行列状に多数配列されており、ライン（行）ごとあるいは画素ごとに入射光に対応する信号電荷の蓄積が開始され、その蓄積された信号電荷に基づく電流または電圧の信号がアドレス指定によって各画素から順に読み出される（たとえば、特許文献１〜４を参照）。たとえば、画素数約３０万のＶＧＡフォーマットでは、出力レート１２ＭＨｚで、人間の目に滑らかな動画に見える、１秒当たり３０枚の画像を出力する。

特開平１１−２３９２９９号公報 特開２００１−０６９４０８号公報 特開２００１−２９８７４８号公報 特開２００３−０３１７８５号公報

一方、近年では、たとえば超多画素の撮像デバイスを使用して３０枚／秒の画像を出力することが考えられている。具体的事例では、３００万画素や３０００万画素の固体撮像装置から３０枚／秒の画像を出力する。また、超多画素でない場合でも、自動車の衝突実験や、野球の打者のボールインパクトの瞬間など、時間解像度が要求される場合には、１秒当たり１００枚〜１００００枚の画像を出力する必要がある。

ここで、低速データレートで前述の要求を満たす手法として、出力端子を増やし、何百個という出力端子を用意して、並列に出力することが考えられる。

しかしながらそれでは、出力端子の数が多くなるために、固体撮像装置の面積が大きくなる（コストがアップする）、次段のＩＣも入力端子が増えて大きくなる、実装が難しくなる、カメラの小型化が難しい、たくさんの出力信号の同期を取るのが難しい、同期の問題から高いクロックで出力するのが難しい、など様々な問題が生じ得る。

このような問題を改善する方法として、読出速度の高速化を図ることが考えられる。この場合、たとえば３００万画素や３０００万画素の固体撮像装置から３０枚／秒の画像を出力するには、それぞれ１２０ＭＨｚ、１．２ＧＨｚの動作になる。また、１秒当たり１００枚〜１００００枚の画像を出力するなどの時間解像度が要求される場合にも、読出速度の高速化が有効である。

しかしながら、単純に読出速度を高速化したのでは、消費電力の増加や、ノイズあるいは不要輻射の問題が起こり得る。

本発明は、上記事情に鑑みてなされたものであり、消費電力、ノイズ、不要輻射の少なくとも１つの問題を解消しつつ、出力の高速化を図ることのできる固体撮像装置を提供することを目的とする。

本発明に係る固体撮像装置は、信号電荷を生成する電荷生成部により生成された信号電荷に対応するアナログの画素信号を出力する画素部と、この画素部から出力された画素信号をデジタルデータである画素データに変換するＡＤ変換部と、画素部を駆動する駆動パルスと対応した基本となるパルスである基本クロックよりも高い周波数を持つパルスである高速クロックを生成する高速クロック生成部と、高速クロック生成部が生成した高速クロックを用いてＡＤ変換部により変換された画素データに基づく所定の出力データを外部に出力するデータ出力部とを備えるものとした。

ここで、データ出力部は、ＡＤ変換部によりデジタルデータに変換されたパラレル形式の画素データを基本クロックに同期して受け取るデータ受取部と、データ受取部が受け取ったパラレル形式の画素データに対して、高速クロック生成部が生成した高速クロックを用いて所定の処理を施してパラレル形式の画素データのクロック周波数よりも高い周波数を持つデータにして出力するデータ処理部とを有するものとする。

また、高速クロック生成部は、それぞれ異なる周波数を持つ複数の高速クロックを生成するものとする。

また、データ処理部は、データ受取部が受け取ったパラレル形式の画素データに対して、複数の高速クロックのうちの低い方の周波数の高速クロックを用いて所定のデジタル信号処理を施してパラレル形式で出力する第１のデータ処理部と、第１のデータ処理部から出力されたパラレル形式のデータに対して、複数の高速クロックのうちの高い方の周波数の高速クロックを用いて所定の処理を施してパラレル形式のデータのクロック周波数よりも高い周波数を持つデータにして出力する第２のデータ処理部とを有するものとする。ここで、出力データは、高速クロックに対応して出力される映像データと基本クロックに対応して出力される境界データとを含むデータ構成であるものとする。

本発明によれば、簡易な回路構成でパラシリ変換を実現することができる。加えて、出力データが映像データと境界データとを含むデータ構成であるものとすることで、シリアル形式の映像データを出力する場合に、周波数に関わらず正しい画像再生ができる。

以下、図面を参照して本発明の実施形態について詳細に説明する。なお、以下においては、Ｘ−Ｙアドレス型の固体撮像装置の一例であるＣＭＯＳ撮像素子に、本発明を適用した場合を例に説明する。また、ＣＭＯＳ撮像素子は、全ての画素がＮＭＯＳよりなるものであるとして説明する。

＜固体撮像装置の構成＞
図１は、本発明の一実施形態に係るＣＭＯＳ固体撮像装置の概略構成図である。また、図２は、クロック変換部と出力回路とのデバイス配置形態の一例を説明する図である。また、図３は、データ出力方式の一例を示すタイミングチャートである。

固体撮像装置１は、カラー画像を撮像し得る電子スチルカメラとして適用されるようになっており、たとえば、静止画撮像モード時には、全画素を順番に読み出すモードが設定されるようになっている。

固体撮像装置１は、入射光量に応じた信号を出力する受光素子（電荷生成部の一例）を含む複数個の画素が行および列に配列された（すなわち２次元マトリクス状の）画素部を有し、各画素からの信号出力が電圧信号であって、ＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理機能部やデジタル変換部などが列ごとに設けられたカラム型のものである。

すなわち、図１に示すように、固体撮像装置１は、複数の単位画素３が行および列に配列された画素部（撮像部）１０と、画素部１０の外側に設けられた駆動制御部７と、カラム処理部２６とを備えている。駆動制御部７としては、たとえば、水平走査回路１２と、垂直走査回路１４と、通信・タイミング生成部２０と、高速クロック生成部の一例であって、入力されたクロック周波数よりも高速のクロック周波数のパルスを生成するクロック変換部２１とを備えている。

図１では、簡単のため行および列の一部を省略して示しているが、現実には、各行や各列には、数十から数千の画素が配置される。また、駆動制御部７の他の構成要素として、水平走査回路１２、垂直走査回路１４、および通信・タイミング生成部２０が設けられている。これらの駆動制御部７の各要素は、画素部１０とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成され、半導体システムの一例である固体撮像素子（撮像デバイス）として構成される。

単位画素３は、垂直列選択のための、垂直制御線１５を介して垂直走査回路１４と、垂直信号線１９を介して、カラムＡＤ回路が列ごとに設けられているカラム処理部２６と、それぞれ接続されている。ここで、垂直制御線１５は垂直走査回路１４から画素に入る配線全般を示す。

水平走査回路１２や垂直走査回路１４は、後述のようにデコーダを含んで構成され、通信・タイミング生成部２０から与えられる駆動パルスに応答してシフト動作（走査）を開始するようになっている。このため、垂直制御線１５には、単位画素３を駆動するための種々のパルス信号（たとえば、リセットパルスＲＳＴ、転送パルスＴＲＦ、ＤＲＮ制御パルスＤＲＮなど）が含まれる。

通信・タイミング生成部２０は、図示しないが、各部の動作に必要なクロックや所定タイミングのパルス信号を供給するタイミングジェネレータＴＧ（読出アドレス制御装置の一例）の機能ブロックと、入力クロックや動作モードなどを指令するデータを受け取り、また固体撮像装置１の情報を含むデータを出力する通信インタフェースの機能ブロックとを備える。たとえば、水平アドレス信号を水平デコーダ１２ａへ、また垂直アドレス信号を垂直デコーダ１４ａへ出力し、各デコーダ１２ａ，１４ａは、それを受けて対応する行もしくは列を選択する。

また、本実施形態の通信・タイミング生成部２０では、端子５ａを介して入力される入力クロック（マスタークロック）CLK0と同じ周波数のクロックCLK1や、それを２分周したクロックやより分周した低速のクロックをデバイス内の各部、たとえば水平走査回路１２、垂直走査回路１４、カラム処理部２６、あるいは出力回路２８の前段側、すなわち出力端子５ｃに近い信号処理系統（出力近傍）以外に供給する。以下、２分周したクロックやそれ以下の周波数のクロック全般を纏めて、低速クロックCLK2という。

垂直走査回路１４は、画素部の行を選択し、その行に必要なパルスを供給するものである。たとえば、垂直方向の読出行を規定する（画素部１０の行を選択する）垂直デコーダ１４ａと、垂直デコーダ１４ａにて規定された読出アドレス上（行方向）の単位画素３に対する制御線にパルスを供給して駆動する垂直駆動回路１４ｂとを有する。なお、垂直デコーダ１４ａは、信号を読み出す行の他に、電子シャッタ用の行なども選択する。

水平走査回路１２は、低速クロックに同期してカラム処理部２６のカラムＡＤ回路を順番に選択し、その信号を水平信号線１８に導くものである。たとえば、水平方向の読出列を規定する（カラム処理部２６内の個々のカラム回路を選択する）水平デコーダ１２ａと、水平デコーダ１２ａにて規定された読出アドレスに従って、カラム処理部２６の各信号を水平信号線１８に導く水平駆動回路１２ｂとを有する。なお、水平信号線１８は、たとえばカラムＡＤ回路が取り扱うビット数ｎ（ｎは正の整数）分、たとえば１０（＝ｎ）ビットならば、そのビット数分に対応して１０本配置される。

＜クロック変換部＞
クロック変換部２１は、入力されたクロック周波数よりも高速のクロック周波数のパルスを生成する逓倍回路を内蔵している。このクロック変換部２１は、通信・タイミング生成部２０から低速クロックCLK2を受け取り、それを元にして２倍以上高い周波数のクロックを生成する。以下、低速クロックCLK2よりも２倍以上高い周波数のクロック全般を纏めて、高速クロックという。ここでは、特に参照子CLK3を付して、高速クロックCLK3という。クロック変換部２１は、通信・タイミング生成部２０から受け取った低速クロックCLK2と、自身で生成した高速クロックCLK3とを、データ出力部の一例である出力回路２８に供給する。

ここで、高速クロックCLK3としては、低速クロックCLK2に対して２倍以上高い周波数としたが、整数倍に限らず、整数倍以外でもよい。ただし、データのつながり易さの点から、整数倍とするのが好ましい。

この高速クロックCLK3の周波数は、外部との通信機能をなす通信・タイミング生成部２０を介して、外部からの指令によって変更指示ができるようにしておくとよい。この場合、その周波数切替指令Ｐ３は、たとえば静止画撮影モードや動作撮影モードあるいは加算読出モードなどの動作モードに応じて自動的に切り替えられるようにするとよい。たとえば、通信・タイミング生成部２０が、動作モードの指示をデバイス外部の中央制御部から受け付け、この動作モードに連動して周波数切替指令Ｐ３をクロック変換部２１に発することで、クロック変換部２１が生成する高速クロックCLK3の周波数を切り替えさせるようにするとよい。

あるいは、デバイス外部の中央制御部から発せられるクロック変換部２１に対しての周波数切替指令Ｐ３を動作モードとは独立に（事実上直接に）通知することで、この通知に応じて自動的に切り替えられるようにしてもよい。なおこの場合でも、本実施形態の構成では、外部との通信機能を通信・タイミング生成部２０内に設けているので、この通信・タイミング生成部２０を介して周波数切替指令Ｐ３をクロック変換部２１に通知する。ただし、このような構成に限らず、クロック変換部２１内に外部との通信機能を持たせることで、クロック変換部２１が外部と直接に通信し合う構成としてもよい。

なお、クロック変換部２１は、通信・タイミング生成部２０のＴＧブロック（図示せず）の中に設けてもよいが、クロック変換部２１とそこから出る高速クロックCLK3の配線はノイズの発生源となるので、それぞれ個別に設計したクロック変換部２１と出力回路２８とを隣接させてデバイスの出力側に置くようにするとよい。この場合、図２（Ａ）に示すように、各部の領域辺縁部を概ね矩形状に区画化しておくことで、両者を隙間なく隣接させるようにするのがよい。

また、クロック変換部２１と出力回路２８とを一体化させて１つのブロックとして出力側に置くようにデバイス設計すると一層望ましい。たとえば、図２（Ｂ）に示すように、各部は入り組んだ状態で、両者の領域辺縁部を確定できるようなものではなく、事実上両者を一体的に配置させることで、両者間で密接な信号間を最短距離で配線できる利点が得られる。

クロック変換部２１の逓倍回路としては、ｋ１を低速クロックCLK2の周波数の倍数としたときｋ１逓倍回路を設ければよく、周知の様々な回路を利用することができる。たとえば、特許公開２００３―８４３５号公報の従来技術や、特許３３６０６６７号公報の従来技術、段落６，７や図１０に記載のように、ＰＬＬ（Phase Lock Loop ；位相同期ループ）を用いたＰＬＬ周波数シンセサイザの回路技術を利用することができる。ＰＬＬの手法を利用すれば、高速クロックCLK3を低速クロックCLK2に位相ロックさせることができる。また、ＰＬＬを用いるものに限らず、たとえば特許３３６６２２３号公報の従来技術に記載の回路技術を利用することができる。

また“周波数逓倍回路の説明、［online］、［平成１５年６月２０日検索］、インターネット＜ＵＲＬ：http://www.nakaco.co.jp/technical/Freq%20multiplier.pdf ”に記載のように、バンドパスフィルタを使用し増幅を繰り返す形態の回路技術を利用してもよい。この方式を利用すれば、源発振としての低速クロックCLK2に基づいて、逓倍された高速クロックCLK3に亘る全て周波数をカバーすることができる。また、ＰＬＬ回路で逓倍する方式に比べてノイズが少なく、比較的純度の高い高速クロックを得ることができる。

このような構成の固体撮像装置１において、単位画素３から出力された画素信号は、垂直列ごとに、垂直信号線１９を介して、カラム処理部２６のカラムＡＤ回路に供給される。カラム処理部２６の各カラムＡＤ回路は、１列分の画素の信号を受けて、その信号を処理する。たとえば、通信・タイミング生成部２０から与えられるサンプルパルスＳＨＰとサンプルパルスＳＨＤといった２つのサンプルパルスに基づいて、垂直信号線１９を介して入力された電圧モードの画素信号に対して、画素リセット直後の信号レベル（ノイズレベル）と信号レベルとの差分をとる処理を行なう。これにより、固定パターンノイズ（ＦＰＮ；Fixed Pattern Noise ）やリセットノイズといわれるノイズ信号成分を取り除く。なお、カラム処理部２６の後段には、必要に応じて信号増幅機能を持つＡＧＣ(Auto Gain Control) 回路などをカラム処理部２６と同一の半導体領域に設けることも可能である。

また、各カラムＡＤ回路は、処理済みのアナログ信号を、たとえば低速クロックCLK2を用いて１０ビットのデジタルデータに変換するＡＤＣ(Analog Digital Converter)回路を持つ。ここでデジタル化された画素データは、水平走査回路１２からの水平選択信号により駆動される図示しない水平選択スイッチを介して水平信号線１８に伝達され、さらに出力回路２８に入力される。なお、１０ビットは一例であって、１０ビット未満（たとえば８ビット）や１０ビットを超えるビット数（たとえば１４ビット）など、その他のビット数としてもよい。

また、ここではＡＤ変換機能をカラム回路ごとに持たせて垂直列ごとにデジタルデータ化する構成としているが、このＡＤ変換機能は、カラム回路部分に限らず、その他の箇所に設けることもできる。たとえば、画素部の各画素に対して個々に設ける（多数設ける）構成としてもよいし、水平信号線１８までアナログで画素信号を出力して、その後にＡＤ変換を行ない出力回路２８に渡すような構成としてもよい。

何れの構成であっても、電荷生成部としての受光素子が行列状に配された画素部１０からは、行ごとに各垂直列について画素信号が順次出力される。そして、受光素子が行列状に配された画素部１０に対応する１枚分の画像すなわちフレーム画像が、画素部１０全体の画素信号の集合で示されることとなる。

＜出力回路の第１例＞
ここで、第１例の出力回路２８は、クロック変換部２１から供給される低速クロックCLK2や高速クロックCLK3あるいは通信・タイミング生成部２０からのクロックCLK1や他のパルス信号Ｐ１を用いて、水平信号線１８からの画素データＤ０をバッファリングして、映像（撮像）データＤ１として外部に出力する。なお、後述するように、たとえば黒レベル調整、列ばらつき補正、信号増幅、色関係処理、信号圧縮処理などを施した後に映像データＤ１として出力するようにしてもよい。

出力回路２８は、高速クロックCLK3に基づきデータ出力する場合、先ず低速クロックCLK2に同期してカラム処理部２６から画素データ（たとえば１０ビット）をパラレルデータとして取り込み、この後、図３（Ａ）に示すように、高速クロックCLK3の立上りエッジおよび立下りエッジの何れか一方のみ（図では立上りエッジ）に同期させてシリアル形式のデータに変換して出力する。パラレル形式のデータをシリアル形式のデータに変換（以下パリシリ変換）する回路構成としては、周知のパラシリ変換回路を利用することができる。また、後述するように、切替部２８４と同様の構成のものを利用することもできる。

ここで、高速クロックCLK3の周波数としては、低速クロックCLK2の１周期ごとにｎビット／パラレルで示される画素データＤ０がカラム処理部２６の各カラムＡＤ回路から出力され信号処理部２８２に取り込まれるものとすれば、これを同一期間内でシリアル形式のデータに変換するに足りるだけの周波数でなければならない。具体的には、少なくともビット数倍、すなわち低速クロックCLK2のｎ（本例ではｎ＝１０）倍以上であることを必要とする。無用に高くする必要はないので、ここでは、図３の各図に示すように、高速クロックCLK3の周波数は、低速クロックCLK2の周波数の１０倍であるものとする。

また、出力回路２８は、映像データＤ１を出力端子５ｃから外部に出力する機能だけでなく、クロック変換部２１が生成した高速クロックCLK3を、データ用の端子とは別端子から出力する高速クロック出力部の機能を持たせるとよい。たとえば、撮像データＤ０あるいは映像データＤ１のビットデータを立上りエッジに同期してシリアル形式のデータとして端子５ｃから順次出力し、またこのときに使用した高速クロックCLK3を端子５ｄから出力する。この際には、映像データＤ１との遅延を加味して高速クロックCLK3を出力する。遅延を加味するとは、シリアル形式の映像データＤ１の各ビットのデータ切替り位置と高速クロックCLK3の各エッジとが一定の関係を維持するように（たとえばほぼ同位置となるように）することを意味する。以下同様である。

このように、入力クロックCLK0として低周波数を使用して画素部１０やカラム処理部２６の動作を低速で動作させ、出力回路２８側のみを高速で動作させることで、高速動作させる回路部を最低限の範囲に留めることができ、消費電力の低減を図ることができる。また、入力クロックCLK0を供給する前段回路やＩＣ（集積回路）から固体撮像装置１までの接続が容易になる。

加えて、本実施形態では、高速クロックCLK3を必要とするパラシリ変換の機能を実行する出力回路２８の近傍にクロック変換部２１を配置し、出力回路２８の近傍にて高速クロックCLK3を生成するようにしているので、高速パルスのラインを引き回すことがなく、画素部１０やカラム処理部２６の動作に対してノイズの影響を与えないようにすることができる。また、高速パルスのラインを引き回すことがなく、高速パルスのラインを出力回路２８の近傍に留めることができるので、不要輻射の問題も抑えることができる。たとえば、不要輻射が映像データＤ１に飛び込みノイズとなることも低減される。

このような構成のＣＭＯＳセンサ型の固体撮像装置１に依れば、画素部やカラム回路を低周波数で動作させつつ、その後に出力部側で高速クロックを用いてパラシリ変換することで出力部には少ない端子で高速動作させることができる。これにより、装置全体としての消費電力の増加を抑え、ノイズを抑えることができる。また、撮像デバイスへの外部からのクロック入力が低周波数であるので、前段からＣＭＯＳセンサまでのロスを抑えることや不要輻射を抑えることもできる。これにより、小さくて安価で信頼性の高いカメラ（動画、静止画）を作ることができる。

たとえばＶＧＡ（約３０万画素）クラスの固体撮像素子で、入力クロック周波数は２４ＭＨｚ、出力回路２８以外は１２ＭＨｚまたは２４ＭＨｚ（低速クロック）で動作させ、出力回路２８のシングル出力端子５ｃから１２０ＭＨｚの高速クロックCLK3で、１０ビットの映像データＤ１をシリアルで、フレームレートを３０ｆｐｓ（ｆｒａｍｅ／ｓ）として出力することができる。

撮像デバイスの大部分は１２ＭＨｚで動いているので、出力レートが１２０ＭＨｚでも、殆ど消費電力に影響がない。一般に、固体撮像装置は、１ｍＶ以下のノイズを気にする非常に精密なアナログ回路であるとともに、特に画素は光を感じ、光電変換された電荷を画素内に一定期間保持し、その後出力する特性が、ＶＧＡクラスなら約３０万個、メガピクセルなら数百万個がそのオーダーで揃っていなければならない。この厳しさは、カラム処理部２６も同様であり、数は画素数に比べて数百〜数千と少ないが、同様である。

よって、画素部１０やカラム処理部２６は、できる限り周波数特性を下げてホワイトノイズを減らすとともに、できる限り低周波数で動作させて、パルスの遅延などの、場所によるむらを抑える必要がある。しかも、出力したい画像情報として、数十万〜数百万画素×１０ビットなどの画像を数十〜数千枚／秒で出力しなければならない。加えて、携帯電話やＰＤＡ（Personal Digital Assistant）などの小型機器に搭載するために、できるだけ小さく安く信頼性高く作りたく、そのために出力端子を少なくして、次段ＬＳＩまでの接続の負担を小さくしたいという要請がある。

ここで、固体撮像装置は出力モードの切替えや確認などのために外部と通信するが、このデータ量は出力データに対して十分少ない。このような固体撮像装置において、入力クロックとしては低い周波数で受けて、画素部１０やカラム処理部２６を低い周波数で動作させ、出力回路２８だけ高い周波数で動作させる本実施形態の構成が非常に有効である。

なお、映像データＤ１だけでなく、映像データＤ１との遅延を加味しつつ高速クロックCLK3もデータ出力端子（本例では５ｃ）とは異なる端子（本例では５ｄ）から出力することで、デバイス外部のデータ受信側では、高速クロックCLK3に同期して映像データＤ１を取り込むことができ、エラーを防止することができる。

このように、映像データＤ１とともに高速クロックCLK3を出力する場合、高速クロックCLK3のジッターに対するスペックが緩くなる。よってＰＬＬを小さく作ることができる。ただし、ジッターの影響を避けるために、高速クロックCLK3はアナログ信号を扱う部分、たとえば画素部１０やカラム処理部２６には使わないのが好ましい。

なお、通信の分野で用いられている技術のように、シリアル形式のデータにするとともにクロックをそのデータに埋め込む（たとえば同期信号として）データ形態を採ることで、事実上、映像データＤ１と高速クロックCLK3とを共通の端子から出力することもできる。こうすることで、インタフェース端子や配線を削減することができる。

また、高速クロックCLK3を出力することに加えて、図３（Ｂ）に示すように、映像データＤ１および高速クロックCLK3の各端子５ｃ，５ｄとは別端子５ｅから、１画素分の区切りを示す境界データＰ２を高速クロックCLK3よりも低周波数のデータとして出力するようにしてもよい。たとえば本例では、１０ビットの映像データＤ１の始まりまたは終わりを示す低速クロックCLK2と同じ周波数のクロックを境界データＰ２として出力してもよい。

これは、シリアル形式のデータにして出力すると、受信側で１画素分のデータの区切りを正しく認識できないと、当然のごとく正しい画像再生ができないからである。従来のような数１０ＭＨｚのデータレートであれば、ミスの生じる可能性は少ないが、高速になるほど煩雑になるので、ミスを生じないようにするには、識別情報があった方がよい。すなわち、周波数が低ければ、境界データＰ２を使用しなくとも、受信側の追従性がある程度確保できるのでシリアル形式のデータ中における１画素分を正しく認識でき得るが、周波数が高くなると、データ再生の不安定さなどから、１画素分の区切りをミスする可能性が高まる。加えて、一度ミスをすると、それが後続の画素データにまで引き継がれるので、影響は多大であるから、高速クロックCLK3よりも低周波数の境界データＰ２を使用する効果は高い。

なお、この境界データＰ２は、たとえば通信・タイミング生成部２０のＴＧブロックやクロック変換部２１、あるいは後述する信号処理部２８２など、何れで生成してもよい。また、図３（Ｂ）では、そのデューティ（＝ハイ期間／１周期）を５０％とし、事実上低速クロックCLK2と逆極性のデータとしているが、これに限らず、図３（Ｃ）に示すように、そのデューティを５０％以外に変えてもよい。

＜出力回路の第１例の変形＞
図４は、出力回路の第１の構成例の変形を示す回路ブロック図である。なおここでは、出力バッファの近傍のみを示す。また、図５は、この変形例におけるデータ出力方式を示すタイミングチャートである。この変形例は、ｎビット分のシリアル形式の出力データや高速クロックCLK3を、それぞれ差動で２個の出力端子から出力するように構成した点に特徴を有する。

このため、図５に示すように、出力回路２８の出力バッファ２８６は、パラシリ変換部としての機能をなす切替部２８４が生成したシリアル形式で現されるｎ（本例では１０）ビットの映像データＤ１に基づいて、この映像データＤ１と同極性の正転映像データＤ１Ｐおよび逆極性の反転映像データＤ１Ｎからなる差動形式のデータに変換する差動変換部の機能を備える。そして、この差動変換部の機能を持つ出力バッファ２８６は、正転映像データＤ１Ｐを外部に出力するための出力端子５ｃＰと、反転映像データＤ１Ｎを外部に出力するための出力端子５ｃＮとを有し、正転映像データＤ１Ｐと反転映像データＤ１Ｎの差動出力として、対応する２個の出力端子５ｃＰ，５ｃＮからそれぞれ個別に外部に出力する。

同様に、出力バッファ２８６とは別の出力バッファ２８８は、切替部２８４を経由して受け取った高速クロックCLK3と同極性の正転高速クロックCLK3P および逆極性の反転高速クロックCLK3N からなる差動形式のデータに変換する差動変換部の機能を備える。この出力バッファ２８８は、正転高速クロックCLK3P を外部に出力するための出力端子５ｄＰと、反転高速クロックCLK3N を外部に出力するための出力端子５ｄＮとを有する。そして、出力バッファ２８８は、切替部２８４を経由して入力された高速クロックCLK3を、高速クロックCLK3については映像データＤ１との遅延を加味して、また反転高速クロックCLK3N については反転映像データＤ１Ｎとの遅延を加味して、高速クロックCLK3と反転高速クロックCLK3N の差動出力として、対応する２個の出力端子５ｄＰ，５ｄＮからそれぞれ個別に外部に出力する。

このように、高速クロック周波数でデータ出力する場合、図３に示したように、高速クロックの立上りエッジおよび立下りエッジの何れか一方のみを使って出力する方式の他、図５に示すように、高速クロックCLK3の立上りおよび立下りの両エッジを使うことができる。こうすることで、実質的にさらに倍の周波数（倍の出力レート）で出力することができる。逆に、同じ出力レートとする場合、高速クロックCLK3の周波数を半減させることができる。

このように、差動出力のそれぞれについて、映像データＤ１Ｐ，Ｄ１Ｎとの遅延を加味しつつ、データ出力端子（本例では５ｃＰ，５ｃＮ）とは異なる端子（本例では５ｄＰ，５ｄＮ）から出力することで、デバイス外部のデータ受信側では、差動出力の何れについても、対応する高速クロックCLK3P ，CLK3N に同期して映像データＤ１Ｐ，Ｄ１Ｎを取り込むことができ、エラーを防止することができる。

＜出力回路の第２例＞
図６は、出力回路の第２の構成例を示す回路ブロック図である。また、図７は、第２例の出力回路の変形例を示す回路ブロック図である。ここで、図６は差動出力形式への適用、図７はシングル出力形式への適用を示す。また図８は、第２例の出力回路２８による不要輻射の改善効果を説明する図である。

図６に示す第２例の出力回路２８は、内部にデジタル信号処理部を取り込むようにしている点と、差動出力にしている点に特徴を有する。これに対して、図７に示す第２例の変形例は、内部にデジタル信号処理部を取り込むようにしている点で第２例と共通するが、第１例と同様に、シングル出力にしている点で第２例と異なる。以下具体的に説明する。

図６に示す第２例の出力回路２８は、水平信号線１８から入力される１０ビットのデジタルデータＤ０に対してデジタル信号処理を施す信号処理部２８２と、切替部２８４と、出力バッファ２８６，２８８とを有している。

信号処理部２８２には、通信・タイミング生成部２０のＴＧブロックから所定のデータが入力され、またクロック変換部２１から低速クロックCLK2が入力されている。また、切替部２８４には、クロック変換部２１から高速クロックCLK3が入力されている。

信号処理部２８２は、１０本の水平信号線１８から、低速クロックCLK2に同期して画素データＤ０をパラレルに取り込む。この点は、第１例の出力回路２８と同様である。信号処理部２８２は、取り込んだデータＤ０に対して、たとえば、同じく低速クロックCLK2を用いて、黒レベル調整、列ばらつき補正、信号増幅、色関係処理、あるいは信号圧縮処理などを施す。そして、処理済みの１０ビットのデータＤ１をビットごとに切替部２８４の異なる入力端子に入力する。

切替部２８４は、マルチプレクサ（多入力−１出力の切替スイッチ；詳細は図示を割愛する）を含んで構成されており、このマルチプレクサの複数の入力端子２８４ａのそれぞれには、信号処理部２８２からのパラレル形式のデータが個々に入力される。また、この複数の入力端子２８４ａに入力された各データの何れか１つが選択されて出力端子２８４ｂから出力される。マルチプレクサの制御端子２８４ｃにはクロック変換部２１からの高速クロックCLK3が切替指令として入力される。このような構成のマルチプレクサをパラシリ変換機能部として利用することで、簡易な回路構成でパラシリ変換を実現することができる。

このような構成の切替部２８４は、高速クロックCLK3を切替指令として用いて、それぞれ別端子から入力された１０ビットのデータ中から１ビットずつ所定の順序に従って選択して出力端子２８４ｂから出力することで、パラレルデータをシリアル形式のデータに変換（以下パラシリ変換ともいう）する。そして、パラシリ変換後の映像データＤ１を、データ用の出力バッファ２８６に導く。また、切替部２８４は、このパラシリ変換時に用いた高速クロックCLK3をクロック用の出力バッファ２８８に導く。

出力バッファ２８６，２８８は、第１例の変形例と同様に差動変換部の機能を備えている。たとえば出力バッファ２８６は、正転映像データＤ１Ｐと反転映像データＤ１Ｎの差動出力として、対応する２個の出力端子５ｃＰ，５ｃＮからそれぞれ個別に外部に出力する。同様に、出力バッファ２８８は、高速クロックCLK3については映像データＤ１との遅延を加味して、また反転高速クロックCLK3N については反転映像データＤ１Ｎとの遅延を加味して、高速クロックCLK3と反転高速クロックCLK3N の差動出力として、対応する２個の出力端子５ｄＰ，５ｄＮからそれぞれ個別に外部に出力する。

たとえば第１例と同様に、ＶＧＡ（約３０万画素）クラスの固体撮像素子で、入力クロック周波数は２４ＭＨｚ、出力回路２８以外は１２ＭＨｚまたは２４ＭＨｚ（低速クロック）で動作させると、出力回路２８の２つの差動出力端子５ｃＰ，５ｃＮから１２０ＭＨｚの高速クロックCLK3で、１０ビットの映像データＤ１を何れもシリアルで、フレームレートを３０ｆｐｓ（ｆｒａｍｅ／ｓ）として出力することができる。

なお、図７に示す第２例の変形例は、出力バッファ２８６，２８８をシングル出力としている点が異なるだけであるので、回路構成とその作用についての説明は割愛する。

図６に示す第２例の出力回路２８においても、第１例と同様に、出力回路２８へのデータ入力は低速クロックCLK2に同期して行なわれる一方、映像データＤ１の出力は高速クロックCLK3に同期して行なわれる。また、高速クロックも第１例と同様に、出力するようにしている。よって、シングル出力であるか差動出力であるのかの違いがあるが、第２例の出力回路２８においても、基本的には、上述した第１例と同様の効果を享受することができる。

また、図６に示す第２例の出力回路２８では、差動出力としたことに依る特有の効果を享受できる。すなわち、高速になるほどパルス波形に鈍りやリンギングなどの不正常な成分が発生し易くなり、何れか一方のみのシングル出力では、その影響を直接に被る。これに対して、差動出力とすることで、差動出力の両方を使って波形再生することが可能となるので、耐ノイズ性が改善する。この点は、データＤ１に限らず、高速クロックCLK3についても同様である。よって、差動出力形式を採用した第２例は、第１例の構成よりも、より高速の周波数に対応可能な構成となる。逆に言えば、中速の周波数であれば、シングル出力形式を採用した第１例の構成でも差し支えないと言える。

また、この第２例の構成では、電流モードで差動インタフェースを採る仕組み（ＬＶＤＳ；Low Voltage Differential Signaling）を利用することができる。こうすることで、耐ノイズ性や不要輻射の問題に対して有利になる。たとえば、第１例の構成や図７に示す第２例の変形例のようにシングル出力で電流モードのインタフェースを採ると、図８（Ａ）に示すように、送信側である出力回路２８と受信側である次段回路や次段ＩＣとの間で電流が行き来する（そのタイミングは同時でない）ので、そのたびに不要輻射の原因となる電磁界が発生し、周辺回路や固体撮像装置１の外部に影響を与える。

これに対して、第２例の構成のように正転データＰと反転データＮとを用いて差動出力で電流モードのインタフェースを採ると、図８（Ｂ）に示すように、送信側である出力回路２８と受信側である次段回路や次段ＩＣとの間で電流が行き来するものの、常にそのタイミングが同時であり、発生する電磁界の向きが互いに逆方向となる。よって、双方が発生した電磁界を打ち消し合うようになり、大局的には不要輻射の原因となる電磁界が発生しないものと考えてよい。なお、このような効果をより高めるには、差動の２つの出力線を近接して出力アンプ２８と外部回路との間のインタフェースを採るとよい。このためには、たとえばツイストペア線の形態を持つ接続線を利用するのがよい。

＜出力回路の第３例＞
図９は、出力回路の第３の構成例を示す回路ブロック図である。また、図１０は、第３例の出力回路の変形例を示す回路ブロック図である。ここで、図１０は差動出力形式への適用、図１１はシングル出力形式への適用を示す。また、図１１は、第３例とその変形例におけるデータ出力方式を示すタイミングチャートである。

ここで、図９に示す第３例の出力回路２８は、第２例と同様に、内部にデジタル信号処理部を取り込むとともに差動出力にしている点と、カラム処理部２６におけるｍ（ｍは２以上の正の整数）列分のｎ（ｎは正の整数）ビットのデータを同時に出力できるようにしている点に特徴を有する。これに対して、図１０に示す第３例の変形例は、内部にデジタル信号処理部を取り込むとともに差動出力にしている点と、カラム処理部２６におけるｍ列分のデータを同時に出力できるようにしている点で第３例と共通するが、第２例の変形例と同様にシングル出力にしている点で第３例と異なる。以下具体的に説明する。

ここでは、具体的な事例として、１０（＝ｎ）ビットのカラムＡＤ回路４（＝ｍ）列分のデータを同時に出力することができるように、水平信号線１８が４０本ある場合の例で示している。この場合、計４０ビットの画素データＤ０が信号処理部２８２にて信号処理され、１０ビットずつの４つのデータになって切替部２８４に入力される。

切替部２８４は、第２例と同様に、図示しないマルチプレクサを含んで構成されており、低速クロックCLK2に対してｍ倍の高速クロックCLK4を用いて第０〜第９ビットごとに、ｍ個分のデータをシリアル形式のデータに変換（以下パラシリ変換ともいう）する。

本例においては、出力回路２８の切替部２８４は、高速クロックCLK4に基づきデータ出力する場合、図１１に示すように、高速クロックCLK4の立上りエッジおよび立下りエッジの何れか一方のみ（図では立上りエッジ）に同期させて、各ビットについて４個分のデータをシリアル形式のデータに変換する。そして第０〜第９ビットごとに、このパラシリ変換後のデータＤ１を、それぞれ用の出力バッファ２８６-0〜２８６-9に導く。また、切替部２８４は、このパラシリ変換時に用いた高速クロックCLK4をクロック用の出力バッファ２８８に導く。

出力バッファ２８６-0〜２８６-9は、入力された各ビットの画素データＤ１に基づき、映像データＤ１と反転映像データＤ１Ｎの差動出力として、対応する２個の出力端子５ｃＰ，５ｃＮから出力する。同様に、出力バッファ２８６とは別の出力バッファ２８８は、入力された高速クロックCLK4に基づき、遅延を加味した高速クロックCLK4と反転高速クロックCLK4N の差動出力として、対応する２個の出力端子５ｄＰ，５ｄＮから出力する。

なお、図１０に示す第３例の変形例は、出力バッファ２８６-0〜２８６-9，２８８をシングル出力としている点が異なるだけであるので、回路構成とその作用についての説明は割愛する。

このように、ｍ個の垂直列分のデータすなわち複数画素に相当するデータを取り扱うように出力回路２８を構成した場合であっても、先ず複数画素に相当するデータを受け取る信号処理部２８２では低速クロックCLK2を使って複数画素分（前例では４画素分）を並列的に処理するようにし、信号処理部２８２から出力されるデータについて、切替部２８４にて低速クロックCLK2に対してｍ倍の周波数の高速クロックCLK4を用いて１画素に相当する信号ずつ順番に選択して高速に出力するものとすれば、出力データを高速化する部分であるパラシリ変換の機能部分を、データ出力の極近傍（前例では切替部２８４や出力バッファ２８６-0〜２８６-9，２８８）に配置することができる。よって、第３例およびその変形例とすることでも、第１例や第２例の構成と同様の効果を享受できる。

＜出力回路の第２例と第３例との組合せ＞
図１２および図１３は、上述した出力回路の第２と第３の構成例を組み合わせた構成を示す回路ブロック図である。何れの構成においても、シリアル形式のデータに変換するための機能部分として、切替部２８４ａ，２８４ｂを２段設けているが、図１２と図１３とでは、それぞれの役割が異なる。なお、図１２および図１３の何れも、第２や第３の構成例と同様に差動出力の構成を採っているが、第２や第３の構成例についての変形例と同様に、シングル出力としてもよい。以下具体的に説明する。

図１２の構成例では、第３の構成例と同様に、先ず切替部２８４ａにて高速クロックCLK4を用いて、ｍ列分のデータをビットごとにシリアル形式のデータに変換し、この後切替部２８４ｂにて高速クロックCLK5を用いて第２の構成例を適用し、このｎビットのパラレルデータをさらにシリアル形式のデータに変換する点に特徴を有する。切替部２８４ｂにてｎビットのパラレルデータをシリアル形式のデータに変換する際に使用する高速クロックCLK5は、高速クロックCLK4に対してｎ倍、つまり低速クロックCLK2に対してｍ×ｎ倍、本例では４×１０＝４０倍にする。

一方、図１３の構成例では、先ず第２の構成例を適用して、切替部２８４ａにて高速クロックCLK3を用いて、カラム処理部２６におけるｍ列分ごとに、ｎビットのパラレルデータをシリアル形式のデータに変換し、その後切替部２８４ｂにて高速クロックCLK6を用いて第３の構成例を適用し、ｍ列分のデータをさらにシリアル形式のデータに変換する点に特徴を有する。切替部２８４ｂにてｍ列分のデータをシリアル形式のデータに変換する際に使用する高速クロックCLK6は、高速クロックCLK3に対してｍ倍、つまり低速クロックCLK2に対してｎ×ｍ倍、本例では１０×４＝４０倍にする。

このような構成とすることで、ｍ個の垂直列分のデータを纏めて取り扱うように出力回路２８を構成した場合であっても、元々はパラレルであるデータをｍ個分全てについてシリアル形式のデータに変換して出力することで、第３およびその変形例の構成よりも、データ出力端子を削減することができる。また、出力データを高速化する部分であるパラシリ変換の機能部分を、データ出力の極近傍（前例では切替部２８４や出力バッファ２８６-0〜２８６-9，２８８）に配置することができる。こうすることで、第１例〜第３例あるいはその変形例の構成と同様の効果を享受できる。

＜出力回路の第４例＞
図１４は、出力回路２８の第４の構成例を示す回路ブロック図であり、（Ａ）は差動出力形式への適用、（Ｂ）はシングル出力形式への適用を示す。この第４例は、第２例の信号処理部２８２を若干変更しているものである。なお、第３例の信号処理部２８２に対しても、同様の変更を加えることができる。

ここで、第２例や第３例の信号処理部２８２では、低速クロックCLK2を用いてデジタル信号処理を行なうようにしていたが、この第４例の出力回路２８は、低速クロックCLK2よりも２倍以上周波数が高くまた高速クロックCLK3よりも半分以下の周波数のクロック（１つとは限らない、以下纏めて中速クロックCLK7ともいう）を用いて信号処理を行なうようにしている点が異なる。なおこの場合、信号処理部２８２は、図示するように、中速クロックCLK7だけでなく低速クロックCLK2を用いて所定の処理をする機能部分を備えていてもよい。なおこの中速クロックCLK7も、低速クロックCLK2に対して２倍以上の周波数を持つものであり、本願発明の高速クロックの一例である。

この中速クロックCLK7は、クロック変換部２１にて生成するのがよい。すなわち、クロック変換部２１は、低速クロックCLK2よりも高周波の、異なる複数の周波数のクロック（本例ではCLK3，CLK5）を生成するものとする。このように、１つのクロック変換部２１にて、低速クロックCLK2よりも周波数の高い複数の周波数クロックを生成する技術についても、１つの高速クロックCLK3を生成する場合と同様に周知の様々な回路による逓倍回路の仕組みを利用することができる。たとえば、ｋ１，ｋ２を低速クロックCLK2の周波数の倍数としたとき、ｋ１逓倍回路とｋ２逓倍回路とを設ければよい。ここでは、その具体的な仕組みについては説明を割愛する。

ここで、信号処理部２８２における低速クロックCLK2を用いた信号処理の内容としては、たとえばデジタルゲインコントロール、縦筋補正など、１画素の信号ごとに単純な加減乗除を行なうものがある。これに対して、中速クロックCLK7を用いた信号処理の内容としては、たとえば色関係処理、圧縮処理など、複数画素の信号を参照しながら多数の計算を必要とするものがある。

高速クロックCLK3で動作させるデジタル信号処理回路を撮像デバイス内に設けると、デバイスの消費電力は増える。一方、このようなデジタル信号処理回路を、デバイス内に設けない場合、デバイスの外部に同様の回路を設けることになる。この場合、カメラ装置全体としての消費電力は、デジタル信号処理回路をデバイス内に設けるのかデバイス外に設けるのかで、相違は殆ど生じない。むしろ、画素信号との結びつきが強いデバイス内で処理した方が処理効率がよい場合もある。この第２例はこのような要求に応え得るものである。

ただし、このような場合、高速クロックCLK3で動作させるデジタル信号処理回路を撮像デバイス内に設けるとよいのだが、同一チップ内のデジタル信号処理部の発熱が大きくなると、ここから近い画素の暗電流が増えてシェーディングになってしまうので、ここでは、高速クロックCLK3そのものまでではなく、その１／２以下の周波数の中速クロックCLK7を用いても不都合のない処理対象範囲について、撮像デバイス内の信号処理部２８２に取り込むこととする。

すなわち、この第４例の構成では、データが出力される最終回路部分（本例では出力バッファ２８６，２８８）以外の信号処理部２８２にても、低速クロックCLK2よりも高周波数のクロック（本例では中速クロックCLK7）を使用する。なおここでは、高速クロックCLK3よりも周波数が低い中速クロックCLK7までの範囲の使用に留めているが、上記各構成例で示した周波数範囲の高速クロックCLK3やこの高速クロックCLK3よりもさらに高い周波数のクロックを信号処理部２８２にて使用することを排除するものではない。

＜出力回路の第５例＞
図１５は、出力回路の第５の構成例を示す回路ブロック図である。なおここでは、差動出力方式についての出力バッファの近傍のみを示す。また図１６は、第５例に用いられるストローブデータ生成部の一構成例を示す回路ブロック図である。なおここでは、差動出力の一方についてのみを示す。また図１７は、第５例におけるデータ出力方式を示すタイミングチャートである。この第５例は、シリアル形式で現されるｎビットの出力データとの間で排他的論理和を取ることでクロックを再現可能なストローブデータＳＴＢを出力する点に特徴を有する。

このストローブデータＳＴＢは、高速クロックCLK3の代わりに使用するものとする。すなわち端子５ｄからストローブデータＳＴＢを出力するものとする。ここで、ストローブデータＳＴＢとは、映像データＤ１が反転しないタイミングで反転するデータ信号であるものとする。

ストローブデータＳＴＢは、出力バッファ２９０の手前の、信号処理部２８２かもしくは切替部２８４で生成する。これを出力バッファ２８６と同様の出力バッファ２９０を介して外部に出力する。たとえば、信号をシリアル化した後にストローブ信号生成部を設ける場合、一例として、図１６に示すような回路構成するとよい。

このストローブ信号生成部３００においては、パラシリ変換されたデータをＤフリップフロップ３１２にて高速クロックCLK3で１クロック遅延させて排他的論理和回路（ＮＸＯＲ）３１４で排他的論理和を取り、これをＴフリップフロップ３１６に入れることで、ストローブデータＳＴＢを生成することができる。

このとき、フリップフロップ３１２とＴフリップフロップ３１６（立下りエッジ同期）は利用する高速クロックCLK3のエッジを図のようにして誤動作を防止する。そのための半クロックの遅延を、シリアルデータをＤフリップフロップ３０６（立下りエッジ同期）に通して調整する。

そして、これらシリアルデータとストローブデータＳＴＢとを、それぞれ異なるエッジで動作するＤフリップフロップ３０８（立上りエッジ同期），３１８（立下りエッジ同期）を通すことで、両者の位相を合わせる。

それぞれのＤフリップフロップ３０８，３１８の正転端子Ｑから出力される各正転データＤ１Ｐ，ＳＴＢＰは出力バッファ２８６，２９０を介して正転端子５ｃＰ，５ｄＰから外部に出力され、またＤフリップフロップ３０８，３１８の反転端子ＱＮから出力される各反転データＤ１Ｎ，ＳＴＢＮは出力バッファ２８６，２９０を介して反転端子５ｃＮ，５ｄＮから外部に出力される。

図５から分かるように、普通に高速クロックCLK3を出力すると、高速クロックCLK3と映像データＤ１の両方が同時に反転するタイミングが生じ得る。両方が同時に反転する場合、デバイス出力に掛かる負荷が両方分となり、しかもそのタイミングは映像データＤ１次第であるから一定しない。

これに対してストローブデータＳＴＢを使用すれば、図１７から分かるように、映像データＤ１ＰとストローブデータＳＴＢＰの何れか一方、あるいは映像データＤ１ＮとストローブデータＳＴＢＮの何れか一方が、それぞれ反転するのみで、各クロックタイミングでのデバイス出力に掛かる負荷が片方分で済み、しかも一定である。また、ストローブデータＳＴＢと映像データＤ１の排他的論理和を取ることによって、出力回路２８の後段側に設けられる回路ブロックや次段ＩＣなどで高速クロックCLK3を再現することができる。

なお、ここでは差動出力方式への適用について示したが、映像データＤ１およびストローブデータＳＴＢのそれぞれについて、正転および反転の何れか一方のみを使用する構成に変形することで、第１例と同様に、シングル出力に対応することができる。

＜出力回路の第６例＞
図１８は、出力回路の第６の構成例を示す回路ブロック図である。なおここでは、シングル出力方式についての出力バッファの近傍のみを示す。また図１９は、第６例におけるデータ出力方式を示すタイミングチャートである。この第６例は、高速クロックの周波数を画素データを出力する分以上に確保し、その余裕で他の情報を出力するようにした点に特徴を有する。

たとえば、図３の各図に示したように、前述の各例では、信号処理部２８２が１０ビット／パラレルで示される画素データを取り込む低速クロックCLK2の１周期と同一期間内に、このパラレルデータをシリアル形式のデータに変換できるように、低速クロックCLK2に対してビット数倍の周波数を持つ高速クロックCLK3を使用していた。

これに対して、この第６例では、図１９に示すように、ビット数倍よりもさらに高周波数とすることで、先ず１画素分のデータをシリアル形式のデータで表すためのビット数（本例では１０ビット）分以上をデータ割当部分として確保する。本例では、低速クロックCLK2に対して１６倍の周波数の高速クロックCLK8を使用することで、１単位ごとに、全体として１６ビット分を確保する。そしてこのデータ割当部分の１単位ごとに、１画素のビット数分を除く余裕部分（以下付加データ部分という、本例では６ビット分ある）に、画素データ以外の所望のデータを割り当てる。つまり、実質的に、画素データごとに付加データを埋め込んでおく。

たとえば、高速クロックの周波数を高速クロックCLK3よりもさらに上げて、画素に由来する情報以外の情報を出力する。従来のような数１０ＭＨｚのデータレートであれば、ミスの生じる可能性は少ないが、高速になるほど煩雑になるので、ミスを生じないようにするには、識別情報があった方がよい。

出力バッファ２９２が出力する境界データＰ２については、映像データＤ１の１単位（本例では１６ビット分）ごとに割り当てる。そのデューティは図１９に示すように５０％とし事実上低速クロックCLK2と逆極性のデータとしてもよいし、図３（Ｃ）に示したと同様に、そのデューティを５０％以外に変えてもよい。

６ビット分確保した付加データ部分に割り当てる所望のデータとしては、たとえばシリアル出力方式では、行の始まりや終わりを示すデータ（すなわち行の切替りを示すデータ）Ｐ４や、フレームの始まりや終わりを示すデータ（すなわちフレームの切替りを示すデータ）Ｐ５などが考えられる。たとえば図１８に示すように、切替部２８４は、信号処理部２８２から映像データＤ１のビットデータだけでなく、データＰ４，Ｐ５も取得する。そして、切替部２８４は、１画素のビットデータとデータＰ４，Ｐ５とを纏めて、高速クロックCLK8を用いてシリアルデータに変換することで、画素データごとにデータＰ４，Ｐ５を付加データとして埋め込む。

従来は、行の始まりやフレームの始まりは固体撮像装置外部から入力され、それに同期して固体撮像装置の信号が出力されていたが、本実施形態の構成では、出力データの周波数が高速なので、これらの同期を取るのが困難である。よって、行の始まりやフレームの始まりを示すデータを改めて固体撮像装置から出力することが好ましい。このとき、別端子にすると端子を増やしてしまうが、このようにして同一端子で出力することができ端子を増やすこともない。

また、その他の例としては、本実施形態のように固体撮像装置１がカラー撮像用のものである場合には、たとえば色フィルタ配列は偶数列と奇数列で変わるので、その認識をミスらないように、その画素がどの色分離フィルタ（色成分）に対応するのかを示す識別情報を割り当てることが考えられる。また、間引き読出しを行なう際には、その間引き動作が何画素飛びであるのかや、加算の有無などを示す情報を割り当ててもよい。これらの信号は、高速出力の場合に可能性が高くなる読取りミスに対するエラーチェックの役割がある。このように高速化の障害を、端子を増やさずにエラーチェックをすることができる。

何れにしても、周波数が高くなると、データ再生の不安定さなどから、行の切替りやフレームの切替り、あるいは色フィルタの並び方などをミスする可能性が高まる。加えて、一度ミスをすると、それが後続のデータにまで引き継がれ、正常な画像を再生できないので、その影響は多大であるから、行やフレームの切替り、あるいは色フィルタを示すデータを画素データごとに埋め込んでおくことの効果は高い。

なお、ここでは、境界データＰ２も出力するようにしているが、この境界データＰ２を使用しなくてもよい。また、ここでは、各データは、高速クロックCLK8の立下りエッジに同期しているが、立上りエッジに同期した態様としてもよい。また、シングル出力方式への適用について示したが、映像データＤ１およびストローブデータＳＴＢのそれぞれについて、正転および反転の双方を使用する構成に変形することで、第１例の変形例やその他の構成例と同様に、差動出力に対応することができる。

以上、本発明を実施形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で上記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。

また、上記の実施形態は、クレーム（請求項）にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。

たとえば、上記実施形態では、高速クロックを使用する場合においても、ノイズや不要輻射を抑えることができるように、撮像デバイスから高速のデータが出力される部分（つまり高速クロックを使用する回路部分）の極近傍（前例では出力回路２８）にクロック変換部２１を配置する構成を示したが、たとえば消費電力だけに着目して、ノイズや不要輻射を考慮しなくてもよければ、このクロック変換部２１を配置する箇所はその他の箇所とすることもできる。たとえば、通信・タイミング生成部２０の近傍に配置することや、通信・タイミング生成部２０と一体化させて設計することも可能である。

また、高速クロックを出力側回路でのみで使用する事例として、１画素分の全体や１画素分と付加データとを纏めてシリアルデータ化する事例を示したが、これに限らず、画素データに基づく出力データを外部に出力する際に、ＡＤ変換されたデジタルデータのビット分よりも少ない端子で出力可能なように構成するものであればよい。たとえば、ｓビット目と２ｓ−１ビット目の２ビット分ずつシリアルデータ化するなど、１画素分の一部をシリアルデータ化するようにしてもよい。この場合でも、単純に全ビットをパラレルデータで出力する場合よりも、出力側回路を少ない端子で高速動作出力することができる利点が得られる。

また、高速クロックを出力側回路でのみで使用する事例として、シリアルデータ化する事例を示したが、高速クロックの利用形態としてはシリアルデータ化することに限らない。たとえば、高速多数の計算を必要とする動き抽出や圧縮処理に用いることができる。

また、外部からの周波数切替指令Ｐ３によって高速クロックの周波数を切り替える場合、クロック変換部２１が複数の高速クロックを生成する構成とする場合には、それぞれの周波数についての切替指示を通知可能な構成とすればよい。

また、アドレス制御により個々の単位画素からの信号を任意選択して読出可能な固体撮像装置の一例として、光を受光することで信号電荷を生成する画素部を備えたＣＭＯＳセンサを例に示したが、信号電荷の生成は、光に限らず、たとえば赤外線、紫外線、あるいはＸ線などの電磁波一般に適用可能であり、この電磁波を受けてその量に応じたアナログ信号を出力する画素が多数配列された画素部を備えた撮像装置に、上記実施形態で示した事項を適用可能である。

本発明の一実施形態に係るＣＭＯＳ固体撮像装置の概略構成図である。 クロック変換部と出力回路のデバイス配置形態の一例を説明する図である。 データ出力方式の一例を示すタイミングチャートである。 出力回路の第１の構成例の変形を示す回路ブロック図である。 第１例の変形例におけるデータ出力方式を示すタイミングチャートである。 出力回路の第２の構成例を示す回路ブロック図である。 第２例の出力回路の変形例を示す回路ブロック図である。 第２例の出力回路による不要輻射の改善効果を説明する図である。 出力回路の第３の構成例を示す回路ブロック図である。 第３例の出力回路の変形例を示す回路ブロック図である。 第３例とその変形例におけるデータ出力方式を示すタイミングチャートである。 第２と第３の出力回路の構成例を組み合わせた構成例を示す回路ブロック図である。 第２と第３の出力回路の構成例を組み合わせた他の構成例を示す回路ブロック図である。 出力回路の第４の構成例を示す回路ブロック図である。 出力回路の第５の構成例の変形を示す回路ブロック図である。 第５例に用いられるストローブ信号生成部の一構成例を示す回路ブロック図である。 第５例におけるデータ出力方式を示すタイミングチャートである。 出力回路の第６の構成例を示す回路ブロック図である。 第６例におけるデータ出力方式を示すタイミングチャートである。

符号の説明

１…固体撮像装置、３…単位画素、７…駆動制御部、１０…画素部、１２…水平走査回路、１４…垂直走査回路、１５…垂直制御線、１８…水平信号線、１９…垂直信号線、２０…通信・タイミング生成部、２１…クロック変換部２１、２６…カラム処理部、２８…出力回路、２８２…信号処理部、２８４…切替部、２８６，２８８，２９０，２９２…出力バッファ、３００…ストローブ信号生成部

Claims (12)

1. 信号電荷を生成する電荷生成部を有し、当該電荷生成部により生成された前記信号電荷に対応するアナログの画素信号を出力する画素部と、
   前記画素部から出力された前記画素信号をデジタルデータである画素データに変換するＡＤ変換部と、
   前記画素部を駆動する駆動パルスと対応した基本となるパルスである基本クロックよりも高い周波数を持つパルスである高速クロックを生成する高速クロック生成部と、
   前記高速クロック生成部が生成した前記高速クロックに基づいて、前記ＡＤ変換部によりデジタルデータに変換された前記画素データに基づく所定の出力データを外部に出力するデータ出力部と、
   を備え、
   前記データ出力部は、前記ＡＤ変換部によりデジタルデータに変換されたパラレル形式の前記画素データを前記基本クロックに同期して受け取るデータ受取部と、前記データ受取部が受け取った前記パラレル形式の画素データに対して、前記高速クロック生成部が生成した前記高速クロックを用いて所定の処理を施して前記パラレル形式の画素データのクロック周波数よりも高い周波数を持つデータにして出力するデータ処理部とを有し、
   前記高速クロック生成部は、それぞれ異なる周波数を持つ複数の前記高速クロックを生成し、
   前記データ処理部は、前記データ受取部が受け取った前記パラレル形式の画素データに対して、前記複数の高速クロックのうちの低い方の周波数の前記高速クロックを用いて所定のデジタル信号処理を施してパラレル形式で出力する第１のデータ処理部と、前記第１のデータ処理部から出力されたパラレル形式のデータに対して、前記複数の高速クロックのうちの高い方の周波数の前記高速クロックを用いて所定の処理を施して前記パラレル形式のデータのクロック周波数よりも高い周波数を持つ映像データにして出力する第２のデータ処理部とを有し、
   前記出力データは、前記高速クロックに対応して出力される前記映像データと前記基本クロックに対応して出力される境界データとを含むデータ構成である
   固体撮像装置。
2. 前記データ処理部は、前記データ受取部が受け取った前記パラレル形式の画素データを前記高速クロック生成部が生成した前記高速クロックを用いてシリアル形式のデータに変換するパラシリ変換部を有する
   ことを特徴とする請求項１に記載の固体撮像装置。
3. 前記パラシリ変換部は、
   前記パラレル形式のデータが個々に入力される複数の入力端子と当該入力端子に入力された各データの何れか１つを選択して出力する出力端子と、前記高速クロック生成部が生成した前記高速クロックが切替指令として入力される制御端子とを含む切替部を有し、
   前記高速クロック生成部が生成した前記高速クロックを切替指令として、所定の順序に従って、前記入力端子に入力された各データの何れか１つを選択して前記出力端子から出力することで、前記シリアル形式のデータに変換する
   ことを特徴とする請求項２に記載の固体撮像装置。
4. 前記データ処理部は、前記データ受取部が受け取った複数画素についての、前記パラレル形式の画素データを、当該パラレル形式のデータのビットごとに、前記高速クロック生成部が生成した前記高速クロックを用いて前記複数画素分についてシリアル形式のデータに変換するパラシリ変換部を有する
   ことを特徴とする請求項１に記載の固体撮像装置。
5. 前記高速クロック生成部は、それぞれ異なる周波数を持つ複数の前記高速クロックを生成し、
   前記データ処理部は、前記データ受取部が受け取った複数画素についての前記パラレル形式の画素データを、当該パラレル形式のデータのビットごとに、前記高速クロック生成部が生成した前記複数の高速クロックのうちの低い方の周波数の前記高速クロックを用いて、前記複数画素分についてシリアル形式のデータに変換する第１のパラシリ変換部と、前記第１のパラシリ変換部から出力された前記ビットごとのシリアル形式のデータを、前記高速クロック生成部が生成した前記複数の高速クロックのうちの高い方の周波数の前記高速クロックを用いて前記ビット分についてシリアル形式のデータに変換する第２のパラシリ変換部と
   を有することを特徴とする請求項１に記載の固体撮像装置。
6. 前記高速クロック生成部は、それぞれ異なる周波数を持つ複数の前記高速クロックを生成し、
   前記データ処理部は、前記データ受取部が受け取った複数画素についての前記パラレル形式の画素データを、前記画素ごとに、前記高速クロック生成部が生成した前記複数の高速クロックのうちの低い方の周波数の前記高速クロックを用いて、前記ビット分についてシリアル形式のデータに変換する第１のパラシリ変換部と、前記第１のパラシリ変換部から出力された前記画素ごとのシリアル形式のデータを、前記高速クロック生成部が生成した前記複数の高速クロックのうちの高い方の周波数の前記高速クロックを用いて前記複数画素分についてシリアル形式のデータに変換する第２のパラシリ変換部と
   を有することを特徴とする請求項１に記載の固体撮像装置。
7. 前記データ出力部は、前記パラシリ変換部が生成した前記シリアル形式で現されるｎビットの出力データを外部に出力するための１つのデータ出力端子を有する
   ことを特徴とする請求項２に記載の固体撮像装置。
8. 前記データ出力部は、前記パラシリ変換部が生成した前記シリアル形式で現されるｎビットの出力データとの間で排他的論理和を取ることでクロックを再現可能なストローブデータを生成するストローブデータ生成部を有し、
   当該ストローブデータ生成部は、前記データ出力端子とは別に、前記ストローブデータを外部に出力するためのストローブ出力端子を有する
   ことを特徴とする請求項２に記載の固体撮像装置。
9. 前記データ出力部は、前記パラシリ変換部が前記複数画素分について生成した前記シリアル形式のデータを、画素ごとにパラレル形式で現されるｎビットのデータとして外部に出力するためのｎ個のデータ出力端子を有する
   ことを特徴とする請求項４に記載の固体撮像装置。
10. 前記データ出力部は、前記パラシリ変換部が生成した前記シリアル形式で現されるｎビットの出力データと同極性の正転データおよび逆極性の反転データからなる差動形式のデータに変換する差動変換部を有し、
    当該差動変換部は、前記正転データおよび前記反転データをそれぞれ個別に外部に出力するための２つのデータ出力端子を有する
    ことを特徴とする請求項２に記載の固体撮像装置。
11. 前記データ出力部は、前記高速クロック生成部が生成した前記高速クロックと同極性の正転高速クロックおよび逆極性の反転高速クロックからなる差動形式のクロックに変換して外部に出力する高速クロック出力部を有し、
    高速クロック出力部は、前記２つのデータ出力端子とは別に、前記正転高速クロックおよび前記反転高速クロックをそれぞれ個別に外部に出力するための２つのクロック出力端子を有する
    ことを特徴とする請求項１０に記載の固体撮像装置。
12. 前記データ出力部は、前記差動変換部が生成した前記正転データおよび前記反転データのそれぞれについて、対応するデータとの間で排他的論理和を取ることでクロックを再現可能なストローブデータを生成するストローブデータ生成部を有し、
    当該ストローブデータ生成部は、前記２つのデータ出力端子とは別に、前記正転データおよび前記反転データのそれぞれについて、対応する前記ストローブデータを外部に出力するためのストローブ出力端子を有する
    ことを特徴とする請求項１０に記載の固体撮像装置。

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