TWI684363B - 圖像感測器、讀出控制方法、及電子機器 - Google Patents

圖像感測器、讀出控制方法、及電子機器 Download PDF

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TWI684363B
TWI684363B TW104143912A TW104143912A TWI684363B TW I684363 B TWI684363 B TW I684363B TW 104143912 A TW104143912 A TW 104143912A TW 104143912 A TW104143912 A TW 104143912A TW I684363 B TWI684363 B TW I684363B
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Abstract

本技術係關於一種能夠提高共有FD(浮動擴散部)之同色之複數個像素之信號之讀出速度的圖像感測器、讀出控制方法、及電子機器。
本技術之一個層面之圖像感測器係在重設FD後，將共有FD之複數個像素中之第1像素之電荷傳送至FD，且在將第1像素之電荷傳送至FD之後接著將第2像素之電荷傳送至FD。又，圖像感測器係根據第1頻率之時脈信號在連接於垂直信號線之AD變換部進行第1像素之信號位準之AD變換，且根據將第1頻率以特定之分頻比分頻而獲取之第2頻率之時脈信號在AD變換部進行第2像素之信號位準之AD變換。本技術可適用於CMOS圖像感測器。

Description

圖像感測器、讀出控制方法、及電子機器
本技術係關於一種圖像感測器，讀出控制方法、及電子機器，係關於一種能夠提高共有FD(浮動擴散部)之同色之複數個像素之信號之讀出速度的圖像感測器、讀出控制方法、及電子機器。
在CMOS(互補金屬氧化物半導體)圖像感測器中，作為像素加算之方式，有例如比較器電容加算方式、計數器加算方式。
比較器電容加算方式係在行ADC之比較器之輸入側並列地設置有複數個電容，並將來自複數個垂直信號線之信號在該等電容進行加算之方式。計數器方式係利用行ADC(AD轉換器)內之計數器電路進行數位加算之方式。
針對比較器電容加算方式在例如專利文獻1中有記載。專利文獻1所記載之圖像感測器係在各行設置有2條垂直信號線，利用比較器之輸入電容對2個像素份額之輸出進行加權加算。
又，針對計數器加算方式在例如專利文獻2中有記載。專利文獻2所記載之圖像感測器係藉由改變解析度或增益而分別進行AD變換，從而對2個像素份額之輸出進行數位加算。
[先行技術文獻] [專利文獻]
[專利文獻1]日本特開2012-253624號公報
[專利文獻2]日本特開2013-070240號公報
例如在專利文獻2所記載之技術中，為1次讀出加算對象之2個像素之信號，有必要使用2條垂直信號線。因此，即便與在1次讀出中使用1條垂直信號線、且不進行如南北(上下)同時讀出此加算之方式相比，亦無法提高圖框率。亦考量為提高圖框率而增加每1行之垂直信號線之條數，且進行南北同時讀出，但從電路面積或消耗電力之觀點而言並非有效。
本技術係鑒於如此般狀況而完成者，其係能夠提高共有FD之同色之複數個像素之信號的讀出速度者。
本技術之一個層面之圖像感測器具備：像素陣列部，其係於同一垂直信號線上連接有共有FD之同色之像素者；讀出控制部，其係在重設前述FD之後，以將共有前述FD之複數個像素中之第1像素的電荷傳送至前述FD、且在將前述第1像素之電荷傳送至前述FD之後接著將第2像素之電荷傳送至前述FD之方式，控制來自共有前述FD之像素之電荷之讀出者；及AD變換部，其係根據第1頻率之時脈信號進行前述第1像素之信號位準之AD變換、且根據將前述第1頻率以特定之分頻比分頻而獲取之第2頻率之時脈信號進行前述第2像素之信號位準之AD變換、並連接於前述垂直信號線者。
前述AD變換部在進行傳送來自前述第1像素之電荷之前，能夠根據前述第1頻率之時脈信號、且根據前述第2頻率之時脈信號而進行用於CDS之重設位準之AD變換。
在前述像素陣列部中，可設置鄰接於前述第1像素且呈與前述第1像素不同之特定之顏色的第3像素、及鄰接於前述第2像素且呈前述特定之顏色的第4像素。該情形下，共有前述FD之前述第3像素及前 述第4像素係連接於與前述第1像素及前述第2像素所連接之前述垂直信號線設置為同一行之其他的垂直信號線上。
前述讀出控制部在重設前述FD之後，能夠將前述第3像素之電荷傳送至前述FD、且在將前述第3像素之電荷傳送至前述FD之後接著將前述4之像素之電荷傳送至前述FD。該情形下，可進一步設置其他之AD變換部，其係根據前述第1頻率之時脈信號進行前述第3像素之信號位準之AD變換、且根據前述第2頻率之時脈信號進行前述第4像素之信號位準之AD變換，並連接於前述其他之垂直信號線者。
可將前述AD變換部與前述其他之AD變換部設置於分別夾隔前述像素陣列部之位置。
可在前述AD變換部之輸入側設置蓄積自前述第1像素與前述第2像素讀出、且與經由前述垂直信號線而提供之電氣信號相應之電荷的電容，及蓄積自其他行之前述第1像素與前述第2像素讀出、且與經由前述其他行之前述垂直信號線而提供之電氣信號相應之電荷的電容。該情形下，在前述AD變換部可介以複數個前述電容進行被輸入之信號的AD變換。
在本技術之一個層面中，在重設設置於在同一垂直信號線上連接有共有FD之同色之像素之像素陣列部的前述FD後，將共有前述FD之複數個像素中之第1像素的電荷傳送至前述FD、且在將前述第1像素之電荷傳送至前述FD之後接著將第2像素之電荷傳送至前述FD。又，可根據第1頻率之時脈信號在連接於前述垂直信號線之AD變換部進行前述第1像素之信號位準之AD變換、且根據將前述第1頻率以特定之分頻比分頻而獲取之第2頻率之時脈信號在前述AD變換部進行前述第2像素之信號位準之AD變換。
根據本技術，能夠提高共有FD之同色之複數個像素之信號的讀 出速度。
又，此處所記載之效果並非被限定者，只要係在本揭示中所記載之任一效果即可。
1‧‧‧光學系
2‧‧‧圖像感測器
3‧‧‧記憶體
4‧‧‧信號處理部
5‧‧‧輸出部
6‧‧‧控制部
11‧‧‧像素存取部
12‧‧‧行介面部
13‧‧‧信號處理部
21‧‧‧像素陣列部
22‧‧‧列掃描部
23N‧‧‧行處理部
23S‧‧‧行處理部
24N‧‧‧行掃描部
24S‧‧‧行掃描部
41‧‧‧像素
41(1，1)‧‧‧R像素/A像素
41(1，2)‧‧‧Gr像素
41(1，3)‧‧‧R像素
41(1，4)‧‧‧Gr像素
41(2，1)‧‧‧Gb像素
41(2，2)‧‧‧B像素
41(2，3)‧‧‧Gb像素
41(2，4)‧‧‧B像素
41(3，1)‧‧‧R像素/B像素
41(3，2)‧‧‧Gr像素
41(3，3)‧‧‧R像素
41(3，4)‧‧‧Gr像素
41(4，1)‧‧‧Gb像素
41(4，2)‧‧‧B像素
41(4，3)‧‧‧Gb像素
41(4，4)‧‧‧B像素
41(5，1)‧‧‧R像素
41(5，2)‧‧‧Gr像素
41(5，3)‧‧‧R像素
41(5，4)‧‧‧Gr像素
41(6，1)‧‧‧Gb像素
41(6，2)‧‧‧B像素
41(6，3)‧‧‧Gb像素
41(6，4)‧‧‧B像素
41(7，1)‧‧‧R像素
41(7，2)‧‧‧Gr像素
41(7，3)‧‧‧R像素
41(7，4)‧‧‧Gr像素
41(8，1)‧‧‧Gb像素
41(8，2)‧‧‧B像素
41(8，3)‧‧‧Gb像素
41(8，4)‧‧‧B像素
42-1‧‧‧列信號線
42-2‧‧‧列信號線
42-3‧‧‧列信號線
42-4‧‧‧列信號線
51N‧‧‧數位類比轉換器
51S‧‧‧數位類比轉換器
52N‧‧‧分頻控制部
52S‧‧‧分頻控制部
53-1N‧‧‧AD轉換器
53-1S‧‧‧AD轉換器
53-2N‧‧‧AD轉換器
53-2S‧‧‧AD轉換器
6111‧‧‧像素單元
6112‧‧‧像素單元
6113‧‧‧像素單元
6114‧‧‧像素單元
6121‧‧‧像素單元
6122‧‧‧像素單元
6123‧‧‧像素單元
6124‧‧‧像素單元
6131‧‧‧像素單元
6132‧‧‧像素單元
6133‧‧‧像素單元
6134‧‧‧像素單元
6141‧‧‧像素單元
6142‧‧‧像素單元
6143‧‧‧像素單元
6144‧‧‧像素單元
71-1‧‧‧電容
71-2‧‧‧電容
71-3‧‧‧電容
71-4‧‧‧電容
72‧‧‧比較器
73‧‧‧計數器
81-1A‧‧‧光電二極體
81-1B‧‧‧光電二極體
81-2A‧‧‧光電二極體
81-2B‧‧‧光電二極體
82-1A‧‧‧傳送電晶體
82-1B‧‧‧傳送電晶體
82-2A‧‧‧傳送電晶體
82-2B‧‧‧傳送電晶體
83A‧‧‧浮動擴散部共有電晶體
83B‧‧‧浮動擴散部共有電晶體
84A‧‧‧重設電晶體
84B‧‧‧重設電晶體
85A‧‧‧浮動擴散部共有電晶體
85B‧‧‧浮動擴散部共有電晶體
86A‧‧‧放大電晶體
86B‧‧‧放大電晶體
87A‧‧‧選擇電晶體
87B‧‧‧選擇電晶體
88A‧‧‧選擇電晶體
88B‧‧‧選擇電晶體
B‧‧‧像素
DAC‧‧‧數位類比轉換器
D1‧‧‧相
D2‧‧‧相
Da‧‧‧像素值
Db‧‧‧像素值
FD1‧‧‧浮動擴散部1
FD2‧‧‧浮動擴散部2
FDG‧‧‧浮動擴散部共有脈衝
FDL‧‧‧浮動擴散部共有脈衝
Gb‧‧‧像素
Gr‧‧‧像素
OFF‧‧‧關斷
ON‧‧‧導通
R‧‧‧像素
Ramp‧‧‧斜波信號
RST‧‧‧重設脈衝
SEL0‧‧‧選擇脈衝
SEL1‧‧‧選擇脈衝
t1~t29‧‧‧時刻
TRG0‧‧‧傳送脈衝
TRG1‧‧‧傳送脈衝
TR_A‧‧‧傳送脈衝
TR_B‧‧‧傳送脈衝
Vdd‧‧‧電源
VSL‧‧‧垂直信號線/電壓
VSL0‧‧‧垂直信號線
VSL1‧‧‧垂直信號線
P‧‧‧相
P1‧‧‧相
P2‧‧‧相
圖1係顯示適用本技術之數位相機之構成例的方塊圖。
圖2係顯示圖1之圖像感測器2之構成例的方塊圖。
圖3係概念地顯示圖2之像素存取部11之構成的圖。
圖4係將像素陣列部21擴大顯示的圖。
圖5係將行處理部23N擴大顯示的圖。
圖6係將行處理部23S擴大顯示的圖。
圖7係顯示2個像素單元61之構成例的電路圖。
圖8係說明電氣信號之流動的圖。
圖9係顯示圖8之讀出動作之時序圖的圖。
圖10係顯示在不進行垂直方向之加權加算之讀出動作中電氣信號之流動的圖。
圖11係顯示圖10之讀出動作之時序圖的圖。
圖12係顯示ADC之其他構成例的圖。
圖13係顯示電子機器之使用例的圖。
針對用於實施本技術之形態說明如下。說明係依以下述順序進行。
1.數位相機之構成
2.圖像感測器2之構成例
3.像素存取部11之構成例
4.像素單元之電路構成例
5.像素單元之讀出動作
6.其他之讀出動作
7.效果
8.變化例
<1.數位相機之構成>
圖1顯示應用本技術之數位相機之構成例的方塊圖。
圖1之數位相機具有光學系1、圖像感測器2、記憶體3、信號處理部4、輸出部5、及控制部6。
光學系1具有例如變焦透鏡、對焦透鏡、光圈等。光學系1係使來自外部之光入射至圖像感測器2。
圖像感測器2係CMOS(互補金屬氧化物半導體)圖像感測器。圖像感測器2係將來自光學系1之入射光進行光電變換而輸出圖像資料。
記憶體3係暫時地記憶圖像感測器2所輸出之圖像資料。
信號處理部4係以記憶於記憶體3之圖像資料作為對象進行雜訊之去除、白平衡之調整等之信號處理。信號處理部4將進行信號處理而獲取之圖像資料輸出至輸出部5。
輸出部5係輸出來自信號處理部4之圖像資料。例如，輸出部5具有LCD等之顯示器，而顯示與來自信號處理部4之圖像資料相對應的圖像。又，輸出部5具有驅動半導體記憶體等之記錄媒體之驅動器，而將來自信號處理部4之圖像資料記錄於記錄媒體。
控制部6係根據使用者之操作等而控制構成數位相機之各區塊。且，圖1之數位相機可拍攝靜畫及動畫之任一者之圖像。
<2.圖像感測器2之構成例>
圖2顯示圖1之圖像感測器2之構成例的方塊圖。
圖像感測器2具有像素存取部11、行I/F(介面)部12、及信號處理部13。
像素存取部11具有像素陣列部21、列掃描部22、行處理部23N及 23S、及行掃描部24N及24S。圖像感測器2可南北同時存取之圖像感測器。
像素存取部11之像素陣列部21係將利用光電變換輸出電氣信號之複數個像素二維地規則排列而構成。像素陣列部21根據自列掃描部22提供之控制信號，自構成像素陣列部21之像素讀出電氣信號並提供至行處理部23N及23S。
列掃描部22進行用於自像素陣列部21之像素讀出電氣信號之控制。
行處理部23N係根據自行掃描部24N提供之控制信號，進行自像素陣列部21提供之電氣信號(電壓)之AD變換等之處理。行處理部23N將進行AD變換等之處理而獲取之數位信號作為像素值輸出至行I/F部12。
行掃描部24N係控制行處理部23N之動作而將像素值自行處理部23N輸出至行I/F部12。
行處理部23S係根據自行掃描部24S提供之控制信號，進行自像素陣列部21供給之電氣信號之AD變換等之處理。行處理部23S將進行AD變換等之處理而獲取之數位信號作為像素值輸出至行I/F部12。
行掃描部24S係控制行處理部23S之動作而將像素值自行處理部23S輸出至行I/F部12。
行I/F部12內置有線記憶體，而暫時地記憶自像素存取部11之行處理部23N及23S提供之像素值。行I/F部12係作為接受來自像素存取部11之像素值的介面而發揮機能。
信號處理部13係使用記憶於行I/F部12之像素值進行像素之重新排列或像素重心之修正、及其他必要之信號處理，並輸出至圖像感測器2之外部。
<3.像素存取部11之構成例>
圖3係概念地顯示圖2之像素存取部11之構成的圖。
如參照圖2所說明般，像素存取部11具有像素陣列部21、列掃描部22、行處理部23N及23S、及行掃描部24N及24S。在圖3中係將列掃描部22顯示於像素陣列部21之右側。
像素陣列部21係藉由將像素41二維地規則排列而構成。在圖3中，各像素41之右上處之R、Gb、Gr、B係顯示像素之顏色。像素陣列部21係由以例如拜耳排列而排列之像素41構成。
以下，適宜地對像素41賦予表示列方向、行方向之位置之數字而顯示。另外，對各像素41添加表示顏色之字母而進行說明。例如Gr像素41(1，2)係位於第1列、第2行的Gr像素。
圖4係將像素陣列部21擴大顯示的圖。
如圖4所示，在同一行之像素41中，各奇數列之1個像素41與其下1列之偶數列之1個像素41構成共有FD之像素單元61。
若觀察第1行可知，第1列之R像素41(1，1)與第2列之Gb像素41(2，1)構成像素單元6111，而第3列之R像素41(3，1)與第4列之Gb像素41(4，1)構成像素單元6112。
又，第1行之第5列之R像素41(5，1)與第6列之Gb像素41(6,1)構成像素單元6113，而第7列之R像素41(7，1)與第8列之Gb像素41(8，1)構成像素單元6114。
在圖4中，連接2個像素單元61之縱方向之中空直線係顯示在2個像素單元61之間共有之FD。如後述般，藉由使連接各像素單元61之FD共有用之開關(電晶體)處於導通狀態，2個像素單元61電性連接而共有FD。
第1行之像素單元6111與像素單元6112、像素單元6113與像素單元6114係分別共有FD之像素單元對。
在像素陣列部21中，相對於像素41之1行，係在上下方向(垂直方 向)上配線2條垂直信號線即VSL0、VSL1。配線於行之左側之VSL0連接於設置在像素陣列部21之一端側即上側(北側)之行處理部23N。又，配線於行之右側之VSL1連接於設置在像素陣列部21之另一端側即下側(南側)的行處理部23S。
在共有FD之像素單元61所包含之4個像素41中，同色之2個像素41係成為在FD內之加權加算之對象的像素。來自該同色之2個像素41之電氣信號係錯開傳送時序並使用1條垂直信號線而被傳送至行處理部23N或行處理部23S。
藉由在FD內之加權加算而讀出時，奇數列之同色之像素連接於VSL0，而偶數列之同色之像素則連接於VSL1。在圖4中，在共有FD之像素單元61所包含之4個像素41中，連接於垂直信號線之像素係進行電氣信號之讀出的像素。附加顏色所表示之像素41係不進行電氣信號之讀出的像素。
在第1行之第1列~第4列之像素41中，自第1列之R像素41(1，1)與第3列之R像素41(3，1)讀出之電氣信號經由VSL0提供至行處理部23N。
又，在第1行之第5列~第8列之像素41中，自第6列之Gb像素41(6，1)與第8列之Gb像素41(8，1)讀出之電氣信號經由VSL1提供至行處理部23S。
在第1行之像素41中，係例如同時進行使用VSL0之2個R像素之信號的讀出與使用VSL1之2個Gb像素之信號的讀出。在像素存取部11中，使用每1行為2條之垂直信號線進行南北同時讀出。
其他行亦具有相同之構成。第2行之第1列之Gr像素41(1，2)與第2列之B像素41(2，2)構成像素單元6121，而第3列之Gr像素41(3，2)與第4列之B像素41(4，2)構成像素單元6122。像素單元6121與像素單元6122係共有FD之像素單元對。
又，第2行之第5列之Gr像素41(5，2)與第6列之B像素41(6，2)構成像 素單元6123，而第7列之Gr像素41(7，2)與第8列之B像素41(8，2)構成像素單元6124。像素單元6123與像素單元6124係共有FD之像素單元對。
在第2行之第1列~第4列之像素41中，自第1列之Gr像素41(1，2)與第3列之Gr像素41(3,2)讀出之電氣信號經由VSL0提供至行處理部23N。
又，在第2行之第5列~第8列之像素41中，自第6列之B像素41(6，2)與第8列之B像素41(8，2)讀出之電氣信號經由VSL1提供至行處理部23S。
第3行之第1列之R像素41(1，3)與第2列之Gb像素41(2，3)構成像素單元6131，而第3列之R像素41(3，3)與第4列之Gb像素41(4，3)構成像素單元6132。像素單元6131與像素單元6132係共有FD之像素單元對。
又，第3行之第5列之R像素41(5，3)與第6列之Gb像素41(6，3)構成像素單元6133，而第7列之R像素41(7，3)與第8列之Gb像素41(8，3)構成像素單元6134。像素單元6133與像素單元6134係共有FD之像素單元對。
在第3行第1列~第4列之像素41中、自第1列之R像素41(1，3)與第3列之R像素41(3，3)讀出之電氣信號經由VSL0提供至行處理部23N。
又，在第3行之第5列~第8列之像素41中，自第6列之Gb像素41(6，3)與第8列之Gb像素41(8，3)讀出之電氣信號經由VSL1提供至行處理部23S。
第4行之第1列之Gr像素41(1，4)與第2列之B像素41(2，4)構成像素單元6141，而第3列之Gr像素41(3，4)與第4列之B像素41(4，4)構成像素單元6142。像素單元6141與像素單元6142係共有FD之像素單元對。
又，第4行之第5列之Gr像素41(5，4)與第6列之B像素41(6，4)構成像素單元6143，而第7列之Gr像素41(7，4)與第8列之B像素41(8，4)構成像素單元6144。像素單元6143與像素單元6144係共有FD之像素單元對。
在第4行之第1列~第4列之像素41中，自第1列之Gr像素41(1，4)與第3列之Gr像素41(3，4)讀出之電氣信號經由VSL0提供至行處理部 23N。
又，在第4行之第5列~第8列之像素41中，自第6列之B像素41(6，4)與第8列之B像素41(8，4)讀出之電氣信號經由VSL1提供至行處理部23S。
如此般，在像素存取部11中，針對各行，在共有FD且鄰接之4像素中自奇數列之特定之2列像素41的電氣信號之讀出，與不和該4像素共有FD之鄰接的4像素中自偶數列之特定之2列像素41的電氣信號之讀出，能夠同時地進行。
在圖3、圖4中自附加顏色所表示之像素41之電氣信號的讀出亦相同。換言之，在共有FD且鄰接之4像素中自偶數列之特定之2列像素41的電氣信號之讀出，與不和該4像素共有FD之鄰接的4像素中自奇數列之特定之2列像素41的電氣信號之讀出，能夠同時地進行。
在像素陣列部21中，相對於各行之各像素單元61，在列方向(左右方向)上配線有列信號線42-1至42-4。
列掃描部22係將控制信號提供至列信號線42-1，而進行針對由第1列之像素41與第2列之像素41構成之像素單元61的存取控制。
又，列掃描部22係將控制信號提供至列信號線42-2，而進行針對由第3列之像素41與第4列之像素41構成之像素單元61的存取控制。
列掃描部22係將控制信號提供至列信號線42-3，而進行針對由第5列之像素41與第6列之像素41構成之像素單元61的存取控制。
列掃描部22係將控制信號提供至列信號線42-4，而進行針對由第7列之像素41與第8列之像素41構成之像素單元61的存取控制。
回到圖3之說明，行處理部23N具有DAC(數位類比轉換器)51N、分頻控制部52N、ADC(AD轉換器)53-1N、及ADC 53-2N。ADC僅以構成像素陣列部21之像素41之行數之1/2的數目設置。
DAC 51N生成例如如斜波(Ramp)信號般具有自初始值至最終值 以一定的斜率而進行位準變化之期間的類比參考信號、並將信號提供至ADC 53-1N、53-2N。
分頻控制部52N係控制作為ADC 53-1N、53-2N之計時動作之基準的時脈信號之頻率。
圖5係將行處理部23N擴大顯示的圖。
ADC 53-1N具有電容71-1至電容71-4、比較器72、及計數器73。電容71-1至電容71-4設置於比較器72之輸入側。
在電容71-1上連接第1行之VSL0。使用VSL0所讀出之第1行之R像素的電氣信號經由電容71-1提供至比較器72。
在電容71-2上連接第3行之VSL0。使用VSL0所讀出之第3行之R像素的電氣信號經由電容71-2提供至比較器72。
提供至比較器72之R像素的電氣信號係成為第1行之R像素的電氣信號與第3行之R像素的電氣信號的與電容71-1及電容71-2之電容相對應的加權加算之結果的信號。在像素存取部11中，像素信號之水平方向的加權加算係使用設置於比較器72之輸入側之電容而進行。
並列地設置之電容71-3、71-4被提供來自DAC 51N之參考信號。
比較器72對第1行之R像素的電氣信號與第3行之R像素的電氣信號之加權加算結果之信號和自DAC 51N提供之參考信號進行比較，並將比較結果輸出至計數器73。
計數器73藉由對第1行之R像素的電氣信號與第3行之R像素的電氣信號之加權加算結果的電氣信號直至與參考信號之位準一致之參考信號之位準的變化所需時間計時，而進行電氣信號之AD變換等。作為計時動作之基準的時脈信號之頻率可根據自分頻控制部52N提供之控制信號適宜地切換。
計數器73根據行掃描部24N之控制、將作為AD變換等之結果而獲取之數位電氣信號即R像素的像素值輸出至行I/F部12(圖2)。
如此般，ADC 53-1N係進行使用奇數行之特定的2行VSL0所讀出之R像素之電氣信號之加權加算結果的AD變換等。
ADC 53-2N亦具有與ADC 53-1N相同之構成。
第4行之VSL0係連接於ADC 53-2N之電容71-1。使用VSL0所讀出之第4行之Gr像素的電氣信號經由電容71-1提供至比較器72。
第2行之VSL0係連接於電容71-2。使用VSL0所讀出之第2行之Gr像素的電氣信號係經由電容71-2提供至比較器72。
提供至比較器72之Gr像素的電氣信號係成為第4行之Gr像素的電氣信號與第2行之Gr像素的電氣信號的與電容71-1及電容71-2之電容相對應的加權加算之結果的信號。
比較器72對第4行之Gr像素的電氣信號與第2行之Gr像素的電氣信號之加權加算結果之信號和自DAC 51N提供之參考信號進行比較，並將比較結果輸出至計數器73。
計數器73係進行第4行之Gr像素的電氣信號與第2行之Gr像素的電氣信號之加權加算結果之電氣信號的AD變換等。作為計時動作之基準的時脈信號之頻率可根據自分頻控制部52N提供之控制信號適宜地切換。
計數器73根據行掃描部24N之控制，將作為AD變換等之結果而獲取之數位電氣信號即Gr像素的像素值輸出至行I/F部12。
圖6係將行處理部23S擴大顯示的圖。行處理部23S具有與行處理部23N相同的構成。
ADC 53-1S具有電容71-1至電容71-4、比較器72、及計數器73。電容71-1至電容71-4設置於比較器72之輸入側。
第1行之VSL1係連接於ADC 53-1S之電容71-1。使用VSL1所讀出之第1行之Gb像素的電氣信號經由電容71-1提供至比較器72。
第3行VSL1係連接於電容71-2。使用VSL1所讀出之第3行之Gb像 素的電氣信號經由電容71-2提供至比較器72。
提供至比較器72之Gb像素的電氣信號係成為第1行之Gb像素的電氣信號與第3行之Gb像素的電氣信號的與電容71-1及電容71-2之電容相對應的加權加算之結果的信號。
並列地設置之電容71-3、71-4被提供來自DAC 51S之參考信號。
比較器72係將第1行之Gb像素的電氣信號與第3行之Gb像素的電氣信號之加權加算結果的信號和自DAC 51S提供之參考信號進行比較，並將比較結果輸出至計數器73。
計數器73係進行第1行之Gb像素的電氣信號與第3行之Gb像素的電氣信號之加權加算結果之電氣信號的AD變換等。作為計時動作之基準之時脈信號的頻率可根據自分頻控制部52S提供之控制信號適宜地切換。
計數器73根據行掃描部24S之控制、將作為AD變換等之結果而獲取之數位電氣信號即Gb像素的像素值輸出至行I/F部12。
如此般，ADC 53-1S係進行使用奇數行之特定的2行VSL1所讀出之Gb像素之電氣信號之加權加算結果的AD變換等。
ADC 53-2S亦具有與ADC 53-1S相同之構成。
第4行之VSL1係連接於ADC 53-2S之電容71-1。使用VSL1所讀出之第4行之B像素的電氣信號係經由電容71-1提供至比較器72。
第2行之VSL1係連接於電容71-2。使用VSL1所讀出之第2行之B像素的電氣信號係經由電容71-2提供至比較器72。
提供至比較器72之B像素的電氣信號係成為第4行之B像素的電氣信號與第2行之B像素的電氣信號的與電容71-1及電容71-2之電容相對應的加權加算之結果的信號。
比較器72對第4行之B像素的電氣信號與第2行之B像素的電氣信號之加權加算結果之信號和自DAC 51S提供之參考信號進行比較，並 將比較結果輸出至計數器73。
計數器73係進行第4行之B像素的電氣信號與第2行之B像素的電氣信號之加權加算結果之電氣信號的AD變換等。作為計時動作之基準的時脈信號之頻率可根據自分頻控制部52S提供之控制信號適宜地切換。
計數器73根據行掃描部24S之控制、將作為AD變換等之結果而獲取之數位電氣信號即B像素之像素值輸出至行I/F部12。
另外，DAC 51N與DAC 51S可兼用1個DAC。又，分頻控制部52N與分頻控制部52S可兼用1個電路。
<4.像素單元之電路構成例>
圖7係顯示像素單元61之構成例的電路圖。
圖7顯示由R像素41(1，1)及Gb像素41(2，1)構成之像素單元6111與由R像素41(3，1)及Gb像素41(4，1)構成之像素單元6112之構成。
像素單元6111之R像素41(1，1)具有PD(光電二極體)81-1A與傳送Tr 82-1A。
PD 81-1A係光電變換元件之一例，其接受入射光並藉由蓄積與該入射光對應之電荷而進行光電變換。PD 81-1A之陽極係連接於大地(接地)，而PD 81-1A之陰極係連接於傳送Tr 82-1A之源極。
傳送Tr 82-1A係用於將蓄積於PD 81-1A之電荷傳送至FD(浮動擴散部)1的電晶體(Tr)。
Gb像素41(2，1)具有PD 81-2A與傳送Tr 82-2A。
PD 81-2A接受入射光而進行光電變換。PD 81-2A之陽極係連接於大地，而PD 81-2A之陰極係連接於傳送Tr 82-2A之源極。
傳送Tr 82-2A係用於將蓄積於PD 81-2A之電荷傳送至FD1的電晶體。
像素單元6111作為進行自R像素41(1，1)與Gb像素41(2，1)之電氣信 號之讀出的構成，設置有FD共有Tr 83A、重設Tr 84A、FD共有Tr 85A、放大Tr 86A、選擇Tr 87A、及選擇Tr 88A。各Tr係例如FET。
圖2之列掃描部22在為控制R像素41(1，1)與Gb像素41(1，2)而流動至列信號線42-1之控制信號中，有傳送脈衝TRG0、TRG1、重設脈衝RST、選擇脈衝SEL0、SEL1、FD共有脈衝FDG、FDL。作為列信號線42-1存在該等之各控制信號流動之控制線。
R像素41(1，1)之傳送Tr 82-1A之源極係連接於PD 81-1A之陰極，且傳送Tr 82-1A之汲極係經由FD1連接於放大Tr 86A之閘極。傳送脈衝TRG0經由列信號線42-1提供至傳送Tr 82-1A之閘極。
Gb像素41(2，1)之傳送Tr 82-2A之源極係連接於PD 81-2A之陰極，且傳送Tr 82-2A之汲極係經由FD1連接於放大Tr 86A之閘極。傳送脈衝TRG1經由列信號線42-1提供至傳送Tr 82-2A之閘極。
在FD1上連接FD共有Tr 83A之一個端子。FD1係在FD共有Tr 83A之一個端子與放大Tr 86A之閘極的連接點處所形成的區域。在FD1中，自PD 81-1A經由傳送Tr 82-2A提供的電荷、或自PD 81-2A經由傳送Tr 82-1A提供的電荷如電容器般變換為電壓。
FD共有Tr 83A係用於切換FD之共有/非共有之電晶體。FD共有脈衝FDG經由列信號線42-1提供至FD共有Tr 83A之閘極。
重設Tr 84A係用於重設蓄積於FD1、FD2之電荷(電壓)的電晶體。重設Tr 84A之汲極係連接於電源Vdd，重設Tr 84A之源極經由FD共有Tr 83A連接於FD1、且連接於FD2。FD2係在FD共有Tr 83A與FD共有Tr 85A之連接點處所形成的FD。重設脈衝RST經由列信號線42-1提供至重設Tr 84A之閘極。
FD共有Tr 85A係用於切換FD之共有/非共有之電晶體。在FD共有Tr 85A之一個端子上連接像素單元6111之FD2，在另一個端子上連接鄰接之像素單元61即像素單元6112之FD2。FD共有脈衝FDL經由列信 號線42-1提供至FD共有Tr 85A之閘極。
放大Tr 86A係用於緩衝FD之電壓之電晶體。放大Tr 86A之閘極係連接於FD1且放大Tr 86A之汲極係連接於電源Vdd。放大Tr 86A之源極係連接於選擇Tr 87A與選擇Tr 88A之汲極。
選擇Tr 87A係用於選擇朝VSL0輸出電氣信號(電壓)之電晶體。選擇Tr 87A之源極係連接於VSL0。選擇脈衝SEL0經由列信號線42-1提供至選擇Tr 87A之閘極。
利用選擇脈衝SEL0使選擇Tr 87A處於導通狀態，藉此將自R像素41(1，1)讀出且與蓄積在FD之電荷相對應的電壓經由放大Tr 86A與VSL0提供至ADC 53-1N。
選擇Tr 88A係用於選擇朝VSL1之電氣信號之輸出之電晶體。選擇Tr 88A之源極係連接於VSL1。選擇脈衝SEL1經由列信號線42-1提供至選擇Tr 88A之閘極。
利用選擇脈衝SEL1使選擇Tr 88A處於導通狀態，藉此將自Gb像素41(2，1)讀出且對應於蓄積在FD之電荷的電壓經由放大Tr 86A與VSL1提供至ADC 53-1S。
像素單元6112亦具有如上述般與像素單元6111之構成相同的構成。
像素單元6112之R像素41(3，1)具有PD 81-1B與傳送Tr 82-1B。
PD 81-1B接受入射光而進行光電變換。PD 81-1B之陽極係連接於大地，而PD 81-1B之陰極係連接於傳送Tr 82-1B之源極。
傳送Tr 82-1B係用於將蓄積於PD 81-1B之電荷傳送至FD1的電晶體。
Gb像素41(4，1)具有PD 81-2B與傳送Tr 82-2B。
PD 81-2B接受入射光而進行光電變換。PD 81-2B之陽極係連接於大地，而PD 81-2B之陰極係連接於傳送Tr 82-2B之源極。
傳送Tr 82-2B係用於將蓄積於PD 81-1B之電荷傳送至FD1的電晶體。
像素單元6112作為進行自R像素41(3，1)與Gb像素41(4，1)之電氣信號之讀出的構成，設置有FD共有Tr 83B、重設Tr 84B、FD共有Tr 85B、放大Tr 86B、選擇Tr 87B、及選擇Tr 88B。
圖2之列掃描部22在為控制R像素41(3，1)與Gb像素41(4，2)而流動至列信號線42-2之控制信號中，有傳送脈衝TRG0、TRG1，重設脈衝RST，選擇脈衝SEL0、SEL1，FD共有脈衝FDG、FDL。
R像素41(3，1)之傳送Tr 82-1B之源極係連接於PD 81-1B之陰極，且傳送Tr 82-1B之汲極係經由FD1連接於放大Tr 86B之閘極。傳送脈衝TRG0經由列信號線42-2提供至傳送Tr 82-1B之閘極。
Gb像素41(4，1)之傳送Tr 82-2B之源極係連接於PD 81-2B之陰極，且傳送Tr 82-2B之汲極係經由FD1連接於放大Tr 86B之閘極。傳送脈衝TRG1經由列信號線42-2提供至傳送Tr 82-2B之閘極。
在像素單元6112之FD1上連接FD共有Tr 83B之一個端子。FD1係在FD共有Tr 83B之一個端子與放大Tr 86B之閘極之連接點處所形成的區域。在FD1中，自PD 81-1B經由傳送Tr 82-1B提供之電荷、或自PD 81-2B經由傳送Tr 82-2B提供之電荷係如電容器般變換為電壓。
FD共有Tr 83B係用於切換FD之共有/非共有的電晶體。FD共有脈衝FDG經由列信號線42-2提供至FD共有Tr 83B之閘極。
重設Tr 84B係用於重設蓄積於FD1、FD2之電荷的電晶體。重設Tr 84B之汲極係連接於電源Vdd，重設Tr 84B之源極經由FD共有Tr 83B連接於FD1，且連接於FD2。FD2係在FD共有Tr 83B與FD共有Tr 85B之連接點處所形成的FD。重設脈衝RST經由列信號線42-2提供至重設Tr 84B之閘極。
FD共有Tr 85B係用於切換FD之共有/非共有之電晶體。在FD共有 Tr 85B之一個端子上連接像素單元6112之FD2，在另一個端子上連接鄰接之像素單元61即像素單元6113之FD2。FD共有脈衝FDL經由列信號線42-2提供至FD共有Tr 85B之閘極。
放大Tr 86B係用於緩衝FD之電壓之電晶體。放大Tr 86B之閘極連接於FD1且放大Tr 86B之汲極係連接於電源Vdd。放大Tr 86B之源極係連接於選擇Tr 87B與選擇Tr 88B之汲極。
選擇Tr 87B係用於選擇朝VSL0輸出電氣信號之電晶體。選擇Tr 87B之源極係連接於VSL0。選擇脈衝SEL0經由列信號線42-2提供至選擇Tr 87B之閘極。
利用選擇脈衝SEL0使選擇Tr 87B處於導通狀態，藉此將自R像素41(3，1)讀出且對應於蓄積在FD之電荷的電壓經由放大Tr 86B與VSL0提供至ADC 53-1N。
選擇Tr 88B係用於選擇朝VSL1輸出電氣信號之電晶體。選擇Tr 88B之源極係連接於VSL1。選擇脈衝SEL1經由列信號線42-2提供至選擇Tr 88B之閘極。
利用選擇脈衝SEL1使選擇Tr 88B處於導通狀態，藉此將自Gb像素41(4，1)讀出且對應於蓄積在FD之電荷的電壓經由放大Tr 86B與VSL1提供至ADC 53-1S。
在圖4之其他的像素單元61中，亦包含與上述之構成相同的構成。
<5.像素單元之讀出動作>
針對自具有上述之構成的像素單元6111與像素單元6112之電氣信號之讀出動作進行說明。
圖8係說明電氣信號之流動的圖。
如圖8所示，在像素單元6111之FD共有Tr 85A處於導通狀態、且像素單元6112之FD共有Tr 85B處於關斷狀態時，像素單元6111與像素 單元6112處於共有各自之FD的狀態。像素單元6111之FD共有Tr 83A與像素單元6112之FD共有Tr 83B處於導通狀態。在分別對R像素41(1，1)與R像素41(3，1)、Gb像素41(2，1)與Gb像素41(4，1)之電氣信號進行FD內之加權加算而讀出期間，將維持該狀態。
藉此，蓄積自像素單元6111之R像素41(1，1)或Gb像素41(2，1)傳送之電荷的FD之電容與像素單元6111單獨之FD之電容相比成為2倍。同樣地，蓄積自像素單元6112之R像素41(3，1)或Gb像素41(4，1)傳送之電荷的FD之電容與像素單元6112之單獨之FD之電容相比成為2倍。
此處，針對進行R像素41(1，1)與R像素41(3，1)之讀出之情形進行說明。適宜地將R像素41(1，1)稱為A像素，將R像素41(3，1)稱為B像素。又，將提供至R像素41(1，1)之傳送Tr 82-1A之傳送脈衝TRG0稱為傳送脈衝TR_A，將提供至R像素41(3，1)之傳送Tr 82-1B之傳送脈衝TRG0稱為傳送脈衝TR_B。
在A像素與B像素中，藉由接受入射其之光而進行光電變換，從而開始蓄積對應於所接受之入射光之光量的電荷。
在重設FD之電荷後，列掃描部22暫時地將傳送脈衝TR_A設為H位準。藉此，A像素之傳送Tr 82-1A處於導通狀態。
藉由使傳送Tr 82-1A處於導通狀態，蓄積於A像素之PD 81-1A的電荷經由傳送Tr 82-1A傳送至重設後之FD並蓄積。蓄積電荷之FD係電容成為2倍之FD。
與蓄積在FD之電荷對應之電壓係作為電氣信號經由放大Tr 86A及選擇Tr 87A輸出至VSL0上。藉此，VSL0之VSL電壓發生變動。此時，像素單元6111之選擇Tr 87A處於導通狀態。
將傳送Tr 82-1A設為導通狀態進行A像素之讀出後，次之，列掃描部22暫時地將傳送脈衝TR_B設為H位準。藉此B像素之傳送Tr 82-1B處於導通狀態。
藉由使傳送Tr 82-1B處於導通狀態，蓄積於B像素之PD 81-1B的電荷經由傳送Tr 82-1B傳送至FD並蓄積。
此處，在將傳送脈衝TR_A設為H位準之後、將傳送脈衝TR_B設為H位準之前，列掃描部22不進行FD之重設。在A像素之電荷被蓄積之狀態下，以所謂之添加之方式，將B像素之電荷傳送至電容成為2倍之FD。
與蓄積在FD之電荷對應之電壓係作為電氣信號經由放大Tr 86B及選擇Tr 87B輸出至VSL0上。藉此，VSL0之VSL電壓發生變動。此時，像素單元6112之選擇Tr 87B處於導通狀態。在VSL電壓之變動部分中不僅包含因自B像素讀出之電荷所導致之變動部分，亦包含因自A像素讀出之電荷所導致之變動部分。
如此般，在像素單元6111與像素單元6112中，A像素與B像素之讀出係不間隔FD之重設而持續地進行。在圖8之各信號線上所顯示之斜線，係顯示上述之電氣信號之讀出的圖像。
另一方面，在連接於VSL0之ADC 53-1N(圖5)中，FD之重設動作進行後緊接著之VSL電壓即重設位準進行AD變換。
在ADC 53-1N中，重設位準之AD變換連續進行2次。重設位準之第1次AD變換係根據特定頻率之時脈信號而進行，第2次AD變換係根據第1次AD變換時所使用的時脈頻率之1/2之頻率的時脈信號而進行。利用AD變換而求得之重設位準係使用於將其與信號位準之AD變換結果之差分作為像素值而求之CDS(相關雙採樣)。
又，在ADC 53-1N中，在重設動作結束後，傳送Tr 82-1A處於導通狀態後之VSL電壓(與蓄積在PD 81-1A且傳送至FD之電荷對應之電壓)即信號位準進行AD變換。在經AD變換之信號位準中包含重設位準與成為A像素之像素值的位準。
信號位準之第1次AD變換係使用與在重設位準之第1次AD變換時 所使用之時脈頻率相同頻率的時脈信號，在傳送脈衝TR_B處於H位準之前(進行B像素之電氣信號之讀出之前)而進行。
在信號位準之第1次AD變換結束後，在ADC 53-1N中，傳送Tr 82-1B處於暫時性導通狀態後之VSL電壓即信號位準進行AD變換。由於在B像素之電氣信號之讀出進行之前未進行FD之重設，故在作AD變換之信號位準中包含重設位準、成為A像素之像素值的位準、及成為B像素之像素值的位準。
信號位準之第2次AD變換係使用與在重設位準之第2次AD變換時所使用之時脈頻率相同頻率的時脈信號、亦即第1次AD變換時所使用的時脈頻率之1/2之頻率的時脈信號而進行。
在ADC 53-1N中，進行將重設位準之AD變換結果與信號位準之AD變換結果之差分作為像素值而求之CDS。ADC 53-1N將作為CDS之結果而獲取之電氣信號作為A像素之像素值與B像素之像素值的加權加算結果輸出至行I/F部12。
圖9係顯示如上述之讀出動作之時序圖的圖。
圖9之Ramp信號係由DAC 51N生成並輸出至各ADC之參考信號。VSL表示例如VSL0之信號線電壓。在圖9中，表示出信號線電壓、參考信號電壓，且表示出重設脈衝RST、傳送脈衝TR_A、傳送脈衝TR_B、及時脈信號(CN時脈)。
重設脈衝RST係提供至像素單元6111之重設Tr 84A與像素單元6112之重設Tr 84B的信號。傳送脈衝TR_A與傳送脈衝TR_B分別係提供至A像素之傳送Tr 82-1A與B像素之傳送Tr 82-1B的信號。時脈信號係作為ADC 53-1N之計數器73之計時動作之基準的信號。
在圖9中，信號線電壓並非表示VSL0上之電壓本身，而是表示施加於ADC 53-1N之比較器72的電壓。參考信號電壓表示施加於比較器72之電壓。
又，施加於比較器72上之信號線電壓係與水平方向之加權加算結果相應之電壓。又，與在像素單元6111與像素單元6112中所進行之讀出動作相同的動作，在第3行之像素單元6131與像素單元6132中亦以相同的時序進行。
因此，雖然將像素單元6111之R像素41(1，1)作為A像素、像素單元6112之R像素41(3，1)作為B像素，針對該等之信號之讀出進行了說明，實際而言，A像素之信號位準係表示像素單元6111之R像素41(1，1)與像素單元6131之R像素41(1，3)之加權加算結果的信號位準，B像素之信號位準係表示像素單元6112之R像素41(3，1)與像素單元6132之R像素41(3，3)之加權加算結果的信號位準。
在自時刻t1至時刻t2之期間，列掃描部22將重設脈衝RST設為H位準。藉此，重設像素單元6111與像素單元6112共有之FD。
在自時刻t3至時刻t4之期間，參考信號之電壓以一定的比例變小而形成斜坡。自時刻t3至時刻t4之期間之參考信號的斜坡係用於進行重設位準之第1次AD變換的斜坡。將該斜坡之期間稱為P(預設定)1相。比較器72對參考信號之電壓與VSL0之信號線電壓進行比較，並將比較結果輸出至計數器73。
在P1相之期間，ADC 53-1N之計數器73根據特定之頻率的時脈信號，自P1相之開始時刻t3起，開始時脈之計時。
P1相之計時動作係持續至參考信號與信號線電壓一致、且參考信號與信號線電壓之大小關係逆轉。P1相之計時值(CN資料)成為重設位準之第1次之AD變換結果。重設位準之第1次之AD變換結果利用下述式(1)表示。
【數1】CN资料=P‧‧‧(1)
在P1相結束之時刻t4時，參考信號之電壓上升，直至成為與斜坡 之開始時相同之電壓值。
在自時刻t5至時刻t6之期間，參考信號之電壓再次以一定的比例變小而形成斜坡。自時刻t5至時刻t6之期間之參考信號的斜坡係用於進行重設位準之第2次AD變換的斜坡。將該斜坡之期間稱為P2相。比較器72對參考信號之電壓與VSL0之信號線電壓進行比較，並將比較結果輸出至計數器73。
在P2相之期間，ADC 53-1N之計數器73根據自分頻控制部52N提供之控制信號，對在P1相中使用之時脈信號進行2分頻從而生成1/2頻率的時脈信號。計數器73根據2分頻而獲取之時脈信號，自P2相之開始時刻t5起開始時脈之計時。
P2相之計時動作係持續至參考信號與信號線電壓一致、且參考信號與信號線電壓之大小關係逆轉。P2相之計時值成為重設位準之第2次之AD變換結果。重設位準之第2次之AD變換結果可由下述式(2)表示。
【數2】CN资料=P+P/2‧‧‧(2)
在P2相結束之時刻t6時，參考信號之電壓上升。計數器73使重設位準之第2次之AD變換結果反轉。
在自時刻t7至時刻t8之期間，列掃描部22將傳送脈衝TR_A設為H位準。藉此，傳送Tr 82-1A處於導通狀態，蓄積於A像素之PD 81-1A之電荷經由傳送Tr 82-1A傳送至重設後之FD。
藉由將電荷自PD 81-1A傳送至FD，與蓄積在該FD之電荷對應之信號線電壓下降。在時刻t8時傳送脈衝TR_A變為L位準，在自PD 81-1A朝FD之電荷的傳送結束時，信號線電壓變為與蓄積在FD之電荷對應之信號位準。
在自時刻t8後之時刻t9至時刻t11之期間，參考信號之電壓以一定 的比例變小而形成斜坡。自時刻t9至時刻t11之期間之參考信號的斜坡係用於進行自PD 81-1A朝FD進行電荷傳送後緊接著之信號線電壓之AD變換的斜坡。將該斜坡之期間稱為D(資料)1相。比較器72對參考信號之電壓與VSL0之信號線電壓進行比較，並將比較結果輸出至計數器73。
在自時刻t9至時刻t10之期間，ADC 53-1N之計數器73根據與在P1相中所使用之時脈信號相同頻率的時脈信號，自D1相之開始時刻t9起開始時脈之計時。
D1相之計時動作係持續至參考信號與信號線電壓一致、且參考信號與信號線電壓之大小關係逆轉。D1相之計時值成為信號位準之第1次之AD變換結果。信號位準之第1次之AD變換結果可由下述式(3)表示。
【數3】CN资料=-(P+P/2)+(P+Da)=-P/2+Da‧‧‧(3)
在信號位準之第1次AD變換結束後之自時刻t10起至時刻t12之期間，列掃描部22將傳送脈衝TR_B設為H位準。藉此，傳送Tr 82-1B處於導通狀態，蓄積於B像素之PD 81-1B之電荷經由傳送Tr 82-1B傳送至FD。在FD中，自B像素讀出之電荷被添加在自A像素讀出之電荷內。
藉由將電荷自PD 81-1B傳送至FD，與蓄積在該FD內之電荷對應之信號線電壓下降。在時刻t12時傳送脈衝TR_B變為L位準，在自PD 81-1B朝FD之電荷的傳送結束時，信號線電壓變為與蓄積在FD之電荷對應之信號位準。
又，在自時刻t13至時刻t15之期間，參考信號之電壓以一定的比例變小而形成斜坡。自時刻t13至時刻t15之期間之參考信號的斜坡係用於 進行自PD 81-1B朝FD進行電荷傳送後緊接著之信號線電壓之AD變換的斜坡。將該斜坡之期間稱為D2相。比較器72對參考信號之電壓與VSL0之信號線電壓進行比較，並將比較結果輸出至計數器73。
在自時刻t13至時刻t14之期間，ADC 53-1N之計數器73根據自分頻控制部52N提供之控制信號，對在D1相中使用之時脈信號進行2分頻從而生成1/2頻率的時脈信號。所生成之時脈信號係與在P2相中所使用之時脈信號相同頻率的時脈信號。計數器73根據2分頻而獲取之時脈信號，自D2相之開始時刻t13起開始時脈之計時。
D2相之計時動作係持續至參考信號與信號線電壓一致、且參考信號與信號線電壓之大小關係逆轉。D2相之計時值成為信號位準之第2次之AD變換結果。信號位準之第2次之AD變換結果可由下述式(4)表示。
【數4】CN资料=-P/2+Da+(P/2+Da/2+Db/2)=(3Da+Db)/2‧‧‧(4)
計數器73將在D2相中所求之信號位準之第2次之AD變換結果作為A像素之像素值與B像素之像素值的加權加算結果而輸出。
從式(4)中可知，信號位準之第2次之AD變換結果成為將A像素之像素值Da與B像素之像素值Db以3：1進行加權加算之值。換言之，藉由使用在進行傳送脈衝TR_A後之信號位準之AD變換時所使用之時脈頻率之一半頻率的時脈信號，進行傳送脈衝TR_B後之信號位準之AD變換，可獲取2個像素之信號以3：1之比進行加權加算之輸出。
像素單元6111之Gb像素41(2，1)與像素單元6112之Gb像素41(4，1)的加權加算讀出亦同樣地進行。來自Gb像素41(2，1)與Gb像素41(4，1)之電氣信號的AD變換係利用連接於VSL1之行處理部23S之ADC 53-1S而進行。又，Gb像素41(2，1)及Gb像素41(4，1)之讀出係在與R像素41(1，1)及R 像素41(3，1)之讀出不同之時序進行。
如此般，圖像感測器2藉由在1次重設期間內使用2次傳送脈衝而將電荷分別自加算對象之2個像素傳送至FD，進而，藉由切換計時動作而進行相對於各個像素之輸出的AD變換，從而能夠以數位值實現垂直方向之加權加算。
又，圖像感測器2藉由使用設置於比較器72之輸入側之電容而對用於垂直方向之加權加算之諸VSL信號線電壓進行加算，從而能夠實現水平方向之加權加算。
換言之，圖像感測器2在將資料輸出至行I/F部12之前，能夠分別進行垂直方向之加權加算與水平方向之加權加算。
<6.關於其他之讀出動作>
在具有圖7之電路構成的像素單元61中，亦可實現不進行垂直方向之加權加算的讀出動作。
圖10係顯示在不進行垂直方向之加權加算之讀出動作時之電氣信號之流動的圖。
在該情形下，如圖10所示般，像素單元6111之FD共有Tr 85A與像素單元6112之FD共有Tr 85B任一者皆成為關斷狀態而不進行FD之共有。
例如在藉由傳送脈衝TRG0而使傳送Tr 82-1A處於導通狀態時，自R像素41(1，1)讀出之電荷傳送至FD並蓄積。VSL0之信號線電壓係與蓄積在FD之電荷對應而變動，藉此進行R像素41(1，1)像素之信號位準的AD變換。在圖10之各線上所顯示之斜線顯示如以上之電氣信號之讀出的圖像。
圖11係顯示圖10之讀出動作之時序圖的圖。
在自時刻t21至時刻t22之期間，列掃描部22將重設脈衝RST設為H位準。藉此，重設像素單元6111之FD。
在自時刻t23至時刻t24之P相之期間，ADC 53-1N之計數器73根據特定之頻率的時脈信號，自P相之開始時刻t23起開始時脈之計時。P相之計時值成為重設位準之AD變換結果。重設位準之AD變換結果被反轉。
在自時刻t25至時刻t26之期間，列掃描部22將傳送脈衝TRG0設為H位準。藉此，傳送Tr 82-1A處於導通狀態，蓄積於R像素41(1，1)之PD 81-1A之電荷經由傳送Tr 82-1A傳送至重設後之FD。
在自時刻t27至時刻t28之期間，ADC 53-1N之計數器73根據與在P相中所使用之時脈信號相同頻率的時脈信號，自D相之開始時刻t27起開始時脈之計時。
D相之計數器73之計時值成為信號位準之AD變換結果。計數器73係將信號位準之AD變換結果作為R像素41(1，1)之像素值而輸出。
<7.關於效果>
藉由以參照圖7至圖9所說明之方式進行共有FD之2個像素之讀出，與圖10、圖11所示之以2個像素作為對象而進行2次讀出之情形相比較，能夠提高讀出速度。
換言之，因可使用1次重設脈衝進行2個像素之讀出，故與使用2次重設脈衝進行2個像素之讀出之情形相比，可將2個像素之讀出所花費之時間縮短1次重設脈衝的時間部分。
又，由於在2個像素單元之間共有FD而使FD之電容成為2倍，故與圖10、圖11所示之讀出之情形相比，信號線電壓之變動幅度變為1/2。信號線電壓之變動幅度變為1/2，藉此能夠縮短計時動作所需之時間(D1相、D2相之時間)，針對該時間部分，亦可縮短讀出2個像素所花費之時間。
進而，根據參照圖7至圖9所說明之2個像素之讀出，可將2個像素之電氣信號經由1條VSL提供至ADC。藉此，在2條VSL設置於1行 之情形下，以如上述之方式可進行南北之同時讀出，藉此，可無需增加VSL之條數而提高讀出速度。
由於能夠縮短為實現相同圖框率所需之時間，故可削減消耗電力。
由於能夠在朝行I/F部12輸出之前進行水平方向之加權加算，故與在後段之信號處理部13等使用數位值進行水平方向之加權加算之情形相比，能夠削減消耗電力。又，亦可實現整套裝置之小型化。
<8.變化例>
在圖3中係採用在比較器72之輸入側之電容進行水平方向之加權加算，但亦可設定為不進行水平方向之加權加算。
又，VSL與電容之連接關係係以第1行之VSL0連接於電容71-1、第3行之VSL0連接於電容71-2此方式固定，但是亦可採用利用開關即可選擇連接於各個電容之VSL的構成。
進而，如圖12所示，藉由將提供成為水平方向之加權加算之對象的一個像素信號與另一個像素信號之各自之電容的電容比設定為任意之比率，可應用於各種加權加算。
以上係採用根據特定頻率之時脈信號進行信號位準之第1次AD變換，根據其1/2頻率之時脈信號進行第2次AD變換者，但作為計時動作之基準的時脈信號之頻率之分頻比係任意值。
又，以上係將ADC僅以像素之行數之1/2的數目分別設置於行處理部23N與行處理部23S者，但亦可相對於各行進行1對1地設置。
圖13係顯示包含上述之圖像感測器2(撮像元件)或撮像元件之電子機器之使用例的圖。
上述撮像元件可使用於例如下述之感測可視光或紅外光、紫外光、X線等光之各種情形。
˙拍攝供鑑賞用之圖像的數位相機或附帶相機機能的可攜式機器 等之裝置
˙用於自動停止等之安全駕駛、或駕駛者狀態之識別等而拍攝汽車之前方或後方、周圍、車內等之車載用感測器，監視行走車輛或道路之監視相機，進行車輛之間等之測距之測距感測器等之供交通用之裝置
˙為了拍攝使用者之手勢且根據該手勢進行機器操作而供TV或冰箱、空氣調節機等之家電用之裝置
˙內視鏡或利用紅外光之受光進行血管攝影之裝置等之供醫療或健康照護用之裝置
˙防止犯罪用之監視相機或入物認證用之相機等之供安全用之裝置
˙拍攝肌膚之肌膚測定器或拍攝頭皮之顯微鏡等之供美容用之裝置
˙針對體育運動用途等之動作相機或可佩戴相機等之供體育用之裝置
˙用於監視田地或作物之狀態之相機等之供農業用之裝置
本技術之實施形態並非係限定於上述之實施形態者，在不脫離本技術之要旨之範圍內可進行各種變更。
本技術亦可採用下述之構成。
(1)一種圖像感測器，其具備：像素陣列部，其係於同一垂直信號線上連接有共有FD之同色之像素者；讀出控制部，其係在重設前述FD後，以將共有前述FD之複數個像素中之第1像素之電荷傳送至前述FD、且在將前述第1像素之電荷傳送至前述FD之後接著將第2像素之電荷傳送至前述FD之方式，控制來自共有前述FD之像素之電荷之讀出者；及 AD變換部，其係根據第1頻率之時脈信號進行前述第1像素之信號位準之AD變換、且根據將前述第1頻率以特定之分頻比分頻而獲取之第2頻率之時脈信號進行前述第2像素之信號位準之AD變換，並連接於前述垂直信號線者。
(2)如前述(1)之圖像感測器，其中前述AD變換部係在進行來自前述第1像素之電荷之傳送之前，根據前述第1頻率之時脈信號、且根據前述第2頻率之時脈信號而進行用於CDS之重設位準之AD變換。
(3)如前述(1)或(2)之圖像感測器，其中前述像素陣列部具有鄰接於前述第1像素且呈與前述第1像素不同之特定之顏色的第3像素，及鄰接於前述第2像素且為前述特定之顏色的第4像素，且共有前述FD之前述第3像素與前述第4像素係連接於與前述第1像素及前述第2像素所連接之前述垂直信號線設置為同一行之其他的垂直信號線上。
(4)如前述(3)之圖像感測器，其中前述讀出控制部進一步具備其他之AD變換部，其係在重設前述FD之後，將前述第3像素之電荷傳送至前述FD，且在將前述第3像素之電荷傳送至前述FD之後接著將前述4之像素之電荷傳送至前述FD，而且根據前述第1頻率之時脈信號進行前述第3像素之信號位準之AD變換、且根據前述第2頻率之時脈信號進行前述第4像素之信號位準之AD變換，並連接於前述其他之垂直信號線者。
(5)如(4)之圖像感測器，其中前述AD變換部與前述其他之AD變換部係設置於分別夾隔前述像素陣列部之位置。
(6)如前述(1)至(5)中任一項之圖像感測器，其中在前述AD變換部之輸入側設置蓄積自前述第1像素與前述第2像素讀出、且與經由前述垂直信號線而提供之電氣信號相應之電荷的電容，及蓄積自其他行之前述第1像素與前述第2像素讀出、且與經由前述其他行之前述垂直信號線而提供之電氣信號相應之電荷的電容，且前述AD變換部係介以複數個前述電容進行被輸入信號之AD變換。
(7)一種像素信號之讀出控制方法，該方法包含下述步驟：在重設設置於在同一垂直信號線上連接有共有FD之同色之像素之像素陣列部的前述FD後，將共有前述FD之複數個像素中之第1像素之電荷傳送至前述FD；在將前述第1像素之電荷傳送至前述FD後接著將第2像素之電荷傳送至前述FD；根據第1頻率之時脈信號在連接於前述垂直信號線之AD變換部進行前述第1像素之信號位準的AD變換；根據將前述第1頻率以特定之分頻比分頻而獲取之第2頻率之時脈信號在前述AD變換部進行前述第2像素之信號位準之AD變換。
(8)一種電子機器，其係具備包含透鏡之光學部、圖像感測器及信號處理部者；其中該圖像感測器係經由前述光學部接受入射光，且具有：像素陣列部，其係於同一垂直信號線上連接有共有FD之同色之像素者；讀出控制部，其係在重設前述FD後，以將共有前述FD之複數個像素中之第1像素之電荷傳送至前述FD、且在將前述第1像素之電荷 傳送至前述FD之後接著將第2像素之電荷傳送至前述FD之方式，來控制自共有前述FD之像素之電荷的讀出者；及AD變換部，其係根據第1頻率之時脈信號進行前述第1像素之信號位準之AD變換、且根據將前述第1頻率以特定之分頻比分頻而獲取之第2頻率之時脈信號進行前述第2像素之信號位準之AD變換，並連接於前述垂直信號線者；且該信號處理部係對自前述圖像感測器輸出之像素資料進行處理者。
1‧‧‧光學系
2‧‧‧圖像感測器
3‧‧‧記憶體
4‧‧‧信號處理部
5‧‧‧輸出部
6‧‧‧控制部

Claims (8)

  1. 一種圖像感測器，其具備：像素陣列部，其係於同一垂直信號線上連接有共有FD之同色之像素者；讀出控制部，其係在重設前述FD後，以將共有前述FD之複數個像素中第1像素之電荷傳送至前述FD、且在將前述第1像素之電荷傳送至前述FD之後接著將第2像素之電荷傳送至前述FD之方式，而控制來自共有前述FD之像素之電荷之讀出者；及AD變換部，其係根據第1頻率之時脈信號進行前述第1像素之信號位準之AD變換、且根據將前述第1頻率以特定之分頻比分頻而獲取之第2頻率之時脈信號進行前述第2像素之信號位準之AD變換，並連接於前述垂直信號線者，其中前述AD變換部係在進行傳送來自前述第1像素之電荷之前，進行用於CDS之重設位準之AD變換。
  2. 如請求項1之圖像感測器，其中前述CDS係根據前述第1頻率之時脈信號、且根據前述第2頻率之時脈信號。
  3. 如請求項1之圖像感測器，其中前述像素陣列部具有鄰接於前述第1像素且呈與前述第1像素不同之特定之顏色的第3像素、及鄰接於前述第2像素且呈前述特定之顏色的第4像素，且共有前述FD之前述第3像素與前述第4像素係連接於與前述第1像素及前述第2像素所連接之前述垂直信號線設置為同一行之其他的垂直信號線上。
  4. 如請求項3之圖像感測器，其中前述讀出控制部進一步具備其他之AD變換部，其係在重設前述FD之後，將前述第3像素之電荷傳送至前述FD，且在將前述第3像素之電荷傳送至前述FD後接著 將前述4之像素之電荷傳送至前述FD，而且根據前述第1頻率之時脈信號進行前述第3像素之信號位準之AD變換，且根據前述第2頻率之時脈信號進行前述第4像素之信號位準之AD變換，並連接於前述其他之垂直信號線者。
  5. 如請求項4之圖像感測器，其中前述AD變換部與前述其他之AD變換部係設置於分別夾隔前述像素陣列部之位置。
  6. 如請求項1之圖像感測器，其中在前述AD變換部之輸入側設置蓄積自前述第1像素與前述第2像素讀出、且與經由前述垂直信號線而提供之電氣信號相應之電荷的電容，及蓄積自其他行之前述第1像素與前述第2像素讀出、且與經由前述其他行之前述垂直信號線而提供之電氣信號相應之電荷的電容，且前述AD變換部係介以複數個前述電容進行被輸入信號之AD變換。
  7. 一種像素信號之讀出控制方法，該方法包含下述步驟：藉由AD變換部進行用於CDS之重設位準之AD變換；在重設設置於在同一垂直信號線上連接有共有FD之同色之像素之像素陣列部的前述FD後，將共有前述FD之複數個像素中之第1像素之電荷傳送至前述FD；在將前述第1像素之電荷傳送至前述FD後接著將第2像素之電荷傳送至前述FD；根據第1頻率之時脈信號在前述AD變換部進行前述第1像素之信號位準之AD變換，其中前述AD變換部係連接於前述垂直信號線；及根據將前述第1頻率以特定之分頻比分頻而獲取之第2頻率之時脈信號在前述AD變換部進行前述第2像素之信號位準之AD變換。
  8. 一種電子機器，其係具備包含透鏡之光學部、圖像感測器及信號處理部者；其中該圖像感測器係經由前述光學部接受入射光，且具有：像素陣列部，其係於同一垂直信號線上連接有共有FD之同色之像素者；讀出控制部，其係包含電晶體，在重設前述FD後，以將共有前述FD之複數個像素中之第1像素之電荷傳送至前述FD、且在將前述第1像素之電荷傳送至前述FD之後接著將第2像素之電荷傳送至前述FD之方式，來控制自共有前述FD之像素之電荷的讀出者；及AD變換部，其係根據第1頻率之時脈信號進行前述第1像素之信號位準之AD變換、且根據將前述第1頻率以特定之分頻比分頻而獲取之第2頻率之時脈信號進行前述第2像素之信號位準之AD變換，並連接於前述垂直信號線者，其中前述AD變換部係在進行傳送來自前述第1像素之電荷之前，進行用於CDS之重設位準之AD變換；且該信號處理部係對自前述圖像感測器輸出之像素資料進行處理者。
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