KR102325497B1 - 촬상 소자 및 촬상 장치 - Google Patents

Abstract

화소 어레이는 복수의 화소에 의해 형성되는 복수의 화소 블록을 포함하고, 신호 처리부와 대응하는 화소 블록과는 복수의 제1의 신호선에 의해 접속되고, 신호 처리부와 대응하는 전송부와는 복수의 제2의 신호선에 의해 접속되며, 신호 처리부는 복수의 제1의 신호선으로부터 동 기간에 입력되는 제1의 신호를 순차 아날로그 디지탈 변환하는 변환 회로를 구비하고, 전송부는 제2의 기판에 있어서 회로 어레이에 대하여 제1의 신호선이 설치된 제1의 방향과는 다른 방향으로 배치되어 있는 것을 특징으로 한다.

Description

촬상 소자 및 촬상 장치

본 발명은, 촬상 소자 및 촬상 장치에 관한 것이다.

최근, CMOS센서등의 촬상 소자를 사용한 촬상 장치에서는, 다기능화가 진행하고, 정지 화상이나 동화상등의 촬상 화상의 생성뿐만 아니라, 예를 들면 특허문헌1에는, 촬상 소자로부터 얻어진 신호를 사용해서 동공분할 방식의 초점검출이 가능한 구성으로 한 촬상 장치가 개시되어 있다. 특허문헌1에 기재된 구성에서는, 데이터량이 증가해서 독출 시간이 길어져, 프레임 레이트의 저하 및 소비 전력의 증가가 발생하고 있었다. 또한, 특허문헌2에는, 촬상 소자에 있어서의 아날로그 디지탈 변환 회로(이하, ADC회로로 표기한다)의 전력 절약화를 목적으로서, 화소 블록마다의 연산부의 연산 결과에 따라서 동작 상태와 스탠바이 상태를 바꾸는 제어가 개시되어 있다.

특허문헌1: 일본특허공개2001-124984호 공보 특허문헌2: 일본 특허공개2016-184843호 공보

그러나, 특허문헌2에 있어서의 각 화소는 촬상 화상을 취득하는 종래부터의 구성을 전제로서 두고, 화소 블록을 어떻게 구성하는 것일지는 명확화되지 않고 있다. 더욱, 특허문헌1과 같이 촬상 화상을 생성하는 이외의 초점검출을 취득가능한 화소구성의 경우등에 있어서 어떻게 화소 블록을 구성하고, 각각을 제어하는 것일지도 명확하지 않고, 오히려 소비 전력을 증가시켜버리는 걱정도 있다.

본 발명의 목적은, 데이터량의 증가에 의한 프레임 레이트의 저하를 억제하면서, 촬상 소자의 전력 절약화를 실현하는 것을 가능하게 하는 촬상 소자 및 촬상 장치를 제공하는 것에 있다.

본 발명에 따른 촬상 소자는, 광전변환을 행하기 위한 복수의 화소를 각각 포함하는 복수의 화소 블록이 행렬형으로 배치된 화소 어레이를 가지는 제1의 기판과, 상기 복수의 화소 블록과 1 대 1로 배치되고 상기 복수의 화소 블록의 각각으로부터 출력되는 제1의 신호에 대해 아날로그/디지털 변환을 행하는 변환 회로를 각각 포함하는 복수의 신호 처리부가 행렬형으로 배치된 회로 어레이와 상기 신호 처리부에 의해 아날로그/디지털 변환된 제2의 신호를 외부에 전송하는 전송부를 가지는 제2의 기판을, 적층한 촬상 소자로서, 상기 복수의 화소 블록의 각각은 병렬로 설치된 적어도 4개 이상의 제1의 신호선을 통해 상기 복수의 신호 처리부 중 대응하는 하나에 접속되고, 상기 복수의 신호 처리부의 각각은 복수의 제2의 신호선을 통해 상기 전송부 중 대응하는 하나에 접속되고, 상기 복수의 신호 처리부의 각각은 상기 적어도 4개 이상의 제1의 신호선 중에서 상기 변환 회로에 접속되는 신호선을 선택하는 선택부를 구비하고, 상기 전송부는 상기 제2의 기판에 있어서 상기 회로 어레이에 대하여 상기 제1의 신호선이 설치된 제1의 방향과는 다른 방향으로 배치되어 있는 것을 특징으로 한다.

본 발명에 의하면, 데이터량의 증가에 의한 프레임 레이트의 저하를 억제하면서, 촬상 소자의 전력 절약화를 실현하는 것을 가능하게 하는 촬상 소자 및 촬상 장치를 제공할 수 있다.

[도1] 본 발명의 제1의 실시형태에 의한 촬상 장치의 개략구성을 나타내는 블록도다.
[도2] 본 발명의 제1의 실시형태에 의한 촬상 소자의 개략구성을 나타내는 블록도다.
[도3] 본 발명의 제1의 실시형태에 의한 촬상 장치에 있어서의 촬상 소자의 화소배열의 일례를 나타내는 평면도다.
[도4] 촬상 광학계의 사출동공으로부터 나오는 광속과 단위화소와의 관계를 나타내는 모식도다.
[도5a] 촬상 소자의 2개의 부화소로부터 얻어지는 상신호 파형의 예를 나타내는 그래프다.
[도5b] 촬상 소자의 2개의 부화소로부터 얻어지는 상신호 파형의 예를 나타내는 그래프다.
[도6] 본 발명의 제1의 실시형태에 의한 촬상 장치에 있어서의 촬상 소자의 구성의 일례를 도시한 개략도다.
[도7] 본 발명의 제1의 실시형태에 의한 촬상 장치에 있어서의 촬상 소자의 단위화소의 회로 구성의 일례를 도시한 도면이다.
[도8] 본 발명의 제1의 실시형태에 의한 촬상 장치에 있어서의 촬상 소자의 열공통 독출 회로의 구성의 일례를 도시한 도면이다.
[도9] 본 발명의 제1의 실시형태에 의한 촬상 장치에 있어서의 촬상 소자의 독출 동작을 나타내는 타이밍 차트다.
[도10] 본 발명의 제1의 실시형태에 의한 촬상 장치에 있어서의 촬상 소자의 독출 동작을 나타내는 타이밍 차트다.
[도11] 본 발명의 제2실시형태에 의한 촬상 장치에 있어서의 촬상 소자의 열공통 독출 회로의 구성의 일례를 도시한 도면이다.
[도12] 본 발명의 제2실시형태에 의한 촬상 장치에 있어서의 촬상 소자의 독출 동작을 나타내는 타이밍 차트다.
[도13] 본 발명의 제2실시형태에 의한 화소 블록의 예다.
[도14] 본 발명의 제3실시형태에 의한 촬상 장치에 있어서의 촬상 소자의 열공통 독출 회로의 구성의 일례를 도시한 도면이다.
[도15] 본 발명의 제3실시형태에 의한 촬상 장치에 있어서의 촬상 소자의 독출 동작을 나타내는 타이밍 차트다.
[도16] 본 발명의 제4실시형태에 의한 촬상 장치에 있어서의 촬상 소자의 독출 동작을 나타내는 타이밍 차트다.
[도17] 본 발명의 제4실시형태에 의한 촬상 장치에 있어서의 촬상 소자의 독출 동작을 나타내는 타이밍 차트다.
[도18a] 본 발명의 제4실시형태에 의한 촬상 장치에 있어서의 촬상 소자의 독출 동작을 나타내는 타이밍 차트다.
[도18b] 본 발명의 제4실시형태에 의한 촬상 장치에 있어서의 촬상 소자의 독출 동작을 나타내는 타이밍 차트다.
[도19a] 본 발명의 제5실시형태에 의한 촬상 장치에 있어서의 촬상 소자의 구성의 일례를 도시한 개략도다.
[도19b] 본 발명의 제5실시형태에 의한 촬상 장치에 있어서의 촬상 소자의 구성의 일례를 도시한 개략도다.
[도20] 본 발명의 제5실시형태에 의한 촬상 장치에 있어서의 촬상 소자의 배선의 일례를 도시한 개략도다.
[도21] 본 발명의 제5실시형태에 의한 촬상 장치에 있어서의 촬상 소자의 열공통 독출 회로의 구성의 일례를 도시한 도면이다.
[도22] 본 발명의 제6실시형태에 의한 촬상 장치에 있어서의 촬상 소자의 독출 동작을 나타내는 타이밍 차트다.
[도23] 본 발명의 제7실시형태에 의한 화소 블록의 예다.
[도24a] 본 발명의 제7실시형태에 의한 촬상 장치에 있어서의 촬상 소자의 구성의 일례를 도시한 개략도다.
[도24b] 본 발명의 제7실시형태에 의한 촬상 장치에 있어서의 촬상 소자의 구성의 일례를 도시한 개략도다.
[도25] 본 발명의 제7실시형태에 의한 보정 파라미터의 구성도다.
[도26] 본 발명의 제8실시형태에 의한 ADC회로의 내부구성 도다.
[도27] 본 발명의 제8실시형태에 의한 ADC회로의 동작을 나타내는 타이밍 차트다.
[도28] 본 발명의 제9의 실시형태에 의한 촬상 소자의 내부구성의 설명도다.
[도29] 본 발명의 제9의 실시형태에 의한 촬상 장치에 있어서의 촬상 소자의 열공통 독출 회로의 구성의 일례를 도시한 도면이다.
[도30] 본 발명의 제9의 실시형태에 의한 신호 처리부21보다 후단의 회로 블록의 구성을 도시한 도면이다.
[도31] 본 발명의 제9의 실시형태에 의한 촬상 장치에 있어서의 촬상 소자의 독출 동작을 나타내는 타이밍 차트다.
[도32] 본 발명의 제9의 실시형태에 의한 촬상 장치에 있어서의 촬상 소자의 독출 동작을 나타내는 타이밍 차트다.
[도33a] 본 발명의 제9의 실시형태에 의한 촬상 장치에 있어서의 촬상 소자의 독출 동작을 나타내는 타이밍 차트다.
[도33b] 본 발명의 제9의 실시형태에 의한 촬상 장치에 있어서의 촬상 소자의 독출 동작을 나타내는 타이밍 차트다.
[도34] 본 발명의 제9의 실시형태의 변형 예1에 의한 신호 처리부21보다 후단의 회로 블록의 구성을 도시한 도면이다.
[도35] 본 발명의 제9의 실시형태의 변형 예1에 의한 촬상 장치에 있어서의 촬상 소자의 독출 동작을 나타내는 타이밍 차트다.
[도36] 본 발명의 제9의 실시형태의 변형 예2에 의한 신호 처리부21보다 후단의 회로 블록의 구성을 도시한 도면이다.

(제1의 실시형태)

본 발명의 제1의 실시형태에 의한 촬상 소자 및 촬상 장치에 대해서, 각 도면을 사용해서 설명한다. 그 때, 모든 도면에 있어서 동일한 기능을 가지는 것은 동일한 숫자를 부여하고, 그 반복 설명은 생략한다.

처음에, 본 실시형태에 의한 촬상 장치100의 개략구성에 대해서, 도1을 사용해서 설명한다.

본 실시형태에 있어서의 촬상 장치100은, 도1에 도시한 바와 같이, 제1렌즈 군101, 조리개102, 제2렌즈 군103, 제3렌즈 군104, 광학적 로패스 필터105, 촬상 소자106을 가지고 있다. 또한, 촬상 장치100은, 조리개 액추에이터117, 포커스 액추에이터118, 조리개 구동회로115, 포커스 구동회로116을 가지고 있다. 또한, 촬상 소자106은, 신호 처리부107을 포함한다. 촬상 장치100은 더욱, DFE(Digital Front End)108, DSP(Digital Signal Processer)109를 가지고 있다. 또한, 촬상 장치100은, 표시부111, RAMl12, 타이밍 생성 회로(TG)113, CPUl14, ROMl19, 기록 매체110을 가지고 있다.

제1렌즈 군101, 조리개102, 제2렌즈 군103, 제3렌즈 군104 및 광학적 로패스 필터105는, 피사체측으로부터 이 순번으로 광축을 따라 배치되어 있고, 이것들에 의해 촬상 광학계를 구성하고 있다. 촬상 광학계는, 피사체의 광학상을 형성하기 위한 광학계에 해당한다. 제1렌즈 군101은, 촬상 광학계의 최전부(피사체측)에 배치된 렌즈 군이며, 광축방향을 따라서 진퇴가능하게 보유되어 있다. 조리개102는, 그 개구경을 조절함으로써 촬상시의 광량조절을 행하는 기능을 구비한다. 제2렌즈 군103은, 조리개102와 일체가 되어서 광축방향을 따라서 진퇴하고, 제1렌즈 군101의 진퇴 동작과의 연동에 의해, 변배동작(줌 기능)을 실현한다. 제3렌즈 군104는, 광축방향에 따른 진퇴에 의해, 초점조절을 행하는 기능을 구비한다. 광학적 로패스 필터105는, 촬상 화상의 가짜색이나 모아레를 경감하기 위한 광학소자다.

또한, 본 실시형태에서는, 촬상 광학계를 가지는 렌즈 장치를 촬상 장치100의 본체와 일체적으로 구성한 예를 나타내지만, 본 발명의 실시형태는 이것에 한정되는 것이 아니다. 본 발명은, 촬상 장치 본체와, 촬상 장치 본체에 탈착가능하게 부착된 렌즈 장치(촬상 광학계)와에 의해 구성된 촬상 시스템에도 적용가능하다.

조리개 액추에이터117은, 조리개102의 개구경을 변경하는 기구를 구비한 것이다. 조리개 구동회로115는, 조리개 액추에이터117에 의해 조리개102의 개구경을 제어해서 촬상 광량을 조절함과 아울러 정지 화상 촬상시의 노광 시간 제어를 행하기 위한 구동회로다. 포커스 액추에이터118은, 제3렌즈 군104를 광축방향을 따라서 진퇴 구동하는 기구를 구비한 것이다. 포커스 구동회로116은, 포커스 액추에이터118을 구동함에 의해 초점위치를 조절하기 위한 구동회로다.

촬상 소자106은, 촬상 광학계의 결상면에 배치된 2차원 CMOS 이미지 센서다. 본 실시형태의 촬상 소자106은, 도2에 도시한 바와 같이 통상의 이미지 센서와는 달리, 적층구조를 가지는 적층형 이미지 센서다. 보다 상세하게는, 입사 광에 대하여 광전변환을 행하는 화소부11을 포함하는 제1의 기판10과, 화소부11로부터의 신호를 처리하는 신호 처리부21 및 주변회로 등을 포함하는 제2의 기판20을 적층한 적층형의 구성을 가지고 있다. 화소부11 및 신호 처리부21은 각 기판내에 있어서 행방향 및 열방향으로 주기적으로 복수개가 배열되어 있다. 또한, 본 실시형태에 있어서는 2장의 기판을 적층한 구조로 하고 있지만, 보다 많은 기판을 적층해도 좋다. 예를 들면, DRAM등의 메모리를 가지는 기판이나, 다른 신호 처리 회로를 포함하는 기판을 적층 함에 의해 새로운 기능을 촬상 소자106에 갖게 하는 것이 가능해진다. 또한, 본 실시형태에 있어서 제2의 기판20에 포함되는 주변회로에는, 전원회로, 타이밍 생성 회로, 레지스터, 출력 앰프 등이 포함된다.

촬상 소자106은, 촬상 광학계에 의해 결상된 피사체상(광학상)을 광전변환에 의해 전기신호로 변환한다. 또한, 본 명세서에서는, 촬상 소자106을, 촬상부로 표기하는 경우도 있다. TG113은, 촬상 소자106등을 소정의 타이밍에서 구동하기 위한 구동신호를 촬상 소자106등에 공급하기 위한 것이다. 구동신호에는, 촬상 소자106을 동작시키기 위한 클록 신호나 동기 신호를 포함하고, 또는 촬상 소자106의 구동을 선택하기 위한 모드 변경용의 각종 설정 파라미터 등을 포함한다. 또한, TG113은 촬상 소자106의 내부에 내부TG로서 설치하도록 해도 좋고, 외부로부터 공급되는 동기 신호에 근거해서 구동신호를 생성하는 구성으로 하여도 좋다. 또한, 촬상 소자106의 구동을 선택하기 위한 모드로서는, 적어도 정지 화상용 모드, 동화상용 모드, 라이브 뷰 모드를 구비하고 있다.

신호 처리부107은, 촬상 소자106내에 설치되고, 적어도 화소부로부터 출력되는 아날로그 화상신호를 디지털 화상신호로 변환하는 ADC회로를 구비하고 있다.

DFE1O8은, 촬상 소자106으로부터 출력되는 디지털 화상신호에 대하여 소정의 연산 처리를 실행하는 기능을 구비하고 있다. DSP1O9는, DFE1O8로부터 출력되는 디지털 화상신호에 대한 보정처리나 현상 처리등을 행하는 기능을 구비하고 있다. DSP1O9는, 또한, 화상신호(디지털 화상신호)로부터 초점 어긋남량을 산출하는 AF(오토포커스)연산을 행하는 기능도 구비하고 있다. 또한, DFE1O8 및 DSP1O9는 FPGA회로 등의 리콘피규어블 회로를 구비한다. 외부로부터의 설정에 의해 다양한 회로 구성을 취하는 것에 의해, 복잡한 보정동작 등을 적은 회로 자원으로 실현할 수 있다.

표시부111은, 촬상 화상이나 각종의 메뉴 화면등을 표시하는 기능을 구비하고 있다. 표시부111에는, 액정 모니터(LCD)이나 유기EL디스플레이(OELD)등을 사용할 수 있다. RAMl12는, 촬상 화상의 데이터등을 일시적으로 기억하기 위한 랜덤 액세스 메모리다. ROMl19는, 각종 보정 데이터나 소정의 처리를 실행하기 위한 프로그램등을 기억하는 리드온리 메모리다. 기록 매체110은, 촬상 화상의 데이터를 기록하기 위한 것이다. 기록 매체110은, 예를 들면 SD메모리 카드와 같은 불휘발성 반도체 메모리를 사용한 메모리 카드 등, 탈착가능한 것이라도 좋다. RAMl12, ROMl19, 기록 매체110은, DSP1O9에 접속되어 있다.

CPUl14는, 촬상 장치100의 전체의 제어를 주관하는 제어장치이며, 각 구성 요소의 제어를 총괄적으로 행한다. 그와 더불어 및 각종 설정 파라미터 등의 설정을 각 구성 요소에 대하여 행한다. 또한, CPU는 114, 데이터를 전기적으로 기록·소거가능한 캐쉬 메모리 등을 포함하고, 이것에 기록된 프로그램을 실행한다. 또한, 메모리는, CPU가 실행하는 프로그램 격납영역, 프로그램 실행중의 워크 영역, 데이터의 격납영역등으로서 사용된다. 또한, CPUl14는, 촬상 소자106으로부터 출력되는 신호의 해석이나 화상처리도 행한다. 해석 결과는 화상정보로서 출력된다. 또한, 화상정보는 화상의 해석 결과이며, 피사체의 휘도나 색뿐만 아니라, 물체(인체를 포함한다)의 유무 및 특징, 물체의 위치/속도/가속도, 특정 피사체의 검출 결과등을 포함한다. 또한, CPUl14는, DSP1O9로부터 출력되는 AF연산 결과에 근거해서 포커스 구동회로116을 제어하고, 포커스 액추에이터118에 의해 촬상 광학계의 초점위치의 조절을 행한다.

다음에, 본 실시형태에 의한 촬상 장치100에 있어서의 촬상 소자106의 화소배열의 일례에 대해서, 도3을 사용해서 설명한다. 또한, 도3에 나타내는 화소배열은 제1의 기판10에 포함되는 화소부11의 배열에 해당한다.

촬상 소자106은, 예를 들면 도3에 도시한 바와 같이, 복수의 화소부11(단위화소)이 행방향 및 열방향을 따라서 2차원 어레이 형으로 배열된 화소영역PA(화소 어레이)를 가지고 있다. 화소영역PA는, 특별히 한정되는 것이 아니지만, 예를 들면 4000행×8000열의 화소부11의 화소 어레이를 포함할 수 있다. 또한, 도3에는, 이것들 중, 6행×8열의 화소 어레이를 뽑아내서 나타내고 있다.

각각의 화소부11은, 2개의 포토다이오드(이하, 「PD」라고 표기한다)401a, 401b와, 1개의 마이크로렌즈(도시하지 않음)와, 칼라 필터(도시하지 않음)를 포함한다. PD401a 및 PD401b는, 각각, 화소부11내에 구성되는 2개의 부화소a 및 부화소b의 광전변환부다. 마이크로렌즈는, 화소부11에 1개씩 설치되어 있고, 입사한 광을 같은 화소부11의 2개의 광전변환부에 집광한다.

도3의 화소부11내에 나타내고 있는 부호a, b는, 좌우로 동공분할된 부화소a, b를 나타내고 있다. 부화소a로부터 출력되는 출력 신호a(A신호) 및 부화소b로부터 출력되는 출력 신호b(B신호)는, 초점검출에 이용되는 초점검출 신호다. 또한, A신호와 B신호를 가산해서 얻어지는 신호(A+B신호)는, 화상생성(촬상 화상의 생성)에 사용할 수 있다. 또한, 부호R, G, B는, 칼라 필터의 색(분광 특성)을 나타내고 있고, R은 빨강 필터, G는 초록 필터, B는 파랑 필터다. 1개의 화소부11을 구성하는 2개의 PD401a, 401b에는, 같은 색의 칼라 필터가 할당되어 있다. 또한, 도3에는, 소위 베이어 배열에 의해 칼라 필터를 배치한 예를 나타내고 있지만, 칼라 필터의 배치는, 이것에 한정되는 것이 아니다. 또한, 동공의 분할 방향으로서는 좌우로는 한정되지 않고 상하이거나, 3분할이상으로 분할하도록 하거나 해도 좋다.

다음에, 촬상 광학계(촬상 렌즈)의 사출동공으로부터 나오는 광속과 촬상 소자106의 화소부11과의 관계에 대해서, 도4를 사용해서 설명한다. 화소부11은, PD401a, 401b와, PD401a, 401b 위에 배치된 칼라 필터201 및 마이크로렌즈202를 포함한다. 이 화소부11에, 촬상 광학계(촬상 렌즈)의 사출동공203을 통과한 광속이, 촬상 광학계의 광축204를 중심으로 해서 입사하는 경우를 상정한다. 촬상 광학계(촬상 렌즈)의 사출동공203 중 서로 다른 동공영역(일부영역)205, 206을 통과하는 광속에 주목하면, 이것들 중 동공영역205를 통과한 광속은, 마이크로렌즈202를 통하여, 부화소a의 PD401a에 의해 수광된다. 한편, 동공영역206을 통과한 광속은, 마이크로렌즈202를 통하여, 부화소b의 PD401b에 의해 수광된다.

이와 같이, 부화소a, b는, 각각, 촬상 렌즈의 사출동공203의 각각의 영역(서로 다른 영역)을 통과한 광을 수광하고 있다. 이것 때문에, 부화소a의 출력 신호인 A신호와 부화소b의 출력 신호인 B신호를 비교 함에 의해, 위상차방식의 초점검출이 가능해진다.

다음에, 촬상 소자106의 부화소a, b로부터 얻어지는 상신호 파형에 대해서, 도5a 및 5b를 사용해서 설명한다. 도5a는, 합초 상태로부터 벗어나 있을 때(비합초 상태)에 부화소a, b로부터 얻어지는 상신호 파형의 일례를 나타내는 그래프다. 도5b는, 합초 상태(대략 합초 상태)일 때에 부화소a, b로부터 얻어지는 상신호 파형의 일례를 나타내는 그래프다. 도5a 및 도5b에 있어서, 종축은 신호 출력을 나타내고, 횡축은 위치(화소수평위치)를 나타내고 있다.

합초 상태로부터 벗어나 있는 경우(비합초 상태의 경우), 도5a에 도시한 바와 같이, 부화소a, b로부터 얻어지는 상신호 파형(A신호, B신호)은 서로 일치하지 않고, 크게 벗어난 상태가 된다. 비합초 상태로부터 합초 상태에 근접하면, 도5b에 도시한 바와 같이, 부화소a, b의 서로의 상신호 파형의 차이는 작아진다. 그리고, 합초 상태에 있어서, 이것들의 상신호 파형은 서로 겹친다. 이렇게 하여, 부화소a, b로부터 얻어지는 상신호 파형의 d어긋남(어긋남량)을 검출함으로써 초점의 어긋남량(디포커스량)을 검출할 수 있고, 이 정보를 이용함으로써 촬상 광학계의 초점조절을 행할 수 있다.

다음에, 본 실시형태에 의한 촬상 장치100에 있어서의 촬상 소자106의 구성 예에 대해서, 구체적으로 설명한다.

촬상 소자106은, 도2에 도시한 바와 같이, 화소부11을 포함하는 제1의 기판10과, 신호 처리부21을 포함하는 제2의 기판20을 적층한 적층형의 구성을 가지고 있다. 도6은 화소부11의 배치와 신호 처리부21의 평면상의 위치 관계를 나타내는 도다. 흰색으로 나타낸 정방형이 제1의 기판10에 설치된 하나의 화소부11을 나타내고 있고, 첨부되어 있는 문자는 각 화소부11에 설치된 칼라 필터의 색을 나타내고 있다. 또한, 화소부11의 배면에 배치되고, 회색으로 나타낸 직사각형이 제2의 기판20에 설치된 하나의 신호 처리부21을 나타내고 있다.

도6에 도시한 바와 같이, 화소부11 및 신호 처리부21은 각 기판내에 있어서 행방향 및 열방향으로 주기적으로 복수개가 배열되어 화소 어레이 및 회로 어레이를 형성하고 있다. 그리고, 제1의 기판10에 있어서의 화소부11이 가지는 면적은 제2의 기판20에 있어서의 신호 처리부21이 가지는 면적보다도 작다. 그 때문에, 점선으로 나타낸 소정의 개수의 화소부11을 화소 블록12로 하고 각각의 화소 블록12에 대응해서 1개의 신호 처리부21이 배치되어 있다. 본 실시형태에 있어서 4행×12열의 화소부11을 하나의 화소 블록12로 하고 있지만, 이것은 일례이며 다른 화소수 또는 배열을 화소 블록12로 하여도 좋다. 또한, 각 화소 블록12에 대응하는 신호 처리부21은, 반드시 위치적으로 대응할(예를 들면, 화소부11의 바로 아래에 위치할) 필요는 없다. 화소부11과 신호 처리부21은 이격되어서 배치해도 좋다.

화소부11의 각각은, 도7에 도시한 바와 같이, PD401a, 401b, 전송 트랜지스터402a, 402b, 리셋트 트랜지스터405, 증폭 트랜지스터404, 선택 트랜지스터406을 가지고 있다. PD401a의 애노드는 접지 전압선에 접속되고, PD401a의 캐소드는 전송 트랜지스터402a의 소스에 접속되어 있다. PD401b의 애노드는 접지 전압선에 접속되고, PD401b의 캐소드는 전송 트랜지스터402b의 소스에 접속되어 있다. 전송 트랜지스터402a의 드레인 및 전송 트랜지스터402b의 드레인은, 리셋트 트랜지스터405의 소스 및 증폭 트랜지스터404의 게이트에 접속되어 있다. 전송 트랜지스터402a, 402b의 드레인, 리셋트 트랜지스터405의 소스 및 증폭 트랜지스터404의 게이트의 접속 노드는, 플로팅 디퓨전부(이하, 「FD부」라고 표기한다) 403을 구성한다. 리셋트 트랜지스터405의 드레인 및 증폭 트랜지스터404의 드레인은, 전원전압선(전압Vd d)에 접속되어 있다. 증폭 트랜지스터404의 소스는, 선택 트랜지스터406의 드레인에 접속되어 있다.

부화소a, b의 PD401a, 401b는, 입사한 광 신호(광학상)를 광전변환하고, 노광량에 따른 전하를 축적한다. 전송 트랜지스터402a, 402b는, High레벨의 신호PTXA, PTXB에 따라, PD401a, 401b에 축적되어 있는 전하를 FD부403에 전송한다. FD부403은, PD401a, 401b로부터 전송된 전하를, 그 기생 용량에 의해 전하의 양에 따른 전압으로 변환하고, 증폭 트랜지스터404의 게이트에 인가한다. 리셋트 트랜지스터405는, FD부403을 리셋트하기 위한 스위치 회로이며, High레벨의 신호PRES에 따라서, FD부403을 리셋트한다. PD401a, 401b의 전하를 리셋트할 경우에는, 신호PRES와 신호PTXA, PTXB를 동시에 High레벨로 하여 전송 트랜지스터402a, 402b 및 리셋트 트랜지스터405를 온으로 한다. 그리고, FD부403을 경유하여, PD401a, 401b의 리셋트를 행한다. 선택 트랜지스터406은, High레벨의 신호PSEL에 따라서, 증폭 트랜지스터404에서 전압으로 변환된 화소신호를, 화소부11(화소)의 출력 노드vout에 출력한다.

제1의 기판10의 화소 어레이의 각 행에는, 행방향으로 연장하고, 도시되지 않은 구동신호선이 각각 배치되어 있다. 구동신호선은, 제1의 기판10 또는 제2의 기판20에 설치된 수직주사 회로에 접속되어 있다. 구동신호선에는, 수직주사 회로로부터 소정의 타이밍에서, 화소부11의 화소독출 회로를 구동하기 위한 소정의 구동신호가 출력된다. 구체적으로는, 각각의 구동신호선은, 상술의 신호PTXA, 신호PTXB, 신호PRES, 신호PSEL를, 행방향으로 늘어서는 복수의 화소부11에 공급하기 위한 복수(예를 들면, 4개)의 신호선을 포함한다. 각 신호선은, 같은 행에 속하는 복수의 화소부11에 공통의 신호선을 이루고 있다.

도8을 사용해서 촬상 소자106에 있어서의 각 화소부11로부터 신호를 독출하기 위한 독출 회로에 관해서 설명한다. 도8은 촬상 소자106의 독출 회로에 관한 등가 회로를 나타내고 있다. 도8에서는, 도6에 나타낸 화소부11 중, 기수열에 배치된 화소부11만을 나타내고 있다. 그리고, 제1의 기판10에 있어서 화소부11의 각 열에 대하여, 4개의 신호선803a를 가지고 있다. 신호선803a는 접속부801을 통해 제2의 기판20에 있어서의 전류원802를 가지는 신호선803b와 접속한다. 각 화소부11로부터 출력되는 신호는 신호선803a 및 신호선803b를 경유해서 제1의 기판10으로부터 제2의 기판20에 독출된다. 또한, 이하에서는 신호선803a 및 신호선803b를 구별 없이 표기할 경우에는, 간단히 신호선803으로 표기한다. 또한, 화소부11의 각 열에 대하여 4개의 신호선803을 갖지만, 각각의 신호선을 col_xN(x: 화소부11의 열번호, N:A 내지 D)로 나타낸다. 구체적으로는 1행째의 화소부11은 col_xA에 접속되어 있다. 또한, 마찬가지로 2∼4행째의 화소부11은, 순서대로 신호선col_xB∼col_xD에 접속되어 있다. 신호선803은, 다른 열에 있어서도, 1열째의 화소부11과 같게 배치되어 있다. 또한, 본 실시형태에 있어서 화소부11의 각 열에 대하여 4개의 신호선803을 가지는 구성으로 했지만, 이것에 한정되지 않는다. 보다 고속으로 독출하기 위해서는 더욱 많은 신호선803을 설치하는 것이 바람직하다. 단, 신호선의 수는 2의 배수 또는 4의 배수로 구성하는 것이 바람직하다. 또한, 도8에는 하나의 화소 블록12만밖에 기재하지 않고 있지만, 화소 어레이에는 복수의 화소 블록이 행렬형으로서 배치되어 있다. 즉, 신호선803은 다른 화소 블록의 화소부11과 공유되어 있다.

각 신호선803은, 제2의 기판20에 설치된 신호 처리부21과 접속하고 있다. 본 실시형태의 촬상 소자106은, 도6에서 도시한 바와 같이, 복수의 화소부11을 포함하는 화소 블록12에 대하여 하나의 신호 처리부21이 설치된다. 따라서, 신호 처리부21에는 복수의 신호선803이 접속되게 된다. 신호 처리부21은 멀티플렉서 회로804(이하, MPX회로라고 표기한다)를 가지고, 해당 MPX회로804의 입력에 복수의 신호선803이 접속된다. 더욱, 신호 처리부21은, ADC회로805를 가지고, 해당 ADC회로805는 MPX회로804의 출력과 접속되어 있다. 복수의 신호선803과 ADC회로805의 사이에 MPX회로804를 설치하는 것에 의해, 신호 처리부21은 1개의 ADC회로805에 있어서 시분할로 복수의 신호를 고속으로 처리하는 것이 가능해진다. 또한, 후의 다른 실시형태에서 상세히 설명하지만, 본 실시형태에 있어서 ADC회로805는 축차 비교형의 AD변환 형식을 채용하고 있다. 본 방식을 사용하는 것에 의해, ADC회로805의 고속과 또 저소비 전력화를 실현 가능해진다. 또한, 본 실시형태에 있어서, MPX회로804는, 복수의 신호선803 중으로부터 ADC회로805에 접속하는 신호선을 선택하기 위한 선택부에 해당한다.

본 실시형태에 있어서 신호 처리부21에는 2개의 MPX회로804a, 804b를 가지고, 각각에 대하여 ADC회로805a, 805b가 대응하고 있다. MPX 회로804a에는 R의 칼라 필터를 가지는 화소에 접속된 col_xA와 col_xC로부터의 신호를 수취 가능하게 구성된다. 또한, MPX회로804b에는 G의 칼라 필터를 가지는 화소에 접속된 col_xB와 col_xD로부터의 신호를 수취 가능하게 구성된다. 그리고, MPX회로804a의 출력은 ADC회로805a에 접속되고, MPX 회로804b의 출력은 ADC회로805b에 접속된다. 각각의 ADC회로805는 독립적으로 ADC기능을 동작가능하다. 또한, 본 실시형태의 신호 처리부21에는 2개의 MPX회로와 ADC회로를 가지는 구성으로 했지만, 이것에 한정되지 않고, 1개만 가지는 구성으로 하여도 좋고, 3개이상을 가지는 구성으로 하여도 좋다.

또, 신호선803과 MPX회로804는 직접 접속되는 구성으로서 되어 있지만, 사이에 도시되지 않은 샘플 홀드회로를 설치하고, 화소부11로부터 독출한 신호를 일시적으로 보유가능한 구성으로 하여도 좋다.

또, 본 실시형태의 ADC회로805는, 각각 일괄적으로 또는 개별로 전력 절약동작(스탠바이 동작)을 행하는 것이 가능하다. 해당 전력 절약동작을 제어하기 위해서, 제2의 기판20에 있어서는 PSAVE제어부806이 설치된다. PSAVE 제어부806으로부터의 제어 신호에 따라서 각 ADC회로805는 전력 절약동작을 시작 또는 종료한다. 또한, 전력 절약동작의 일례로서 ADC회로805에 공급되어 있는 전원 또는 클록의 공급을 정지하는 동작이 있다. 또한, PSAVE제어부806은 신호 처리부21내에 설치되어도 좋고, 행단위 또는 열단위등의 영역단위로 설치하도록 해도 좋다.

또한, 도8에 있어서는 기수열에 설치된 화소부11만밖에 나타내고 있지 않지만 우수열에 배치된 화소부11에 있어서도 마찬가지의 회로 구성을 가지고 있는 것으로 한다.

도9는, 촬상 소자106의 통상 독출 동작을 나타낸 도다. 도9에서의 동작은, 화소부11로부터 독출하는 신호를 가산하지 않고 순차 독출을 행한다. 이 통상 독출 동작은 주로 고정세 정지 화상을 취득할 경우에 사용된다. 도9에 있어서는, 초점검출용의 신호를 출력하지 않고, 촬상용의 신호만을 출력하는 경우에 대해서 설명한다. 즉, 화소부11은, 복수의 PD 중 일부만의 PD의 신호에 근거하는 제1의 신호의 출력은 행하지 않고, 복수의 PD의 신호에 근거하는 제2의 신호만의 출력을 행한다.

도9의 신호PRES는, 도시되지 않은 제어 선을 통해 수직주사 회로로부터의 리셋트 트랜지스터405의 게이트에 공급되는 신호를 나타내고 있다. 동일하게, 신호PSEL는, 제어 선을 통해 수직주사 회로로부터 N행째의 화소부11의 선택 트랜지스터406의 게이트에 공급되는 신호를 나타내고 있다. 또한, 신호PSEL에 대해서는, 출력되는 화소부11의 행위치를 말미에 맞춰서 나타내고 있다. 즉, 신호PSEL(1)은, 1행째의 화소부11에 출력되는 신호PSEL인 것을 나타내고 있다. 신호PTXA는, 제어 선을 통해 수직주사 회로로부터 전송 트랜지스터402a의 게이트에 공급되는 신호를 나타내고 있다. 신호PTXB는, 제어 선을 통해 수직주사 회로로부터 전송 트랜지스터402b의 게이트에 공급되는 신호를 나타내고 있다. 또한, 신호PSEL는 각 행에 대응하는 신호로서 설명했지만, 각 행에 대하여 복수의 신호PSEL를 공급할 수 있는 구성으로 하여도 좋다. 이 구성에 의해 주기적으로 열방향에 있어서도, 어느쪽의 화소의 신호를 출력할지를 선택하는 것이 가능해진다.

도9의 신호PSAVE는, PSAVE제어부806으로부터 각 ADC회로805에 공급되는 신호를 나타내고 있다. High레벨에 해당하는 신호를 ADC회로805에 입력 함으로써, 입력된 ADC회로805는 전력 절약동작을 시작한다. 또한, Low레벨에 해당하는 신호를 ADC회로805에 입력 함으로써 통상의 동작을 행한다. 또한, 본 실시형태에서는 설명의 간략화를 위해서, 신호PSAVE를 단일의 신호로서 설명하지만, 이것에 한정되는 것이 아니다. 예를 들면, 화소 어레이내의 영역마다, 또는 ADC회로805마다 신호PSAVE를 개별로 공급 가능한 구성으로 함으로써, 영역마다 전력 절약동작의 제어가 가능해진다.

도9에서는, MPX회로804a, ADC회로805a에 관한 동작을 나타내고 있다. 이 MPX회로804a, ADC회로805a에는, 도8에서 도시한 바와 같이, 화소 블록12의 배열에 있어서 R의 칼라 필터를 구비하는 1행째 및 3행째이며, 1∼12열 중 기수열에 위치하는 화소부11의 신호가 입력된다. 따라서, 도9에서는, 1행째, 3행째이며, 1∼12열 중 기수열에 위치하는 화소부11의 동작에 관한 동작을 나타내고 있다.

또, 도9에서는, MPX회로804a가, ADC회로805a에 신호를 출력하는 열로서 어느 열을 선택하고 있는지를, 신호선의 명칭Col_xN으로 나타내고 있다. 이 xN의 표기를 설명한다. x는 화소부11의 열번호를 나타내고 있다. 또한, N은, 1열의 화소부11에 대응해서 배치되는 4개의 신호선803 중 어느 하나를 나타내고 있다.

시각 tl에 있어서, 수직주사 회로는, 1행째 및 3행째의 화소부11에 출력하는 신호PRES를 High레벨로 하고 있다. 이에 따라, 1행째의 화소부11의 리셋트 트랜지스터405가 온 하고 있다. 따라서, FD부403은, 전원전압Vdd에 대응하는 전위에 리셋트되어 있다. 또한, 시각 tl에 있어서 수직주사 회로는, 신호PSEL(1)을 High레벨로 하고 있다. 이에 따라, 1행째의 화소부11의 선택 트랜지스터406이 온 한다. 따라서, 도8에 나타낸 전류원802가 공급하는 전류가, 1행째의 화소부11의 선택 트랜지스터406을 통해 증폭 트랜지스터404에 공급된다. 이에 따라, 전원전압Vdd, 증폭 트랜지스터404, 전류원802에 의한 소스 폴로워 회로가 형성된다. 즉, 증폭 트랜지스터404는, FD부403의 전위에 대응하는 신호를, 선택 트랜지스터406을 통해 신호선803에 출력하는 소스 폴로워 동작을 행한다. 본 실시형태에 있어서, 시각 tl이후의 기간은 N신호용 독출 기간에 상당한다.

시각 t2에, 수직주사 회로는, 1행째의 화소부11에 출력하는 신호PRES를 Low레벨로 한다. 이에 따라, 1행째의 화소부11의 리셋트 트랜지스터405가 오프한다. 따라서, FD부403의 리셋트가 해제된다. 증폭 트랜지스터404는, 리셋트가 해제된 FD부403의 전위에 근거하는 신호를, 도8에 나타낸 대응하는 신호선803에 출력한다. 이 신호를, N신호(노이즈 신호)로 표기한다.이에 따라, 각 열의 신호선803에는, 화소부11로부터 N신호가 출력된다. 이에 따라, 1∼12열 중 기수열의 화소부11에 대응하는 N신호가 동 기간에 MPX회로804a에 입력되게 된다.

시각 t2이후, MPX회로804a는, TG113으로부터 공급되는 신호MPX에 의해, 1∼12열 중 기수열의 화소부11에 대응하는 신호선803을, 순차 ADC회로805a에 접속한다.

ADC회로805a는, MPX회로804a로부터 출력되는, 1행째의 화소부11에 대응하는 1열째의 신호선803의 N신호를 디지털 신호로 AD변환한다. 그 후, 순차, 1∼12열 중 기수열의 1행째의 화소부11에 대응하는 신호선803a에 출력되어 있는 N신호를 디지털 신호로 AD변환한다. 각 N신호는 MPX회로804a에 이미 입력되어 있기 때문에, MPX회로804a의 출력을 바꾸는 것만으로 고속의 AD변환이 가능해진다. 본 실시형태에 있어서, 시각 t2이후의 기간은 N신호용 AD변환 기간에 상당한다.

시각 t3에, 수직주사 회로는, 3행째의 화소부11에 입력하는 신호PRES를 Low레벨로 한다. 이에 따라, 3행째의 화소부11의 리셋트 트랜지스터405가 오프한다. 따라서, FD부403의 리셋트가 해제된다. 증폭 트랜지스터404는 리셋트가 해제된 FD부403의 전위에 근거하는 신호인 N신호를, 도8에 나타낸 신호선803으로 출력한다. 이에 따라, 각 열의 신호선803에는, 3행째의 화소부11로부터 N신호가 출력되어 있다. 이에 따라, 1∼12열 중 기수열의 화소부11에 대응하는 N신호가 동 기간에 MPX회로804a에 입력되게 된다.

시각 t3이후, MPX회로804a는, TG113으로부터 공급되는 신호MPX에 의해, 1∼12열 중 기수열의 화소부11에 대응하는 신호선803을, 순차 ADC회로805a에 접속한다.

ADC회로805a는, MPX회로804a로부터 출력되는, 3행째의 화소부11에 대응하는 1열째의 신호선803의 N신호를 디지털 신호로 AD변환한다. 그 후, 순차, 1∼12열 중 기수열의 화소부11에 대응하는 신호선803에 출력되어 있는 N신호를 디지털 신호로 AD변환한다. 각 N신호는 MPX회로804a에 이미 입력되어 있기 때문에, MPX회로804a의 출력을 바꾸는 것만으로 고속의 AD변환이 가능해진다. 본 실시형태에 있어서, 시각 t3이후의 기간은 N신호용 AD변환 기간에 상당한다.

또, 시각 t3에, 수직주사 회로는, 1행째의 화소부11에 출력하는 신호 PTXA, PTXB를 High레벨로 한다. 이에 따라, PD401a, 401b가 축적한 전하(본 실시형태에서는 전자다)가, 전송 트랜지스터402a, 402b를 통해 FD부403에 전송된다. FD부403에서는, PD401a, 401b의 각각의 전하가 가산된다. 이에 따라, FD부403은, PD401a, 401b의 각각의 전하를 가산한 전하에 대응하는 전위가 된다. 만일, PD401a만의 전하에 의한 FD부403의 전위에 근거해서 증폭 트랜지스터404가 출력하는 신호를 A신호로 한다. 또한, 만일, PD401b만의 전하에 의한 FD부403의 전위에 근거해서 증폭 트랜지스터404가 출력하는 신호를 B신호로 한다. 이 표기에 따르면, PD401a, 401b의 각각의 전하를 가산한 전하에 대응하는 FD부403의 전위에 근거해서 증폭 트랜지스터404가 출력하는 신호는 A신호와 B신호를 가산한 A+B신호로 간주할 수 있다. 각 열의 신호선803에는, 1행째의 화소부11의 A+B신호가 출력되어 있다. 이에 따라, 1∼12열 중 기수열의 화소부11에 대응하는 A+B신호가, 동 기간에 MPX회로804a에 입력되게 된다. A+B신호는, 복수의 PD가 생성한 신호에 근거하는 제2의 신호다. 제2의 신호는, 촬상용의 신호로서 사용할 수 있다. 본 실시형태에 있어서, 시각 t3이후의 기간은 A+B신호용 독출 기간에 상당한다.

시각 t4이후, MPX회로804a는, TG113로부터 공급되는 신호MPX에 의해, 1∼12열 중 기수열의 화소부11에 대응하는 신호선803을, 순차 ADC회로805a에 접속한다.

ADC회로805a는, MPX회로804a로부터 출력되는, 1행째의 화소부11에 대응하는 1열째의 신호선803의 A+B신호를 디지털 신호로 AD변환한다. 그 후, 순차, 1∼12열 중 기수열의 화소부11에 대응하는 신호선803에 출력되어 있는 A+B신호를 디지털 신호로 AD변환한다. 각 A+B신호는 MPX회로804a에 이미 입력되어 있기 때문에, MPX회로804a의 출력을 바꾸는 것만으로 고속의 AD변환이 가능해진다. 본 실시형태에 있어서, 시각 t4이후의 기간은 A+B신호용AD변환 기간에 상당한다.

시각 t4에, 수직주사 회로는, 3행째의 화소부11에 출력하는 신호PTXA, PTXB를 High레벨로 한다. 이에 따라, 각 열의 신호선803에는, 3행째의 화소부11의 A+B신호가 출력되어 있다. 이에 따라, 1∼12열 중 기수열의 화소부11에 대응하는 A+B신호가, 동 기간에 MPX회로804a에 입력되게 된다. 본 실시형태에 있어서, 시각 t4이후의 기간은 A+B신호용 독출 기간에 상당한다.

시각 t5이후, MPX회로804a는, TG113로부터 공급되는 신호MPX에 의해, 1∼12열 중 기수열의 화소부11에 대응하는 신호선803을, 순차 ADC회로805a에 접속한다.

ADC회로805a는, MPX회로804a로부터 출력되는, 3행째의 화소부11에 대응하는 1열째의 신호선803의 A+B신호를 디지털 신호로 AD변환한다. 그 후, 순차, 1∼12열 중 기수열의 화소부11에 대응하는 신호선803에 출력되어 있는 A+B신호를 디지털 신호로 AD변환한다. 각 A+B신호는 MPX회로804a에 이미 입력되어 있기 때문에, MPX회로804a의 출력을 바꾸는 것만으로 고속의 AD변환이 가능해진다. 본 실시형태에 있어서, 시각 t5이후의 기간은 A+B신호용AD변환 기간에 상당한다.

그리고, 이것들의 동작을 G의 칼라 필터를 구비하는 2행째 및 4행째에 대하여도 병렬적으로 행한다. 더욱, 우수열에 위치하는 화소부11에 대하여도 마찬가지로 행한다. 각 화소 블록12에 대하여 병렬 및 순차 실행함으로써 1화면분의 화상신호를 취득하는 것이 가능해진다. 또한, A신호 또는 B신호를 취득하고 싶을 경우에는, A+B신호를 독출하는 타이밍에서 신호PTXA 또는 신호PTXB중 어느 하나를 제어하지 않도록 하면 좋다. 또한, 다른 실시형태에서 상세하게 설명하지만, 독출 순서로서는 N신호를 독출한 후에 A+B신호를 독출하기 전에 독출하는 것이 바람직하다.

여기서, 본 실시형태에 있어서 특징적인 효과의 하나에 관해서 설명한다.

도9에 나타낸 동작에서는, 아래와 같이, 복수의 동작을 병행하여 행하고 있다.

(1) 1행째의 화소부11에 대응하는 N신호의 AD변환과, 3행째의 화소부11에 대응하는 N신호의 독출과의 병행 동작

(2) 3행째의 화소부11에 대응하는 N신호의 AD변환과, 1행째의 화소부11에 대응하는 A+B신호의 독출과의 병행 동작

(3) 1행째의 화소부11에 대응하는 A+B신호의 AD변환과, 3행째의 화소부11에 대응하는 A+B신호의 독출과의 병행 동작

이 병행 동작에 의해, ADC805a가 1번의 AD변환을 끝내고나서, 다음 AD변환을 행할 때까지의 대기 기간을 단축할 수 있다. 이에 따라, 모든 화소부11이 출력하는 신호의 AD변환에 필요로 하는 기간을 단축할 수 있다. 따라서, 촬상 장치100 전체에 있어서의 고 프레임 레이트화를 진전시킬 수 있다.

또한, 도9에 있어서 각 N신호용 독출 기간 및 A+B신호용 독출 기간을, 동일한 MPX회로804에 접속된 신호선803에 있어서 동 시기에 제어하고 있는 예를 나타냈지만, 이 동작에 한정되지 않는다. ADC 변환 회로805에서 각 신호의 AD변환을 행하는 기간과 동 시기에, 해당 ADC회로805와 접속 가능한 다른 신호선803에 대하여 독출 동작을 시작하는 점이 중요한 특징이다. 즉, 각 신호선803에 대한 독출 타이밍이나, 독출 타이밍과 AD변환의 타이밍은, 촬상 조건(ISO감도나 프레임 레이트)이나 촬상 소자106의 특성에 맞춰서 적절하게 변경하는 쪽이 바람직하다. 예를 들면, 시각 t2 및 시각 t4이후의 각 AD변환 기간에 있어서 순차로 각 신호의 AD변환이 행해지지만, 1열째와 다른 열에 대응하는 AD변환의 타이밍은 각각 다르다. 그리고, 독출 기간의 종료는 일률적일 필요는 없이 AD변환의 타이밍까지 종료하고 있으면 좋다. 그 때문에, 도9에 있어서는, 각 열의 독출 기간의 종료를 시각 t2 및 시각 t4에 있어서 일괄해서 행하고 있지만, 열마다 AD변환의 타이밍에 맞춰서 어긋나게 뒤로 미뤄져도 좋다. 보다 상세하게는, 1열째에 대하여 3열째의 독출 기간의 종료 타이밍은, 1열째의 AD변환의 종료 직전에 설정된다. 그리고, 다른 열의 독출 기간의 종료 타이밍도 마찬가지로 직전의 AD변환의 종료전에 어긋나게 하는 것이 가능하다. 이러한 타이밍에서 동작시키는 것으로, 신호 독출 직후에 AD변환을 행할 수 있고, 더욱 AD변환을 시작할 때까지의 여분의 시간을 단축할 수 있다.

또, 먼저, 독출 기간의 종료에 관해서 설명했지만, 시작에 있어서도 마찬가지다. 특히, 독출 기간의 종료 타이밍이 변화할 경우에는, 각 열의 독출 기간의 길이가 대략 동일하게 되도록, 독출 기간의 시작 타이밍도 그것에 맞춰서 변화시키는 것이 바람직하다. 더욱, 도9에 있어서는, 예를 들면 시각 tl 및 시각 t3에 있어서, 일률적으로 독출 기간을 시작하고 있지만, 각 열의 AD변환을 행하는 기간에 대응하는 신호 MPX(Col_xN)이 하강한 시점까지, 앞당김이 가능하다. 즉, 전체 열의 AD변환의 종료를 기다릴 필요는 없고, 각각의 열에 대한 AD변환 기간이 종료한 타이밍에서, 다음 신호의 독출을 시작하는 것이 가능하다. 이에 따라, 다른 프레임 레이트의 향상이 가능하다. 그리고, 복수의 신호선803에 대한 독출 기간을 일률적으로 하지 않고, 어긋나게 하는 것에 의해, 전류원802에 대한 부하도 저감할 수 있다.즉, 대응하는 화소부11에 대하여, 다른 타이밍에서 독출 동작을 개별로 실행하기 위해서, 신호PRES 및 신호PTXA 및 신호PTXB등은 각 행에 대하여 복수 라인의 배선이 필요해지고, 제어도 복잡해지지만, 한편으로 촬상 소자106에 대하여 공급하는 피크 소비 전류를 저감한다고 하는 효과를 얻을 수 있고, 전체적으로 소비 전력저감을 실현할 수 있다. 또한, 신호선803마다, 적절한 타이밍에 어긋나게 하는 것이 바람직하지만, 회로가 지나치게 복잡해질 경우는 소정의 개수의 신호선803을 1단위로 하여 타이밍을 어긋나게 하도록 해도 좋다.

다음에, 본 실시형태에 의한 촬상 장치100에 있어서의 촬상 소자106의 특징적인 독출 동작에 대해서, 도10을 사용해서 설명한다. 도10은 촬상 소자106의 가산 독출 동작을 나타낸 도다. 도10에서의 동작은, 화소부11로부터 독출하는 신호를 AD변환 전에 가산하면서 순차 독출을 행한다. 이 가산 독출 동작은 주로 동화상을 취득할 경우에 사용된다. 도10에 있어서는, 초점검출용의 신호를 출력하지 않고, 촬상용의 신호만을 출력할 경우에 대해서 설명한다. 또한, 도10에 있어서 표시하고 있는 신호선은 도9와 동일하다. 더욱, 통상 독출 동작과 공통하는 동작에 관해서는, 그 설명을 생략한다.

시각 t2에, 수직주사 회로는, 1행째의 화소부11에 출력하는 신호PRES를 Low레벨로 한다. 이에 따라, 각 열의 신호선803에는, 화소부11로부터 N신호가 출력된다. 이에 따라, 1∼12열 중 기수열의 화소부11에 대응하는 N신호가 동 기간에 MPX회로804a에 입력되게 된다.

시각 t2이후, MPX회로804a는, TG113으로부터 공급되는 신호MPX에 의해, 1∼12열 중 기수열의 화소부11에 대응하는 신호선803을, 순차 ADC회로805a에 접속한다. 또한, 가산 독출 동작에 있어서는, 통상 독출 동작과는 달리, ADC 회로805a에 대하여 복수의 신호선803이 동시에 접속된다. 이 동작에 의해, MPX회로804a의 출력은, 동시에 접속된 신호선803에 출력되어 있는 신호끼리가 가산 평균된 신호와 거의 등가가 된다. 이에 따라 신호선803의 사이에서 신호 가산을 행할 수 있다. 본 실시형태에 있어서는 1열째와 3열째와 같이 동일 색으로 인접하는 2열을 가산하기 위해서, 대응하는 신호선803을 동시에 ADC회로805a에 접속한다. 이것에 의해, 필요한 AD변환 횟수가 통상 독출 동작의 절반이 된다. 그리고, 전체적으로는 통상 독출 동작의 절반의 시간에서 AD변환을 종료하는 것이 가능한 상태가 된다. 또한, 본 실시형태에 있어서 신호선803 및 MPX회로804는 화소부11로부터의 신호를 가산하기 위한 가산 회로에 상당한다.

더욱, 시각 t2이후에 AD변환이 종료한 타이밍에서, 각 ADC회로805에 출력하는 신호PSAVE를 High레벨로 한다. 이에 따라, ADC회로805는 전력 절약동작으로 바뀐다. 그리고 시각 t3에 있어서 Low레벨로 함으로써, 전력 절약동작을 종료해 다음 신호에 AD변환이 가능해진다.

또, 도10에 있어서 각 행 또는 각 화소 블록의 AD변환이 종료한 타이밍이고, 수평 블랭킹 기간에 해당하는 타이밍에서 신호PSAVE신호를 High레벨로 하고 있다. 이것에 의해, 다른 전력 절약화가 가능해진다. 또한, 각 ADC회로805는 각각 독립적으로 동작하기 때문에, 반드시 촬상 소자106 전체에서 일괄해서 전력 절약동작을 실행할 필요는 없다. 각 ADC회로805의 동작에 맞춰서 적절히 전력 절약동작을 실행하는 것이 바람직하다.

이와 같이 ADC회로805의 앞단에 설치되는 MPX회로804를 이용해서 신호 가산을 행하는 것에 의해, AD변환에 관련되는 시간을 단축하는 것이 가능해진다. 그리고, 단축한 시간에 있어서 ADC회로805를 전력 절약동작시키는 것에 의해, 프레임 레이트를 유지한 채로 촬상 소자106 전체의 전력 절약화를 실현하는 것이 가능해진다. 또한, 본 실시형태에 있어서, 신호 가산수는 2열분으로 했지만, 3열이상을 가산하도록 해도 좋다. 가산수를 늘리는 것에 의해, AD변환 시간을 더욱 단축하는 것이 가능해지고, 더욱 전력 절약화하는 것이 가능해진다. 또는, 프레임 레이트의 향상도 실현된다.

또, 신호선803과 MPX회로804와의 사이에 샘플 홀드 회로를 설치할 경우에는, 신호 가산할 때에 MPX회로804에 복수의 신호선803을 동시 접속할 필요는 없다. 예를 들면, 샘플 홀드 회로에 있어서 신호를 보유하고 있는 용량(콘덴서 등)끼리를 접속하는 스위치 회로 등을 더욱 설치하는 것에 의해 신호 가산을 실현할 수 있다. 또한, 용량끼리를 접속하는 것에 의한 신호 가산 방식과, MPX회로804에 복수의 신호선803을 동시 접속하는 가산 방식을 조합해서 가산 독출 동작을 행하도록 해도 좋다.

또, 본 실시형태에 있어서는, 동일 색의 신호를 가산하는 동작을 나타냈지만, 이색의 신호를 가산하도록 해도 좋다. 화상신호의 생성이외의 AF용이나 노출 산출용의 신호로서 이용할 수 있다.

또, 각 타이밍 차트에 있어서는 독출의 타이밍만이 기재되어 있지만, 독출 타이밍의 이전에는 화소부11에 있어서의 각 PD401의 리셋트 동작을 행한다. 화면 전체적으로 동일한 축적 기간으로 하기 위해서, 리셋트 동작에 있어서의 각 화소부11에 대한 주사 타이밍도 본 실시형태에서 설명한 독출 타이밍에 맞춰서 행해지게 된다.

(제2의 실시형태)

제1의 실시형태에 있어서는, MPX회로804에 접속하고 있는 복수의 신호선803을 동시에 ADC회로805에 접속 함으로써 열방향의 신호 가산을 실현하는 예를 나타냈다. 본 실시형태에 있어서는, 제1의 실시형태와 다른 신호선803과 MPX회로804의 접속 예를 나타내고, 행방향에 있어서도 신호 가산을 행하는 동작을 나타낸다.

도11을 사용하여, 본 실시형태에 있어서의 촬상 소자106에 있어서의 각 화소부11로부터 신호를 독출하기 위한 독출 회로에 관해서 설명한다. 도11은 제1의 실시형태에 있어서의 도8에 상당하고, 촬상 소자106의 독출 회로에 관한 등가 회로를 나타내고 있다. 도8과 같은 구성 요소에 관해서는, 동일한 부호를 부착하고, 그 설명은 생략한다.

도11에 있어서 각 화소부11로부터 출력되는 신호는 신호선803을 경유해서 독출된다. 화소부11의 각 열에 대하여 4개의 신호선803을 가지고 있다. 각각의 신호선을 col_xN(x:화소부11의 열번호, N: A 내지 D)로 나타낸다. 신호선803은, 다른 열에 있어서도, 1열째의 화소부11과 같이 배치되어 있다. 또한, 도11에 있어서의 제1의 실시형태에 있어서의 회로와의 차이점은, 신호선803과 MPX회로804의 접속 형태다. 구체적으로는, 본 실시형태에 있어서 화소부11의 각 열에 대하여 4개의 신호선803을 가지는 구성으로 했지만, 이것에 한정되지 않는다. 보다 고속으로 독출하기 위해서는 더욱 많은 신호선803을 설치하는 것이 바람직하다. 단, 신호선의 수는 2의 배수 또는 4의 배수, 혹은 신호 가산하는 신호수의 배수로 구성하는 것이 바람직하다.

도11에 있어서, MPX회로804 및 ADC회로805에는, R의 칼라 필터를 구비한다, 1행째 및 3행째이며, 1∼12열 중 기수열에 위치하는 화소부11의 신호가 입력된다. 더욱, G의 칼라 필터를 구비하는, 2행째 및 4행째이며, 1∼12열 중 기수열에 위치하는 화소부11의 신호가 입력된다. 도11에서는 설명에 필요한 기수열만을 도시하고, 간략화를 위해 그 밖의 기수열 및 우수열은 생략하고 있다.

도12는, 제2의 실시형태에 있어서 촬상 소자106의 가산 독출 동작을 나타낸 도다. 도12에서의 동작은, 화소부11로부터 독출하는 신호를 AD변환 전에 가산하면서 순차 독출을 행한다. 이 가산 독출 동작은 주로 동화상을 취득할 경우에 사용된다. 도12에 있어서는, 초점검출용의 신호를 출력하지 않고, 촬상용의 신호만을 출력할 경우에 대해서 설명한다. 또한, 도12에 있어서 표시하고 있는 신호선은 도10과 동일하고, MPX회로804에 입력되는 신호만이 다르다. 더욱, 제1의 실시형태에서 나타낸 동작과 공통하는 동작에 관해서는, 그 설명을 생략한다.

시각 t2에, 수직주사 회로는, 1행째의 화소부11에 출력하는 신호PRES와 3행째의 화소부11에 출력하는 신호PRES를 Low레벨로 한다. 이에 따라, 각 열의 신호선803에는, 화소부11로부터 N신호가 출력된다. 이에 따라, 1∼12열 중 1행째와 3행째이며 기수열의 화소부11에 대응하는 N신호가 MPX회로804에 입력되게 된다.

시각 t2이후, MPX회로804는, TG113으로부터 공급되는 신호MPX에 의해, 1∼12열 중 기수열의 화소부11에 대응하는 신호선803을, 순차 ADC회로805에 접속한다. 또한, 본 실시형태의 가산 독출 동작에 있어서는, ADC회로805에 대하여 복수의 신호선803이 동시에 접속된다. 구체적으로는, 1행째의 화소부11에 대응하는 Col_xA와 3행째의 화소부11에 대응하는 Col_xC가 동시에 접속된다. 이 동작에 의해, MPX회로804의 출력은, 동시에 접속된 신호선803에 출력되어 있는 신호끼리가 가산 평균되어, 행방향으로 신호 가산이 실현된다. 본 실시형태에 있어서는 1행째와 3행째와 같이 동일 색으로 인접하는 2행을 가산하기 위해서, 대응하는 신호선803을 동시에 ADC회로805에 접속할 필요가 있다. 이것에 의해, 1회의 AD변환으로 2행분의 AD변환에 상당하는 신호가 얻어지고, 통상 독출 동작의 절반의 시간에서 AD변환을 종료하는 것이 가능해진다.

더욱, 시각 t2이후에서 AD변환이 종료한 타이밍에서, 각 ADC회로805에 출력하는 신호PSAVE를 High레벨로 한다. 이에 따라, ADC회로805는 전력 절약동작으로 바뀐다. 그리고 시각 t3의 직전에서, Low레벨로 함으로써, 전력 절약동작을 종료해 다음 신호에 AD변환이 가능해진다.

또, 본 실시형태에 있어서는 행방향의 가산만을 행하는 동작을 예시했지만, 제1의 실시형태에서 도시한 바와 같이 열방향의 가산 독출 동작을 조합하는 것에 의해, 행방향과 열방향의 양쪽의 가산을 동시에 실현하는 것도 가능해진다.

이와 같이 ADC회로805 앞에 설치되는 MPX회로804에 대하여 가산 대상이 되는 열 또는 행에 대응하는 화소부11로부터 접속 가능하므로, 통상 독출 동작 및 가산 독출 동작의 양쪽을 실현할 수 있다. 더욱, AD변환 시간이 단축한 시간에 있어서 ADC회로805를 전력 절약동작시키는 것에 의해, 프레임 레이트를 유지한 채로 촬상 소자106 전체의 전력 절약화를 실현하는 것이 가능해진다. 또한, 본 실시형태에 있어서, 신호 가산수는 2행분으로 했지만, 3행이상을 가산하도록 해도 좋다. 또한, 열방향의 가산과 조합해도 좋고, 그 경우에 있어서, 열방향의 가산수와 행방향의 가산수는 반드시 동일하지 않아도 좋다.

또, 도6에 있어서 소정의 개수의 화소부11을 포함하는 화소 블록12에 대하여 1개의 신호 처리부21이 배치되어 있는 예를 나타냈지만, 화소 블록12에 포함되는 화소부11끼리는 반드시 인접하고 있을 필요는 없다. 예를 들면, 각 동일 색의 화소를 가산한 후의 색중심(샘플링 주기)을 고려했을 경우에는, 도13에 있어서 실선으로 나타내는 화소부11로 이루어진 블록을 화소 블록12로 하고, 각 화소부11로부터의 신호선803을 하나의 MPX회로804에 접속하도록 해도 좋다. 도13에 나타내는 화소 블록을 채용 함으로써, 열방향으로 3화소분의 신호를 가산할 경우, 열방향에 있어서 가산후의 색중심을 갖추는 것이 가능하게 된다. 또한, 수직방향으로도 마찬가지의 배치로 하므로, 수직방향도 색중심을 갖추는 것도 가능하다.

(제3의 실시형태)

제1의 실시형태 및 제2의 실시형태에 있어서는, MPX회로804에 있어서 신호 가산을 행해서 AD변환 시간을 단축하고, 그 동안에 ADC회로805를 전력 절약동작시키는 제어에 관해서 설명했다. 본 실시형태에 있어서는, MPX회로804에 있어서 신호 가산을 행하는 점은 공통으로 하여, 가산 독출 동작시에 사용하지 않는 ADC회로805에 대한 전력 절약동작의 제어에 관해서 설명한다.

도14를 사용하여, 본 실시형태에 있어서의 촬상 소자106에 있어서의 각 화소부11로부터 신호를 독출하기 위한 독출 회로에 관해서 설명한다. 도14는 제1의 실시형태에 있어서의 도8에 상당하고, 촬상 소자106의 독출 회로에 관한 등가 회로를 나타내고 있다. 도8과 같은 구성 요소에 관해서는, 동일한 부호를 부착한다.

도14에 있어서 각 화소부11로부터 출력되는 신호는 신호선803을 경유해서 독출된다. 화소부11의 각 열에 대하여 4개의 신호선803을 가지고 있다. 각각의 신호선을 col_xN(x:화소부11의 열번호, N: A 내지 D)로 나타낸다. 신호선803은, 다른 열에 있어서도, 1열째의 화소부11과 같이 배치되어 있다. 또한, 도14에 있어서의 제1의 실시형태 및 제2의 실시형태에 있어서의 회로에 있어서의 차이점은, 신호 처리부21의 구성에 가해진 MPX회로1404와, PSAVE제어부1406이다.

도14에 있어서, MPX회로804a에는, R의 칼라 필터를 구비하는, 1행째 및 3행째이며, 1∼12열 중 기수열에 위치하는 화소부11의 신호가 입력된다. 또한, MPX회로804b에는, G의 칼라 필터를 구비하는, 2행째 및 4행째이며, 1∼12열 중 기수열에 위치하는 화소부11의 신호가 입력된다. 그리고, MPX회로1404에는, MPX회로804a의 출력과 MPX회로804b의 출력이 입력된다. MPX회로1404의 출력은 제어 신호인 신호MPX2에 근거해서 제어되고, MPX회로804a의 출력 또는 MPX회로804b의 출력 중 어느 하나를 ADC회로805a에 출력할지를 바꾸는 동작을 행한다. 구체적으로는, 신호MPX2가 Low레벨일 경우에는 MPX회로804a의 출력을 출력하고, High레벨일 경우에는 MPX회로804b의 출력을 출력한다. 본 동작에 의해, MPX회로804a의 출력 및 MPX회로804b의 출력을 ADC회로805a의 하나로 AD변환하는 것이 가능해진다.

또, ADC회로805b에는, MPX회로804b의 출력이 입력되어, MPX회로804b의 출력을 AD변환한다. 그러나, 상기한 바와 같이 MPX회로804a의 출력 및 MPX회로804b의 출력을 ADC회로805a의 하나로 AD변환할 경우에는, ADC회로805b를 동작시킬 필요가 없다

또, 본 실시형태의 ADC회로805는, 각각 개별로 전력 절약동작을 행하는 것이 가능하다. 해당 전력 절약동작을 제어하기 위해서, 제2의 기판20에 있어서는 PSAVE제어부1406이 설치된다. PSAVE 제어부1406으로부터의 개별의 제어 신호(PSAVEl 및 PSAVE2)에 따라서 ADC회로805a 및 ADC회로805b는 각각 전력 절약동작을 시작 또는 종료한다. 따라서, ADC회로805a만으로 AD변환 동작을 행할 경우에는 ADC회로805b에 대하여만 신호PSAVE2를 사용해서 전력 절약동작을 행하도록 하는 것이 가능하다.

도15는, 제3의 실시형태에 있어서 촬상 소자106의 가산 독출 동작을 나타낸 도다. 도15에서의 동작은, 화소부11로부터 독출하는 신호를 AD변환 전에 가산하면서 순차 독출을 행한다. 이 가산 독출 동작은 주로 동화상을 취득할 경우에 사용된다. 도15에 있어서는, 초점검출용의 신호를 출력하지 않고, 촬상용의 신호만을 출력할 경우에 대해서 설명한다. 또한, 도15에 있어서 표시하고 있는 신호선은 도10등에 대하여 MPX회로1404를 제어하기 위한 신호MPX2와, PSAVE제어부1406으로부터의 신호PSAVE1, 신호PSAVE2가 추가되어 있다. 더욱, 제1의 실시형태 및 제2의 실시형태에서 나타낸 동작과 공통하는 동작에 관해서는, 그 설명을 생략한다.

시각 t2에, 수직주사 회로는, 1행째 및 2행째의 화소부11에 출력하는 신호PRES를 Low레벨로 한다. 이에 따라, 각 열의 신호선803에는, 화소부11로부터 N신호가 출력된다. 이에 따라, 1∼12열 중 1행째 및 2행째이며 기수열의 화소부11에 대응하는 N신호가 MPX회로804a 및 MPX회로804b에 입력되게 된다.

시각 t2이후, MPX회로804는, TG113으로부터 공급되는 신호MPX 및 신호MPX2에 의해, 1∼12열 중 기수열의 화소부11에 대응하는 신호선803을, 순차 ADC회로805a에 접속한다. 또한, 본 실시형태의 가산 독출 동작에 있어서는, ADC회로805a에 대하여 복수의 신호선803이 동시에 접속된다. 구체적으로는, 1행째이며 1열째의 화소부11에 대응하는 Col_1A와 3열째의 화소부11에 대응하는 Col_3A가 MPX회로804a에 동시에 접속된다. 이 동작에 의해, MPX회로804a의 출력은, 동시에 접속된 신호선803에 출력되어 있는 신호끼리가 가산 평균된 신호가 되고, 열방향으로 신호 가산이 실현된다. 그리고, 동일 타이밍에서 신호MPX2는 Low레벨로 제어되어, MPX 회로1404의 출력으로서 MPX회로804a의 출력이 ADC회로805a에 입력된다.

더욱, 시각 t2이후에서 1열째와 3열째의 AD변환이 종료한 타이밍에서, 2행째이며 1열째의 화소부11에 대응하는 Col_1B와 3열째의 화소부11에 대응하는 Col_3B가 MPX회로804b에 동시에 접속된다. 이 동작에 의해, MPX회로804b의 출력은, 동시에 접속된 신호선803에 출력되어 있는 신호끼리가 가산 평균된 신호가 되고, 열방향으로 신호 가산이 실현된다. 그리고, 동일 타이밍에서 신호MPX2는 High레벨로 제어되어, MPX 회로1404의 출력으로서 MPX회로804b의 출력이 ADC회로805b에 입력된다.

그리고, 상기 동작을 반복해서 가산 독출 동작을 행하는 것으로, 통상 독출 동작에 있어서의 1행분의 시간에서 2행분의 AD변환 동작을 종료하는 것이 가능해진다. 즉, 통상 독출 동작에서는 2개 필요하였던 ADC회로805가, 하나의 ADC회로805에서 화소 블록12 전체를 독출하기 위해서는 충분해진다. 따라서, 불필요해진 ADC회로805b에 대하여는, 신호PSAVE2를 High레벨로 제어하고, 가산 독출 동작중은 항상 전력 절약동작을 행할 수 있고, 크게 소비 전력을 감소하는 것이 가능해진다.

또, 본 실시형태에 있어서도 제2의 실시형태와 마찬가지로 ADC회로805a에 있어서의 AD변환 동작이 종료한 시점에서 신호PSAVE를 High레벨로 함으로써, 더욱 전력 절약화를 꾀할 수 있다.

이와 같이 신호 처리부21에 복수의 MPX회로를 설치하는 것에 의해, 가산 독출 동작에 있어서, 동작시킬 필요가 없는 ADC회로를 벌 수 있다. 그리고, 해당 ADC회로를 전력 절약동작시키는 것에 의해, 프레임 레이트를 유지한 채로 촬상 소자106 전체의 전력 절약화를 실현하는 것이 가능해진다. 또한, 본 실시형태에 있어서, 신호 가산수는 2열분으로 했지만, 3열이상을 가산하도록 해도 좋다. 또한, 행방향의 가산과 조합해도 좋고, 그 경우에 있어서, 열방향의 가산수와 행방향의 가산수는 반드시 동일하지 않아도 좋다.

또, 본 실시형태에 있어서 복수의 신호선803의 신호를 가산 함으로써, AD변환 시간을 단축했지만, 선별동작을 조합하는 것으로도 마찬가지로 AD변환 시간을 단축하는 것이 가능하다. 예를 들면, 실시형태에 있어서 3열째, 7열째, 11열째의 신호선803을 접속시키지 않고, 1열째, 5열째, 9열째의 신호의 신호선803만을 도15에 나타내는 소정의 각 타이밍에서 독출하는 것도 가능하다.

더욱, 선별 독출을 행할 경우에는, 신호선803과 MPX회로804와의 접속을 연구함으로써, MPX회로1404를 생략하는 것도 가능하다. 일례로서 선별되는 대상의 화소부11(예를 들면, 3열째, 7열째, 11열째의 화소부11)로부터의 신호선803을 MPX회로804b에 접속한다. 그리고, 독출하는 대상의 화소부11 (예를 들면, 1열째, 5열째, 9열째의 화소부11)로부터의 신호선803을 MPX회로804a에 접속한다. 이러한 접속을 행하는 것에 의해, 선별 독출 동작시는 MPX회로804b 및 ADC회로805b를 전력 절약화 함으로써, 제3의 실시형태와 동일한 효과를 얻는 것이 가능해진다.

또, 제1 내지 제3의 실시형태에 있어서, 화소 블록12의 끝에 위치하는 화소부11(예를 들면 1열째)로부터 신호를 독출하고 있지만, 신호 독출의 순번은 이것에 한정되지 않는다. 예를 들면, 반대의 순번으로 독출해도 좋고, 1개 걸러서 독출해도 좋다.

(제4의 실시형태)

제1의 실시형태 내지 제3의 실시형태에 있어서, MPX회로804에 있어서 신호 가산 등을 행하면서, 독출 기간에 있어서 AD변환 동작을 행하지 않고 있는 타이밍에서 ADC회로805의 전력 절약동작을 제어하는 예를 나타냈다. 그러나, 촬상 소자106을 사용한 촬상 장치100의 동작에 있어서는, ADC회로805에 대하여 전력 절약동작을 설치가능한 타이밍은 그 외에도 존재한다.

도16은, 촬상 장치100에 있어서 1장의 화상을 촬상할 때의 타이밍을 나타내고 있다. 신호VD는 수직동기 신호이며, TG113으로부터 촬상 소자106에 공급된다. 또한, 신호VD는 DFE1O8이나 DSP1O9등의 다른 구성 요소에도 공급되고, 촬상 장치100 전체의 동작 타이밍의 동기를 취하는 역할을 담당하고 있다. 또한, 신호VD의 주기는 동화상을 취득하기 위한 프레임 레이트에 대응하고, 본 실시형태에 있어서는 1/120초로 한다. 내부HD는 수평동기 신호이며, TG113으로부터 공급되는 신호VD에 동기해서 촬상 소자106내의 회로에 의해 생성되는 내부신호다. 촬상 소자106의 동작은 내부HD에 의해, 타이밍이 규정되고, 예를 들면 화소부11의 리셋트 동작이나 독출동작이 제어된다. 촬상 소자106은 1HD기간중에 소정의 행수에 대응하는 화소부11로부터의 신호를 출력한다. 또한, 본 실시형태에 있어서 촬상 소자106이 1프레임 분의 화상신호를 출력하는데 요하는 시간(독출 기간)은 1/180초로 한다.

도16에 나타낸 대로, 1장의 화상을 취득하기 위해서 필요한 독출 기간은 1/180초로 하면, 프레임 레이트에 대하여는 충분히 빠르기 때문에, 잉여시간은 블랭킹 기간이 된다. 블랭킹 기간 동안은, 신호의 독출 및 AD변환 동작은 행해지지 않는다. 그 때문에, 본 기간 동안은 전력 절약동작이 가능해진다. 도16에 나타낸 대로, 블랭킹 기간 동안에 신호PSAVE를 High레벨로함으로써, 전력 절약동작을 달성할 수 있다.

또, 원활한 동화상을 취득하기 위해서는 프레임 레이트가 일정할 필요가 있다. 프레임 레이트를 가변하지 않고 일정하게 했을 경우, 블랭킹 기간은 촬상 소자106으로부터 독출되는 신호량에 의존한다. 예를 들면 도17에 도시한 바와 같이, 소정의 프레임 레이트(예를 들면 60fps)의 동화상을 촬상하고 있는 한가운데에 정지 화상을 취득하는 것 같은 경우를 상정한다. 동화상에 필요한 화소수가 800만 화소라고 했을 경우에, 정지 화상에 사용할 수 있는 화소수가 4배의 3200만 화소이라고 한다. 그렇다면 필연적으로 동화상 촬상에 대하여 정지 화상 촬상시의 블랭킹 기간은 짧아진다. 이러한 경우에는, 도17에 도시한 바와 같이 동화상 촬상시의 블랭킹 기간만 전력 절약동작을 실행하고, 정지 화상 촬상시에는 행하지 않도록 하는 것이 바람직하다. 연속해서 촬상하는 동화상에 대하여 정지 화상의 촬상은 단발적으로 행해지기 때문에, 정지 화상 촬상일 때 전력 절약동작을 실행하지 않아도 촬상 소자106 전체로서는 전력 절약화를 꾀하는 것이 가능하다.

또, 블랭킹 기간과 마찬가지로 신호의 독출 및 AD변환 동작이 행해지지 않는 기간으로서는 축적 기간이 있다. 도18a에 도시한 바와 같이 촬상 소자106은, 화소부11을 리셋트한 뒤에, 소정의 축적 기간 동안 노광하고, 그 후 독출 기간에 있어서 신호가 독출된다. 축적 기간은 피사체의 밝기에 근거해서 유저 자신 또는 자동으로 결정되고, 그 기간은 신호VD 또는 내부 HD에 의해 규정된다. 본 실시형태의 촬상 소자106은 해당 축적 기간에 있어서도 전력 절약동작은 설정가능하다.

또, 도18b에서 도시한 바와 같이 축적 기간이 짧을 경우(예를 들면 1/1000초정도)에는 전력 절약동작을 설정할 수 있는 기간이 짧고, 전력 절약동작으로부터의 복귀의 영향도 고려해서 전력 절약동작의 설정은 행하지 않도록 제어한다. 일례로서는 1/8초 내지 1초이상의 축적 기간이 설정되었을 경우에 축적 기간중에 있어서 전력 절약동작을 설정하는 것이 바람직하다.

(제5의 실시형태)

제4의 실시형태에 있어서, 촬상 소자106이 사용되는 촬상 장치100에 있어서의 촬상 동작에 있어서 ADC회로805의 전력 절약동작을 실행하는 타이밍에 관해서 설명했다. 본 실시형태에 있어서는, 촬상 소자106의 회로 어레이에 있어서 영역을 구분해서 전력 절약동작을 실행하는 동작에 관해서 상세하게 설명한다.

도19a 및 19b는 촬상 소자106의 제2의 기판20에 형성된 회로 어레이를 나타내고 있는, 회로 어레이의 각 요소는 신호 처리부21을 나타내고 있고, 전체적으로 수평방향으로 n개, 수직방향으로 m개의 신호 처리부21이 배치되어 있다. 도19a는 통상의 촬상 상태를 나타내고 있고, 화면전체를 사용해서 화상을 취득하기 때문에, 모든 회로 어레이를 사용해서 신호의 독출을 행한다.그 때문에, 모든 신호 처리부21은 통상 동작으로 설정된다. 한편으로, 도19b는 클립 촬상 상태(수평i∼k열, 수직h∼j행만을 사용하는 촬상)를 나타내고 있고, 화면의 중앙부로부터만을 사용해서 화상을 취득하기 때문에, 주변부의 회로 어레이는 사용하지 않는다. 그 때문에, 주변부의 신호 처리부21은 클립 촬상 상태 동안은 전력 절약동작으로 설정된다.

도20 및 도21을 사용해서 본 실시형태에 있어서의 영역마다 전력 절약동작을 실행하기 위한 회로 구성을 설명한다. 도20은 신호PSAVE의 공급 선의 배선 레이아웃을 도시한 도면이다. 본 실시형태의 신호PSAVE는, 각 신호 처리부21에 대하여 수평제어용의 PSAVE_H(n)(n:열번호)과 수직제어용의 PSAVE_V(m)(m:행번호)에 의해 공급된다. PSAVE_H(n)과 PSAVE_V(m)은 도시되지 않은 드라이버 회로에 의해 접속되고, TG113으로부터의 타이밍 신호 등에 의해 제어된다.

도21을 사용해서 촬상 소자106에 있어서의 각 화소부11로부터 신호를 독출하기 위한 독출 회로에 관해서 설명한다. 도21은 제5의 실시형태에 있어서의 촬상 소자106의 독출 회로에 관한 등가 회로를 나타내고 있다. 도21은 제1의 실시형태에 있어서의 도8에 상당한다. 도8와 같은 구성 요소에 관해서는, 동일한 부호를 부착한다.

도21에 있어서 각 화소부11로부터 출력되는 신호는 신호선803을 경유해서 독출된다. 화소부11의 각 열에 대하여 4개의 신호선803을 가지고 있다. 도21에 있어서의 제1의 실시형태에 있어서의 회로와의 차이점은, PSAVE제어부2106이다. PSAVE 제어부2106에는 도20을 사용해서 설명한 PSAVE_H(n)과 PSAVE_V(m)이 입력된다. 그리고, PSAVE제어부2106은 AND회로를 포함하고, PSAVE_H(n)과 PSAVE_V(m)중 어느 하나로부터 High레벨의 신호가 공급되었을 경우에 ADC회로805를 전력 절약동작으로 제어한다. 이렇게 PSAVE_H(n)과 PSAVE_V(m)을 사용하므로, 회로 어레이내의 임의의 신호 처리부21에 대하여 전력 절약동작의 제어가 가능해진다. 또한, 회로 어레이내의 임의의 영역에서 보다 간단하고 쉽게 전력 절약동작의 제어를 가능하게 하기 위해서, 신호 처리부21에는 도시되지 않은 래치 회로를 설치하는 것이 바람직하다. 이것은 PSAVE_H(n)와 PSAVE_V(m)의 양쪽으로부터 High레벨이 되어 전력 절약동작에 제어된 것을 래치에 기억하고, 그리고 래치가 리셋트될 때까지는 그 상태를 보유하는 것이 가능해진다. 이것에 의해, 전력 절약동작으로 제어하고 싶은 신호 처리부21에 대응하는 PSAVE_H(n)과 PSAVE_V(m)에 항상 High레벨을 공급할 필요가 없어지고, 보다 높은 자유도로 영역선택이 가능해진다. 일례로서는 화소 어레이중에 복수영역에서 전력 절약동작을 제어하는 것이 가능해진다. 또한, 보다 높은 자유도로 전력 절약동작을 제어할 경우에는, PSAVE_H(n) 또는 PSAVE_V(m)의 배선수를 늘리는 것으로 대응할 수 있다.

(제6의 실시형태)

도22는, 촬상 소자106의 통상 독출 동작에 더하여 초점검출용의 신호 독출 동작을 나타낸 도다. 도22로의 동작은, 화소부11로부터 독출하는 신호를 가산하지 않고 순차 독출을 행한다. 도22에 있어서는, 초점검출용의 신호와 촬상용의 신호를 출력할 경우에 대해서 설명한다. 즉, 화소부11은, 복수의 PD 중 일부만의 PD의 신호에 근거하는 제1의 신호의 출력을 행하고, 더욱 복수의 PD의 신호에 근거하는 제2의 신호의 출력을 행한다. 또한, 도22에 있어서 표시하고 있는 신호선은 도9와 동일하다. 더욱, 제1의 실시형태에서 나타낸 동작과 공통하는 동작에 관해서는, 그 설명을 생략한다.

시각 t3에, 수직주사 회로는, 1행째의 화소부11에 출력하는 신호PTXA만을 High레벨로 한다. 이에 따라, PD401a가 축적한 전하가, 전송 트랜지스터402a를 통해 FD부403에 전송된다. 이에 따라, FD부403은, PD401a에 대응하는 전위가 된다. 그리고, PD401a만의 전하에 의한 FD부403의 전위에 근거해서 증폭 트랜지스터404가 A신호를 출력한다. 각 열의 신호선803에는, 1행째의 화소부11의 A신호가 출력되어 있다. 이에 따라, 1∼12열 중 기수열의 화소부11에 대응하는 A신호가 동 기간에 MPX회로804a에 입력되게 된다. 본 실시형태에 있어서, 시각 t3이후의 기간은 A신호용 독출 기간에 상당한다.

시각 t4이후, MPX회로804a는, TG113으로부터 공급되는 신호MPX에 의해, 1∼12열 중 기수열의 화소부11에 대응하는 신호선803을, 순차 ADC회로805a에 접속한다.

ADC회로805a는, MPX회로804a로부터 출력되는, 1행째의 화소부11에 대응하는 1열째의 신호선803의 A신호를 디지털 신호로 AD변환한다. 그 후, 순차, 1∼12열 중 기수열의 화소부11에 대응하는 신호선803에 출력되어 있는 A신호를 디지털 신호로 AD변환한다. 각 A신호는 MPX회로804a에 이미 입력되어 있기 때문에, MPX회로804a의 출력을 바꾸는 것만으로 고속의 AD변환이 가능해진다. 본 실시형태에 있어서, 시각 t4이후의 기간은 A신호용 AD변환 기간에 상당한다.

시각 t4에, 수직주사 회로는, 3행째의 화소부11에 출력하는 신호PTXA만을 High레벨로 한다. 이에 따라, PD401a가 축적한 전하가, 전송 트랜지스터402a를 통해 FD부403에 전송된다. 이에 따라, FD부403은, PD401a에 대응하는 전위가 된다. 그리고, PD401a만의 전하에 의한 FD부403의 전위에 근거해서 증폭 트랜지스터404가 A신호를 출력한다. 각 열의 신호선803에는, 3행째의 화소부11의 A신호가 출력되어 있다. 이에 따라, 1∼12열 중 기수열의 화소부11에 대응하는 A신호가 동 기간에 MPX회로804a에 입력되게 된다. 본 실시형태에 있어서, 시각 t4이후의 기간은 A신호용 독출 기간에 상당한다.

시각 t5이후, MPX회로804a는, TG113으로부터 공급되는 신호MPX에 의해, 1∼12열 중 기수열의 화소부11에 대응하는 신호선803을, 순차 ADC회로805a에 접속한다.

ADC회로805a는, MPX회로804a로부터 출력되는, 3행째의 화소부11에 대응하는 1열째의 신호선803의 A신호를 디지털 신호로 AD변환한다. 그 후, 순차, 1∼12열 중 기수열의 화소부11에 대응하는 신호선803에 출력되어 있는 A신호를 디지털 신호로 AD변환한다. 본 실시형태에 있어서, 시각 t5이후의 기간은 A신호용 AD변환 기간에 상당한다.

또, 시각 t5에, 수직주사 회로는, 1행째의 화소부11에 출력하는 신호PTXA, PTXB를 High레벨로 한다. 이에 따라, PD401a, 401b가 축적한 전하(본 실시형태에서는 전자다)가, 전송 트랜지스터402a, 402b를 통해 FD부403에 전송된다. FD부403에서는, PD401a, 401b의 각각의 전하가 가산된다. 이에 따라, FD부403은, 시각 t3에서 전송된 PD401a의 전하에 더하여, 시각 t5에 있어서의 PD401a, 401b의 각각의 전하를 가산한 전하에 대응하는 전위가 된다. 각 열의 신호선803에는, 1행째의 화소부11의 A+B신호가 출력되어 있다. 이에 따라, 1∼12열 중 기수열의 화소부11에 대응하는 A+B신호가 동 기간에 MPX회로804a에 입력되게 된다. 본 실시형태에 있어서, 시각 t5이후의 기간은 A+B신호용 독출 기간에 상당한다.

시각 t6이후, MPX회로804a는, TG113으로부터 공급되는 신호MPX에 의해, 1∼12열 중 기수열의 화소부11에 대응하는 신호선803을, 순차 ADC회로805a에 접속한다.

ADC회로805a는, MPX회로804a로부터 출력되는, 1행째의 화소부11에 대응하는 1열째의 신호선803의 A+B신호를 디지털 신호로 AD변환한다. 그 후, 순차, 1∼12열 중 기수열의 화소부11에 대응하는 신호선803에 출력되어 있는 A+B신호를 디지털 신호로 AD변환한다. 본 실시형태에 있어서, 시각 t6이후의 기간은 A+B신호용 AD변환 기간에 상당한다.

또, 시각 t6에, 수직주사 회로는, 3행째의 화소부11에 출력하는 신호PTXA, PTXB를 High레벨로 한다. 이에 따라, PD401a, 401b가 축적한 전하(본 실시형태에서는 전자다)가, 전송 트랜지스터402a, 402b를 통해 FD부403에 전송된다. FD부403에서는, PD401a, 401b의 각각의 전하가 가산된다. 이에 따라, FD부403은, 시각 t4에서 전송된 PD401a의 전하에 더하여, 시각 t6에 있어서의 PD401a, 401b의 각각의 전하를 가산한 전하에 대응하는 전위가 된다. 각 열의 신호선803에는, 3행째의 화소부11의 A+B신호가 출력되어 있다. 이에 따라, 1∼12열 중 기수열의 화소부11에 대응하는 A+B신호가 동 기간에 MPX회로804a에 입력되게 된다. 본 실시형태에 있어서, 시각 t6이후의 기간은 A+B신호용 독출 기간에 상당한다.

시각 t7이후, MPX회로804a는, TG113으로부터 공급되는 신호MPX에 의해, 1∼12열 중 기수열의 화소부11에 대응하는 신호선803을, 순차 ADC회로805a에 접속한다.

ADC회로805a는, MPX회로804a로부터 출력되는, 3행째의 화소부11에 대응하는 1열째의 신호선803의 A+B신호를 디지털 신호로 AD변환한다. 그 후, 순차, 1∼12열 중 기수열의 화소부11에 대응하는 신호선803에 출력되어 있는 A+B신호를 디지털 신호로 AD변환한다. 본 실시형태에 있어서, 시각 t7이후의 기간은 A+B신호용 AD변환 기간에 상당한다.

이와 같이, A+B신호를 독출하기 전에 A신호를 독출하는 것으로, 초점검출용의 신호와 화상용 신호의 양쪽을 독출하는 것이 가능해진다. 또한, 초점검출에 사용하는 B신호는, A신호와 A+B신호를 독출한 뒤에 양자를 감산 함으로써 산출한다.

(제7의 실시형태)

제1의 실시형태 내지 제3의 실시형태에 있어서 촬상 소자106 내부의 구성에 관해서 예시했지만, 화소부11로부터 고속으로 신호를 독출하기 위해서, 복수의 회로를 병렬로 배열하고, 각각의 회로에서 동시 독출 동작이 행해지게 된다. 한편으로, 일안 레플렉스로 대표되는 촬상 장치에 사용되는 촬상 소자는 대각길이로 수 센티미터의 사이즈가 된다. 그 때문에 촬상 소자 내부의 기준전압 레벨 등의 면내 불균일성은 무시할 수 없다. 또한, 제조 불균일성이나 회로의 배선길이의 비대칭성으로부터 병렬로 배열된 회로마다 출력 불균일성이 생기는 경우가 있다. 본 실시형태에 있어서는, 해당 불균일성을 보정하는 방법에 관해서 설명한다. 또한, 촬상 소자106에 있어서의 독출 회로에 관해서는, 도8에 나타낸 제1의 실시형태의 독출 회로를 전제로서 설명한다. 또한, 보정의 예로서는 오프셋 보정 및 게인 보정을 들 수 있다. 보정 파라미터로서는 사전에 ROMl19등에 기억시켜 둔 값을 사용해도 좋고, 신호를 독출하기 직전 또는 직후에 실시간으로 생성한 값을 사용하여 행해도 좋다.

도23은 하나의 신호 처리부21과 그것에 대응하는 화소 블록12를 나타내고 있다. 해당 화소 블록12는 도8에 나타낸 대로, R의 칼라 필터를 가지는 화소부11이 배치되는 1행째, 3행째와, G의 칼라 필터를 가지는 화소부11이 배치되는 2행째와 4행째에서는 다른 MPX회로804 및 ADC회로805를 경유해서 독출된다. 따라서, 도23에 P로 나타낸 1행째, 3행째와, Q로 나타낸 2행째, 4행째에서는 다른 보정값을 사용해서 보정하는 것이 바람직하다. 이것은, 주기적인 회로에서는 공통의 회로 불균일성이 발생하면 생각되기 때문이고, 주기적으로 동일한 보정값을 사용하는 것으로, 보정에 사용하는 파라미터수를 저감할 수 있기 때문에, 처리 부하의 감소 및 소비 전력화를 달성할 수 있다.

도24a 및 24b는 제1의 기판10에 있어서의 화소 어레이 및 그것에 대응하는 보정 파라미터를 나타내고 있다. 도24a에 도시한 바와 같이 화소 어레이내에는 수평방향으로 n개, 수직방향으로 m개의 화소 블록12를 구비하고 있다. 본 실시형태의 촬상 소자106은 수직방향에 인접하는 화소 블록12에서, MPX회로 및 ADC회로를 공통화하는 구성으로 한다. 이 구성에 있어서는 회로를 공통화하고 있는 두개의 화소 블록12를 하나의 단위로서, 대응하는 보정 파라미터를 잡는 것이 바람직하다. 도24b는 각 단위에 대응하는 보정 파라미터를 나타내고 있다. 하나의 직사각형이 하나의 보정 파라미터를 나타내고 있고, 각각의 보정 파라미터에는 도23에서 설명한 바와 같이 행마다 P와 Q로 나타낸 보정 파라미터가 포함된다.

또, 도23에서는 행단위로 다른 보정 파라미터를 구비하는 예를 나타냈지만, 이것에 한정되는 것이 아니다. 도8에 도시한 바와 같이 하나의 열에는 복수 라인(도8에 있어서는 4개)의 신호선803이 설치된다. 그 때문에, 각각의 신호선803에 대응해서 보정 파라미터를 구비하는 것도 유효하다. 도25는 4개의 신호선을 A∼D로 하여, 각각의 신호선에 대응하는 보정 파라미터를 나타내고 있다. 도24a 및 24b를 사용해서 설명한 바와 같이, ADC회로를 공통화하고 있는 단위로도 보정 파라미터를 구비하는 것으로 해서 도25에 도시한 바와 같이 수직방향으로 다른 파라미터를 가지고 있다.

이상, 촬상 소자106을 구성하는 회로 주기에 맞춰서 보정 파라미터를 구비하는 예를 나타냈지만, 보정 파라미터는 화소 블록마다 기억하지 않고 함수형식을 기억하도록 해도 좋다. 또한, 회로의 주기성이 가산 독출 동작 등에 의해 변화될 경우에는 동작 모드에 따라서 보정 파라미터를 바꾸는 것이 바람직하다. 그 외, ISO감도, 노광 시간등의 촬상 조건에 따라서 변경해도 좋다. 또한. 본 실시형태에 있어서는, 회로 주기에 맞춰서 보정 파라미터를 구비해서 보정하는 예를 나타냈지만, 회로 주기마다 복수의 보정을 개별로 행하도록 해도 좋다.

(제8의 실시형태)

도26은, 촬상 소자106의 ADC회로805의 등가 회로도다. ADC 회로805는 입력 단자IN 및 출력 단자OUT를 가지고, 입력 단자IN으로부터 입력된 아날로그 신호Sin(MPX회로804의 출력)을 디지털 신호Sout로 변환해서 출력 단자OUT로부터 출력한다. 이 아날로그 신호Sin은, 제1의 실시형태에서 설명한, N신호와 A+B신호(S신호)의 한쪽 혹은 양쪽으로 할 수 있다. ADC 회로805는 MPX회로804의 출력을 5비트의 분해능으로 디지털 신호Sout로 변환한다.

ADC회로805는 아날로그 신호Sin과의 비교에 사용되는 비교 신호를 생성하는 생성 회로810을 더욱 가진다. 생성 회로810은 바이너리 웨이트의 용량값을 가지는 복수의 용량소자cpO∼cp4와, 용량소자cpO∼cp4에 접속된 복수의 스위치swO∼sw4를 가진다. 복수의 스위치swO∼sw4에 의해, 용량소자cpO∼cp4 중 1개이상을 선택하는 스위치 회로가 구성된다. 바이너리 웨이트란, 공비2의 등비수열을 이루는 무게(용량값)의 집합이다. 도26의 예에서는, 용량소자cpO∼cp4는 순서대로, 1C, 2C, 4C, 8C, 16C의 용량값을 가진다. 용량소자cpO∼cp4의 한쪽의 전극은 생성 회로810의 공급 단자SPL에 접속되고, 다른쪽의 전극은 각각 스위치swO∼sw4에 접속된다. 스위치swO∼sw4는 각각, 일단이 용량소자cpO∼cp4에 접속되고, 타단이 단자A와 단자B와의 사이를 토글 한다. 단자A에는 접지전위GND가 공급되고, 단자B에는 기준전압VRF가 공급된다. 기준전압VRF는 ADC805의 외부로부터 공급되는 정전압이며, 접지전위GND보다도 큰 값이다. 스위치swO가 단자A에 토글 하면, 용량소자cpO에 접지전위GND가 공급되고, 스위치swO가 단자B에 토글 하면, 용량소자cpO에 기준전압VRF가 공급된다. 다른 스위치swl∼sw4에 대해서도 마찬가지다. 스위치swO∼sw4이 바뀌는 것에 의해, 공급 단자SPL과 기준전압VRF와의 사이에 접속되는 용량소자의 합성 용량값이 변화되고, 그 결과로서 공급 단자SPL로부터 출력되는 비교 신호Vcmp의 값이 변화된다.

생성 회로810의 공급 단자SPL에는 더욱, ADC회로805의 외부로부터의 램프 신호Vrmp이 용량소자cp5를 통해 공급된다. 용량소자cp5는 램프 신호Vrmp의 크기를 조정하기 위한 용량소자이며, 1C의 용량값을 가진다. 다시 말해, 용량소자cp5의 용량값은, 바이너리 웨이트의 용량값을 가지는 용량소자군cpO∼cp4의 최소의 용량값과 마찬가지다. 램프 신호Vrmp의 값이 변화되면 공급 단자SPL로부터 출력되는 비교 신호Vcmp의 값도 변화된다.

공급 단자SPL과 기준전압VRF와의 사이에 접속되는 용량소자의 집합과, 램프 신호Vrmp의 값을 조합하는 것에 의해, 비교 신호Vcmp는 접지전위GND이상, 기준전압VRF이하의 임의의 값을 취할 수 있다.

ADC회로805는 비교기815를 더욱 가진다. 비교기815는 아날로그 신호Sin의 값과 비교 신호Vcmp의 값과를 비교하고, 비교 결과에 따른 신호를 출력한다. 비교기815의 비반전 단자에는 용량소자cp6을 통해 아날로그 신호Sin이 공급되고, 비교기815의 반전 단자에는 생성 회로810의 공급 단자SPL로부터 비교 신호Vcmp가 공급된다. 그것에 의하여, 아날로그 신호Sin의 값이 비교 신호Vcmp의 값이상의 경우에 High레벨이 출력되고, 아날로그 신호Sin의 값이 비교 신호Vcmp의 값미만의 경우에 Low레벨이 출력된다. 이 예에서는 아날로그 신호Sin의 값과 비교 신호Vcmp의 값이 마찬가질 경우에 High레벨을 출력하고 있지만, Low레벨을 출력해도 좋다. 용량소자cp6은 아날로그 신호Sin의 값을 비교 신호Vcmp과의 비교가 가능한 범위로 조정한다. 본 실시형태에서는, 설명을 간단히 하기 위해서, 아날로그 신호Sin의 값은 접지전위GND이상, 기준전압VRF이하이며, 아날로그 신호Sin과 같은 크기의 신호가 비교기815의 비반전 단자에 공급되는 경우를 다룬다.

도26의 예에서는 아날로그 신호Sin을 비교기815의 비반전 단자에 공급하고, 비교 신호Vcmp를 비교기815의 반전 단자에 공급하지만, 아날로그 신호 Sin의 값과 비교 신호Vcmp의 값과의 대소관계를 판정할 수 있으면 다른 구성도 취할 수 있다. 예를 들면, 아날로그 신호Sin과 비교 신호Vcmp과의 차이를 비교기815의 비반전 단자에 공급하고, 접지전위GND를 비교기815의 반전 단자에 공급해도 좋다.

ADC회로805는 스위치sw5, sw6을 더욱 가진다. 이것들의 스위치sw5, sw6이 도통 상태가 되면, 비교기815의 비반전 단자, 반전 단자에 접지전위GND가 공급되어, 비교기815가 리셋트된다.

ADC회로805는, 제어 회로820을 더욱 구비한다. 제어 회로820에는 비교기815로부터 비교 결과가 공급되고, 제어 회로820은 이 비교 결과에 근거해서 디지털 신호Sout를 생성하고, 출력 단자OUT로부터 출력한다. 제어 회로820은 또한, 각 스위치swO∼sw6에 제어 신호를 송신해서 그 상태를 바꾼다.

도27에 있어서, swO∼sw6은 제어 회로820로부터 스위치swO∼sw6에 공급되는 제어 신호의 값을 나타낸다. 스위치swO∼sw4는, 공급되는 제어 신호가 High레벨일 경우에 단자B에 토글하고, 제어 신호가 Low레벨일 경우에 단자A에 토글한다. 스위치sw5, sw6은, 공급되는 제어 신호가 High레벨일 경우에 도통 상태가 되고, 제어 신호가 Low레벨일 경우에 비도통 상태가 된다.도27의 하측에는 아날로그 신호Sin 및 비교 신호Vcmp가 표시된다. 도27에서는, 아날로그 신호Sin의 값이 2진수로 00110에 상당하는 경우를 예로서 다룬다.

계속해서, ADC회로805의 AD변환 동작을 시계열에 따라 설명한다. 제어 회로820은 준비 기간에 있어서, 스위치swO∼sw4에 공급되는 제어 신호를 Low레벨로 하고, 스위치sw5, sw6에 공급되는 제어 신호를 High레벨로 한다. 이에 따라, 비교기815의 비반전 단자 및 반전 단자가 접지전위GND에 리셋트됨과 아울러, 비교 신호Vcmp의 값이 접지전위GND와 같아진다. 그 후, 제어 회로820은 스위치sw5, sw6에 공급되는 제어 신호를 Low레벨로 한다. 이후의 동작에 있어서, 비교기815의 비반전 단자에는 아날로그 신호Sin이 계속 공급된다.

다음에, 축차 비교 기간이 시작되면, 제어 회로820은 스위치sw4에 공급되는 제어 신호를 High레벨로 변경한다. 이에 따라, 스위치sw4는 단자B에 토글하고, 바이너리 웨이트 중에서 1번째에 큰 용량값을 가지는 커패시터cp4를 통해 생성 회로810의 공급 단자SPL에 기준전압VRF가 인가된다. 그 결과, 비교 신호Vcmp가 VRF/2만큼 증가하고, 비교 신호Vcmp의 값은 VRF/2와 같아진다. 제어 회로820은, 비교기815로부터의 비교 결과에 근거하여, 아날로그 신호Sin의 값이 비교 신호Vcmp의 값(VRF/2)보다도 작다고 판정하고, 스위치sw4에 공급되는 제어 신호를 Low레벨로 되돌린다. 그것에 의하여, 비교 신호Vcmp의 값은 접지전위GND에 되돌아간다. 이 비교 결과는, 디지털 신호Sout의 값의 MSB(LSB를 1비트째로 했을 경우에 5비트째)가 0인 것을 의미한다.

다음에, 제어 회로820은 스위치sw3에 공급되는 제어 신호를 High레벨로 변경한다. 이에 따라, 바이너리 웨이트 중에서 2번째로 큰 용량값을 가지는 커패시터cp3을 통해 생성 회로810의 공급 단자SPL에 기준전압VRF가 인가된다. 그 결과, 비교 신호Vcmp가 VRF/4만큼 증가하고, 비교 신호Vcmp의 값은 VRF/4과 같아진다. 제어 회로820은, 비교기815로부터의 비교 결과에 근거하여고, 아날로그 신호Sin의 값이 비교 신호Vcmp의 값(VRF/4)보다도 작다고 판정하고, 스위치sw3에 공급되는 제어 신호를 Low레벨로 되돌린다. 그것에 의하여, 비교 신호Vcmp의 값은 접지전위GND에 되돌아간다. 이 비교 결과는, 디지털 신호Sout의 값의 4비트째가 0인 것을 의미한다.

다음에, 제어 회로820은 스위치sw2에 공급되는 제어 신호를 High레벨로 변경한다. 이에 따라, 바이너리 웨이트 중에서 3번째로 큰 용량값을 가지는 커패시터cp2를 통해 생성 회로810의 공급 단자SPL에 기준전압VRF가 인가된다. 그 결과, 비교 신호Vcmp가 VRF/8만큼 증가하고, 비교 신호Vcmp의 값은 VRF/8과 같아진다. 제어 회로820은, 비교기815로부터의 비교 결과에 근거하여, 아날로그 신호Sin의 값이 비교 신호Vcmp의 값(VRF/8)보다도 크다고 판정하고, 스위치sw2에 공급되는 제어 신호를 High레벨인채로 한다. 그것에 의하여, 비교 신호Vcmp의 값은 VRF/8로 유지된다. 이 비교 결과는, 디지털 신호Sout의 값의 3비트째가 1인 것을 의미한다.

다음에, 제어 회로820은 스위치sw1에 공급되는 제어 신호를 High레벨로 변경한다. 이에 따라, 바이너리 웨이트 중에서 4번째로 큰 용량값을 가지는 커패시터cpl과, 커패시터cp2를 통해 생성 회로810의 공급 단자SPL에 기준전압VRF가 인가된다. 그 결과, 비교 신호Vcmp가 VRF/16만큼 증가하고, 비교 신호Vcmp의 값은 VRF＊3/16과 같아진다. 또한, 본 명세서에서 사용하는 「＊」은 승산을 의미하고 있다. 제어 회로820은, 비교기815로부터의 비교 결과에 근거하여, 아날로그 신호Sin의 값이 비교 신호Vcmp의 값(VRF＊3/16)보다도 크다고 판정하고, 스위치swl에 공급되는 제어 신호를 High레벨인채로 한다. 그것에 의하여, 비교 신호Vcmp의 값은 VRF＊3/16으로 유지된다. 이 비교 결과는, 디지털 신호Sout의 값의 2비트째가 1인 것을 의미한다.

최후에, 제어 회로820은 스위치swO에 공급되는 제어 신호를 High레벨로 변경한다. 이에 따라, 바이너리 웨이트 중에서 5번째로 큰 용량값을 가지는 커패시터cpO와, cpl, cp2를 통해 생성 회로810의 공급 단자SPL에 기준전압VRF가 인가된다. 그 결과, 비교 신호 Vcmp가 VRF/32만큼 증가하고, 비교 신호Vcmp의 값은 VRF＊7/32과 같아진다. 제어 회로820은, 비교기815로부터의 비교 결과에 근거하여, 아날로그 신호Sin의 값이 비교 신호Vcmp의 값(VRF＊7/32)보다도 작다고 판정하고, 스위치swO에 공급되는 제어 신호를 Low레벨로 되돌린다. 그것에 의하여, 비교 신호Vcmp의 값은 VRF＊3/16으로 되돌아간다. 이 비교 결과는, 디지털 신호Sout의 값의 1비트째가 0인 것을 의미한다.

이상의 축차 비교에 의해, 제어 회로820은 아날로그 신호에 대응하는 디지털 신호Sout가 00110이라고 결정한다.

이와 같이 하여, ADC회로805는, 입력되는 아날로그 신호에 대응하는 디지털 신호를 생성하는 AD변환을 행할 수 있다.

또, 다른 AD변환 형식으로서 축차 비교형의 ADC회로를 사용한 예를 설명했다. ADC 회로805는, 이 축차 비교형의 ADC회로에 한정되는 것이 아니다. 예를 들면, 다른 ADC회로로서, 램프 신호 비교형, 델타시그마형, 파이프라인형, 플래쉬형 등의 여러 가지의 ADC회로를 사용할 수 있다.

(제9의 실시형태)

본 실시형태에 있어서, 도2에 나타낸 촬상 소자106의 내부구성의 상세에 관해서 설명한다. 도28은 촬상 소자106의 내부구성을 나타내는 기능 블록도다. 촬상 소자106은 도2에서 도시한 바와 같이 제1의 기판10과 제2의 기판20에 의한 적층구조를 가지는 적층형 이미지 센서다. 본 실시형태의 촬상 소자106은 적어도 수평방향으로 약8000화소, 수직방향으로 6000화소의 유효화소를 가지고 있고, 제1의 기판10 및 제2의 기판20은 수직방향의 치수에 대하여, 수평방향의 치수가 긴 특징을 가진다.

제1의 기판10에는, 복수의 화소부11을 포함하는 화소 어레이와 각 화소에 대하여 구동신호(신호PSEL, 신호PTXA, 신호PTXB, 신호PRES)등을 공급하기 위한 화소구동부13이 배치되어 있다. 화소구동부13에는 행단위, 열단위, 화소 블록 12단위등을 순차 선택하는 주사 회로와 각 구동신호를 생성하기 위한 드라이버 회로 등을 포함한다. 또한, 화소 어레이내에는 입사 광을 수광하는 유효화소에 더하여, 블랙기준을 산출하기 위해서 차광된 차광 화소 및 더미 화소도 포함한다. 차광 화소는 주로 화소 어레이의 주변부분에 배치되고, 예를 들면 수직방향으로 120화소, 수평방향으로 180화소정도가 배치되어 있다. 또한, 더미 화소는 광전변환부를 갖지 않는 화소로, 회로의 오프셋 제거용의 보정값을 생성하기 위한 신호를 출력한다. 또한, 화소구동부13은 화소 어레이를 끼우도록 좌우로 배치해도 좋다. 이에 따라 각 구동신호의 드라이브 능력의 향상 등의 효과를 얻을 수 있다. 제2의 기판20에는, 복수의 신호 처리부21을 포함하는 회로 어레이와, 촬상 소자106의 각 블록에 전력을 공급하기 위한 전원22를 포함한다. 전원22는 전력의 공급처를 제어하는 전력제어부를 포함하고, 어느쪽의 블록에 대하여 전력을 공급할지를 제어할 수 있다. 또한, 제2의 기판20에는 각 신호 처리부21에 포함되는 ADC회로805에 대하여 기준전압을 공급하기 위한 기준전압 생성부23과, 각 블록에 클록을 공급하기 위한 PLL회로24를 구비한다. 또는, 제1의 기판10에 배치된 화소구동부13에 대하여 제어 신호를 공급하는 수직주사 회로25를 구비한다.

각 신호 처리부21은 내부TG26으로부터의 제어 신호에 의해 제어된다. 제어 신호에는 MPX회로804에 공급하기 위한 신호MPX나 PSAVE제어부806에 공급하기 위한 신호PSAVE등이 포함된다. 그리고, 각 신호 처리부21을 순차 구동하기 위한 출력 제어 신호를 입력하고, ADC 회로805에서 AD변환한 디지털 신호를 출력하도록 구동하는 회로 구동부27a와 회로 구동부27b가 설치된다. 회로 구동부27a와 회로 구동부27b는 회로 어레이를 좌우로부터 끼우도록 수평방향으로 배치되어 있다. 회로 구동부27a 및 회로 구동부27b와 마찬가지로 회로 어레이의 좌우로는 각각 시리얼라이저28a와 시리얼라이저28b가 배치된다. 본 실시형태의 촬상 소자106은 신호 독출의 고속화를 복수의 ADC회로805를 병렬로 동작시키는 것으로 실현하고 있다. 그 때문에, 각 ADC회로805로부터는 동 시기에 병행하여 신호가 출력되게 된다. 시리얼라이저28a 및 시리얼라이저28b는 멀티플렉서 회로를 포함하고, 이것들 병렬 신호를 후단의 전송부29a 및 전송부29b가 전송가능하도록 순차 직렬 신호로 변환하는 기능을 가진다. 전송부29a 및 전송부29b는 차동신호쌍을 전송하기 위한 신호선쌍을 1 lane으로 하여서, 적어도 각각 24 lane의 신호선쌍을 가지고 있다. 전송 방식으로서는, 예를 들면 LVDS방식, SLVS방식, SPI방식등이 있지만, 이것들에 한정되는 것이 아니고, 예를 들면 무선에서의 통신 방식을 채용해도 좋다. 또한, 실시형태에 있어서, 화소구동부13은 회로 구동부27a, 시리얼라이저28a의 배치와 겹쳐버리기 때문에 제1의 기판10에 설치하는 구성으로 했지만, 배치하는대로로 제2의 기판20에 설치하는 구성으로 하여도 좋다. 예를 들면, 회로 구동부27a, 시리얼라이저28a등을 회로 어레이의 좌우의 어느 한쪽에만 배치 함으로써, 화소구동부13도 제2의 기판20에 배치하는 것이 가능해진다. 또한, 회로 구동부27a와 회로 구동부27b는 회로 어레이를 상하로부터 끼우도록 수직방향으로 배치해도 좋다. 이러한 배치로 함으로써, 회로 어레이를 수평방향으로 주사할 경우에는 효율적으로 배선이 가능해진다.

도29를 사용해서 본 실시형태의 촬상 소자106에 있어서의, 제1의 기판10에 설치된 화소부11과 신호 처리부21의 접속 형태에 관해서 설명한다. 또한, 도29에 있어서 각 화소부11에 첨부한 숫자는 좌표(열X, 행Y)에 의한 위치를 나타내고 있고, 각 신호 처리부21에 첨부한 숫자는 접속되는 화소부11의 열X의 번호를 나타내고 있다.

본 실시형태에 있어서도 도8과 마찬가지로 화소부11로부터 출력되는 아날로그 신호는 신호선803a 및 803b를 경유해서 대응하는 각 신호 처리부21에 입력된다. 화소부11과 신호 처리부21은 도29에 도시한 바와 같이, 신호선803은 촬상 소자106의 수직방향으로 배치되고, 각각 화소 어레이상의 열에 대응하고 있다. 그리고, 하나의 열에서 공유된 신호선803에 대하여 하나의 신호 처리부21에 접속되어 있다. 즉, 신호 처리부21은 동일 열에 배치된 화소부11의 신호를 처리하게 된다. 또한, 도29에 있어서의 신호선803은 12개의 신호선을 묶은 것이며, 그 때문에 동 시기에 12행분의 화소부11로부터의 신호를 1개의 신호 처리부21에 입력할 수 있다. 즉, 본 실시형태에 있어서는 일례로서, 12행×1열의 화소부11이 하나의 화소 블록12에 상당한다. 또한, 신호선803은 13개이상이여도 좋고, 개수를 늘리는 것으로 동시에 처리가능한 화소수를 향상시킬 수 있다. 또한, 신호선803에 포함되는 배선수는 회로나 화소부11의 대칭성보다 4의 배수인 것이 바람직하다. 그 때문에, 화소 블록12에 포함되는 화소부11의 수는 16행이나 24행으로 하는 것이 바람직하다. 이것은 열방향에 있어서도 같아서, 화소 블록12를 열방향으로 확장할 경우에는 2열이나 4열로 하는 것이 바람직하다. 또한, 신호 처리부21은 제2의 기판20 위에 수직방향으로 40개, 수평방향으로 200개이상이 배치되어 회로 어레이를 구성하고 있다. 수직방향으로 배치되는 신호 처리부21의 개수도 4의 배수인 것이 바람직하고, 수평방향의 개수는 수평화소수에 따라서 결정하는 것이 바람직하다. 또한, 도면의 간략화를 위해 생략했지만 각 화소부11의 각각은 도3과 마찬가지의 칼라 필터 배열을 가지고 있고, 좌표(0, 0)의 위치에 배치된 화소부11은 R의 칼라 필터를 가지고 있다. 또한, 도29에 있어서는 설명의 간략화를 위해 신호선803을 신호선803a와 신호선803b의 둘로 분할해서 나타냈지만, 제1의 기판10과 제2의 기판20은 적층되어 있기 때문에, 어느쪽인가의 신호선만이 있으면 화소부11과 신호 처리부21은 접속가능하다.

도30은 제2의 기판20에 있어서 신호 처리부21보다 후단의 회로 블록의 구성을 나타낸 도다. 또한, 설명의 간략화를 위해, 회로 구동부27b, 시리얼라이저28b, 전송부29b는 생략되어 있다. 이것들을 조합했을 경우의 동작에 관해서는 뒤에 상세히 설명한다. 각 신호 처리부21에서 AD변환된 디지털 신호는, 신호 처리부21내의 소정의 버퍼에서 일시적으로 보유된다. 그 후, 출력 신호선807을 통해 순차 시리얼라이저28a에 독출된다. 출력 신호선807은 촬상 소자106의 수평방향으로 배치되고, 각각 회로 어레이상의 행에 대응하고 있다. 회로 어레이상의 각 신호 처리부21은 각 행에서 출력 신호선807을 공유하고 있다. 그리고, 각 신호 처리부21로부터의 독출은 회로 구동부27a로부터의 출력 제어 신호에 의해 제어되고, 출력 제어된 신호 처리부21로부터의 출력 신호가 출력 신호선807에 출력된다. 공유한 출력 신호선807을 시분할에서 사용하는 것에 의해, 필요한 배선수를 감소하는 것이 가능해진다. 본 실시형태에 있어서, 출력 신호선807은 24bit의 디지털 신호를 병행하여 고속으로 전송하기 위해서 24개의 배선을 포함하고 있다. 또한, 출력 신호선807상에서의 신호 전송의 고속화는 촬상 소자106 전체의 고속화에 영향을 주기 때문에, 100∼300MHz처럼 고속 구동주파수로 구동한다. 또한, 본 구동주파수는 이것에 한정되는 것은 아니고, 더욱 고속이어도 좋고, 필요한 프레임 레이트에 맞춰서 가변하는 구성으로 하여도 좋다.

출력 신호선807 경유로 병행하여 독출된 디지털 신호는 시리얼라이저28a에 입력되어, 직렬 신호로 변환된다. 시리얼라이저28a에는 멀티플렉서 회로를 가지고 있어, 동 시기에 입력된 각 신호를 순차 직렬 신호로 변환하게 된다.

전송부29a는, 차동신호쌍을 출력하기 위한 차동 앰프 회로를 구비하고, 시리얼라이저28a에서 변환된 직렬 신호를 취득하고, 해당 차동 앰프 회로로부터 소정의 전송 방식에 의해 직렬 신호를 외부에 출력한다. 전송부29a는 작동 신호쌍을 전송하기 위한 신호선쌍을 1 lane으로 하여, 적어도 24 lane의 신호선쌍을 가지고 있다. 본 실시형태에 있어서, 촬상 소자106이 가지는 신호선쌍은 전송부29a 및 전송부29b의 분을 합쳐서 48 lane이 된다. 이것은, 회로 어레이에 있어서 신호 처리부21이 수직방향으로 배치되는 수, 바꿔 말하면, 시리얼라이저28a 및 시리얼라이저28b에 접속되는 출력 신호선807의 개수에 대응한다. 신호 처리부21로부터 출력되는 신호를 전송부29a 및 전송부29b로부터 효율적으로 전송을 행하기 위해서는, 신호선쌍의 lane수는 신호 처리부21이 수직방향으로 배치되는 수와 동수이거나, 공통의 약수 또는 배수를 가지는 수인 것이 바람직하다. 이러한 구성으로 함으로써, 불필요한 데이터를 송신하는 기간이나 대기 시간을 저감하는 것이 가능해진다. 또한, 본 실시형태에 있어서 전송부가 구비하는 차동 앰프 회로는 디지털 신호를 외부에 전송하기 위한 출력부에 상당한다.

또, 본 실시형태에 있어서는, 회로 어레이에 있어서의 각 행에 배치된 신호선807은 시리얼라이저28a에는 모두 접속되고, 시리얼라이저28b에는 회로 어레이에 있어서의 우수행(X=1, 3, 5,...)에 배치된 신호선807만이 접속된다. 이러한 구성으로 함으로써, 기수행은 전송부29a로부터 출력하고, 우수행은 전송부29b로부터 출력한다고 하는 48 lane의 모두를 사용하는 출력 모드와, 모든 행을 전송부29a로부터 출력한다고 하는 24 lane만을 사용하는 출력 모드를 선택할 수 있다. 이것은 촬상 소자106로부터의 신호를 수취하는 DFE1O8 또는 DSP1O9의 처리 능력 또는, 촬상 동작으로서 허용되는 전력에 따라서 설정하는 것이 바람직하다. 또한, 회로 규모를 억제하기 위해서 기수행에 배치된 신호선807은 시리얼라이저28a에만 접속하는 구성을 나타냈지만, 시리얼라이저28b에도 접속하는 구성으로 하여도 좋다. 이렇게 구성함으로써, 설정가능한 출력 모드의 종류를 늘릴 수 있다. 예를 들면, 회로 어레이에 있어서의 복수행 단위(4행 혹은 8행)마다 전송부29a 및 29b에의 접속을 바꾸는 것도 가능하다. 또한, 복수의 구동 모드로 동작시킬 경우에는, 구동 모드마다 사용하는 lane수를 바꾸는 것도 가능해진다.

도31 내지 도33b를 사용해서 본 실시형태에 있어서의 신호 독출 동작에 관해서 상세히 설명한다. 도31은 열번호X=0에 대응하는 신호 처리부21로부터의 출력 신호의 타이밍을 나타낸 도이며, 대표적으로 도29에 나타낸 화소 블록12에 대응하는 출력 신호의 타이밍을 나타내고 있다. 상단에는 1개의 화소 블록12에 대응하는 12개의 화소부11로부터의 신호 독출 타이밍을 나타내고 있다. 각각의 화소에 대하여, 신호PTXA 및 신호PTXB를 제어하는 전송 기간과, 화소부11로부터의 아날로그 신호를 신호선803에 독출하는 독출 기간과, AD변환 회로805에 있어서의 AD변환 기간을 나타내고 있다. 전번의 실시형태에서 상술한 것 같이, 화소 블록12에 포함되는 화소부11로부터 출력되는 아날로그 신호는 동 시기에 신호 처리부21의 MPX회로804에 입력되어, ADC 회로805에 의해 순차 AD변환된다. 본 실시형태에 있어서는, 전송의 효율화를 위해, ADC회로805에 있어서의 AD변환 동작에 맞춰서 순차 전송 및 독출을 행하도록 각 기간이 설정되어 있다. 구체적으로는, A+B신호용 AD변환 기간에 다음 N신호용 독출 기간이, N신호용 AD변환 기간에 다음 A+B신호용 독출 기간이 시간적으로 겹치도록 설정되어 있다. 이렇게 각 기간을 포개는 것으로, 각 화소부11로부터 효율적으로 신호를 독출하는 것이 가능해진다. 신호 처리부21에 있어서 AD변환된 뒤의 디지털 신호는, 버퍼 등에 일시적으로 보유되어, 회로 구동부27a 또는 회로 구동부27b로부터의 출력 제어 신호에 근거해서 후단에 출력된다.

하단에는 신호 처리부21로부터 출력되는 디지털 신호의 출력 타이밍을 나타내고 있다. 본 실시형태에 있어서는, 출력 제어 신호가 Low레벨이 되는 하강 엣지를 검출함으로써, 신호 처리부21은 하나의 출력 신호를 출력 신호선807에 출력한다. 도31에 있어서는 하나의 화소부11로부터 출력에 근거하는 디지털 신호를 하나의 프레임으로 나타내고, 범위내에 첨부된 숫자는 화소 어레이에 있어서의 화소부11의 좌표에 상당한다. 본 실시형태의 디지털 신호는 14bit이지만, 디지털 신호끼리의 가산 등의 연산 처리를 행할 경우도 고려해서 출력 신호선807은 24bit의 신호가 전송 가능해지고 있다. 또한, 출력 신호선807이 전송가능한 신호길이는 24bit로 하고, 각 신호 처리부21로부터의 신호의 전송의 속도에 따라서 선택된다. 다시 말해, 출력 신호선807상의 구동주파수의 설정에 따라서는 17bit정도가 전송가능하게 구성하면 좋다.

출력 제어 신호는 회로 구동부27a 또는 회로 구동부27b로부터의 신호 처리부21의 AD변환 동작과 대응하게 신호 처리부21에 공급된다. 본 실시형태에 있어서는 소정의 화소 블록12의 AD변환이 종료하고나서 다음 화소 블록12의 AD변환이 개시될 때까지를 1주기로 하고, 해당 1주기의 사이에 버퍼에 보유한 1개의 화소 블록12에 대응하는 신호를 출력하도록 제어된다.

도32는 출력 신호선807 경유로 시리얼라이저28a에 공급되는 출력 신호의 타이밍을 나타내고 있다. 각 출력 신호선807 위에 나타낸 프레임은 도31과 마찬가지로 하나의 디지털 신호를 나타내고, 범위내에 첨부된 숫자는 화소 어레이에 있어서의 화소부11의 좌표에 상당한다. 또한, 시리얼라이저28a에는 화소 어레이의 기수열에 배치된 화소부11로부터의 신호가 입력되고, 시리얼라이저28b에 우수열에 배치된 화소부11로부터의 신호가 입력된다. 도32에 있어서는 설명의 간략화를 위해 시리얼라이저28b 및 우수열의 신호를 생략하고 있다.

도31에 도시한 바와 같이, 출력 신호는 출력 제어 신호가 Low레벨이 되는 하강 엣지를 검출함으로써 출력된다. 한편, 도30에서 도시한 바와 같이, 회로 어레이상의 각 신호 처리부21은 각 행에서 출력 신호선807을 공유하고 있다. 그 때문에, 신호 출력선807을 공유하고 있는 신호 처리부21로부터는 동시에 출력 신호를 출력할 수 없다. 그 때문에, 도32에 도시한 바와 같이 출력 신호선807을 공유하는 신호 처리부21에 대하여 순차 출력 제어 신호를 공급하고, 시분할로 출력을 행한다. 보다 상세하게는, 도32에 도시한 바와 같이, 우선 1행째의 신호를 순차 출력한다. 이때에 회로 어레이상의 동일 열에 포함되는 신호 처리부21에는 동일한 타이밍에서 출력 제어 신호를 공급한다. 일례로서, 가장 좌측에 위치하는 열에 대하여 출력 제어 신호를 공급한 후에, 순차 열마다 공급을 행하고, 화소 어레이에 있어서의 1행째에 대응하는 출력 신호를 출력한다. 그리고, 회로 어레이상의 모든 신호 처리부21에 출력 제어 신호를 공급한 뒤에, 다시 좌측에 위치하는 열에 대하여 출력 제어 신호를 공급한다. 이것에 의해 화소 블록상의 2행째에 상당하는 출력 신호가 출력된다. 본 동작을 12회 반복하는 것에 의해, 하나의 화소 블록12에 대응하는 12행분의 출력 신호를 출력하게 된다. 더욱 본 동작을 다른 화소 블록12에 대해서도 행함으로써, 1프레임 분의 화상신호를 얻을 수 있다. 또한, 출력 제어 신호를 공급하는 시작 또는 종료의 열을 바꾸는 것에 의해, 신호를 독출하는 범위를 제어하는 것도 가능하다.

또, 도31에서 도시한 바와 같이, 하나의 신호 처리부21에 공급되는 출력 제어 신호의 간격은 AD변환을 행하는 기간에 대응하고 있다. 또 회로 어레이 위에는 행방향으로 200개이상의 신호 처리부21이 배치되어 있으므로, 하나의 신호 처리부21에 출력 제어 신호를 공급하는 간격내에서 200개이상의 출력 신호를 출력 신호선807에 출력해서 독출할 필요가 있다. 따라서, 출력 신호선807에 있어서의 동작 주파수는 100∼300MHz와, 화소부11로부터 신호를 신호 처리부21에 전송하는 속도와 비교해서 고속 주파수로 구동하게 된다.

본 실시형태에 있어서, 촬상 소자106은 각 화소부11의 칼라 필터는 베이어 배열에 의해 배열되어 있으므로, 시리얼라이저29a 및 시리얼라이저29b에는, 동일한 타이밍에서 동일 색의 칼라 필터에 대응하는 신호가 입력되게 된다.

도33a는 전송부29a로부터 출력되는 신호의 순서를 나타내고, 도33b는 전송부29b로부터 출력되는 신호의 순서를 나타내고 있다. 하나의 화소부11로부터의 출력에 근거하는 디지털 신호를 하나의 6각형의 프레임으로 나타내고, 각 화살표의 선두에 기재하고 있는 신호로부터 순서대로 출력된다. 또한, 범위내에 첨부된 숫자는 화소 어레이에 있어서의 화소부11의 좌표에 상당한다. 또한, 화소부11로부터의 출력에 근거하는 디지털 신호의 이외에도 동기 신호, 헤더 신호, 푸터 신호, 에러 정정 신호 등도 소정의 타이밍에서 출력한다.

전송부29a 및 전송부29b는 각각 24 lane의 신호선쌍을 가지고, 6 lane을 1단위(l링크)로 하여서 하나의 디지털 신호의 전송을 행한다. 예를 들면, 18bit의 디지털 신호를 3bit씩 각 lane 갈라서 전송한다. 또한, 본 실시형태와 같이 1링크를 6 lane으로 하지 않고 다른 lane수로서 5 Lane으로 하여도 좋고, 7 Lane으로 하여도 좋다. 단, 1링크에 포함되는 Lane수는 전체 lane수의 약수일 필요가 있다. 또한, 1 lane에서 1개의 디지털 신호의 전송을 행하도록 해도 좋다. 또한, 출력하는 디지털 신호의 bit수가 1링크내의 Lane수로 나누어지지 않을 경우에는, 데이터를 전송하지 않는 Lane을 설치해도 좋고, 다음 디지털 신호의 일부를 송신하도록 해도 좋다. 이에 따라 전력 저감 및 전송의 효율화를 꾀할 수 있다.

본 실시형태에 있어서, 화소부11로부터 신호 처리부21에의 아날로그 신호의 전송을 행하는 신호선803을 수직방향으로 배치하고, 신호 처리부21로부터 시리얼라이저28a 및 시리얼라이저28b에의 디지털 신호의 전송을 행하는 출력 신호선807을 수평방향으로 배치했다. 바꿔 말하면, 본 실시형태의 촬상 소자106에 있어서, 외부에 신호를 출력하는 전송부29a 및 전송부29b는, 촬상 소자106의 수평방향(좌우 방향)으로 배치되어 있다. 더욱, 화소부11을 구동하기 위한 화소구동부13 및, 회로 구동부27a 및 회로 구동부27b는 화소 어레이 및 회로 어레이의 각각에 대하여 좌우 방향으로 배치되어 있다. 바꿔 말하면, 화소부11 및 신호 처리21을 구동하기 위한 구동제어 선은 수평방향으로 배치되어 있다.

종래의 화소 어레이의 열마다 AD변환 회로를 가지는 CMOS센서 등에 있어서는, 화소로부터 독출되는 아날로그 신호를 열마다 공통의 수직신호선에 의해 전송하고, 수직방향(상하 방향)으로 배치된 AD변환 회로에서 디지털 신호로 변환한다. 그리고, 마찬가지로 상하 방향으로 설치된 전송부로부터 디지털 신호를 출력한다. 이러한 구성은, 행단위로 순차 독출 및 출력을 행할 경우에는 적합하다. 왜냐하면, 열마다 설치되는 AD변환 회로 배치는 화소의 줄과 대응이 취해져 있기 때문에, AD변환 회로로부터 수평방향(열마다)으로 순차 신호를 출력하는 것만으로, 화소부11의 줄과 동일한 줄에서, 대응하는 디지털 신호를 얻을 수 있다. 즉, 수신한 후단의 프로세서측에서 신호의 줄 등이 불필요해지고, 줄 바꿈용의 처리 시간이나 메모리 등이 불필요해진다.

한편으로, 본 실시형태에 나타낸 적층구조를 가지는 촬상 소자106은, 제1의 기판10에 배치된 화소 어레이로부터의 신호를 제2의 기판20에 배치된 회로 어레이에서 처리하고 있다. 이때, 화소 어레이내의 화소부11의 위치와 회로 어레이내의 신호 처리부21의 위치 관계는 반드시 일치하지 않는다. 구체적으로는, 도29에 도시한 바와 같이, 화소 어레이내에서 수평방향으로 배치된 40열분의 화소부11에 대응하는 신호 처리부21은 회로 어레이내에서 상하 방향으로 배치되어 있다. 이렇게 배치한 결과로서, 종래의 CMOS센서와 마찬가지로 전송부를 상하 방향으로 설치했을 경우에는, 화소의 줄과 동일한 줄에서, 대응하는 디지털 신호를 얻는 것이 곤란해진다. 즉, 통상의 타이밍에서는 40열마다 신호를 출력하게 되고, 수신하는 후단의 프로세서측에서 신호의 줄 바꿈 등이 필요해지거나, 더욱 고속의 동작이 필요해져 전력의 증가나 전송 효율이 저하를 초래하게 된다. 그 때문에, 병렬로 AD변환 동작을 행하고, 고속화를 실현한다고 하는 본 발명의 효과가 저감하게 된다.

따라서, 본 실시형태에서 도시한 바와 같이 복수의 아날로그 신호에 대하여 동시에 AD변환을 가능하게 한 구성에 있어서, 아날로그 신호를 독출하는 신호선803에 대하여, 디지털 신호를 출력하기 위한 출력 신호선807을 다른 방향으로(예를 들면, 직교해서) 배치하는 것이 효과적이다고 할 수 있다. 또한, 본 실시형태에 있어서, 신호선803(제1의 신호선)이 배치되어 있는 수직방향은 제1의 방향에, 출력 신호선807(제2의 신호선)이 배치되어 있는 방향은 제2의 방향에, 상당한다.

(변형 예1)

도30에 있어서, 회로 어레이상의 각 신호 처리부21에 있어서 각 행에서 출력 신호선807을 공유하는 예를 나타냈지만, 각 행에 대하여 복수의 출력 신호선을 공유하는 구성으로 하여도 좋다. 도34는 본 변형 예에 있어서, 제2의 기판20에 있어서 신호 처리부21보다 후단의 회로 블록의 구성을 나타낸 도다. 또한, 설명의 간략화를 위해, 회로 구동부27b, 시리얼라이저28b, 전송부29b는 생략되어 있다. 출력 신호선809a 및 출력 신호선809b는 촬상 소자106의 수평방향으로 배치되어, 각각 회로 어레이의 행에 대응하고 있다. 회로 어레이상의 각 신호 처리부21은 각 행에서 출력 신호선809a 및 출력 신호선809b를 공유하고 있다. 보다 상세하게는, 회로 어레이상에서 기수열에 배치된 신호 처리부21은 출력 신호선809a에, 우수열에 배치된 신호 처리부21은 출력 신호선809b에 접속되어 있다. 공유한 출력 신호선은 시분할에서 사용되기 때문에, 개수가 늘어나는 것에 의해 단위시간내에 출력할 수 있는 데이터량을 증가하는 것이 가능해진다. 그 때문에, 각 출력 신호선상에서의 신호 전송에 있어서의 구동주파수를 저하할 수도 있다. 또한, 본 변형 예의 효과로서 구동주파수의 저감에 한정되는 것은 아니고, 구동주파수를 고속으로 유지함으로써 프레임 레이트의 향상도 기대할 수 있다.

또, 회로 어레이상의 각 행의 신호 처리부21은 복수의 출력 신호선 중 어느 하나에 대하여 접속하는 구성으로 했지만, 스위치 등을 사용해서 복수의 출력 신호선에 접속 가능한 구성으로 하여도 좋다. 어느쪽의 출력 신호선에 접속할지는 회로 구동부27a 또는 회로 구동부27b에 의해 제어된다. 또한, 본 변형 예에서는 회로 어레이상의 각 행에 복수의 출력 신호선을 가지는 구성으로 했지만, 출력 신호선에 포함되는 복수의 배선을 가르도록 해도 동일한 효과를 얻을 수 있다. 일례로서, 각 출력 신호선이 전송가능한 24bit를 12bit씩 나누고, 회로 어레이상에서 기수열에 배치된 신호 처리부21은 상위의 12bit의 배선에, 우수열에 배치된 신호 처리부21은 하위의 12bit의 배선에 접속하도록 해도 좋다. 이 경우에 프레임 레이트가 저하할 경우에는, 전송하는 구동주파수를 증가시키는 것으로, 전체적으로 프레임 레이트를 유지하는 것도 가능해진다.

도35는 출력 신호선809a 및 출력 신호선809b 경유로 시리얼라이저28a에 공급되는 출력 신호의 타이밍을 나타내고 있다. 시리얼라이저28a에는 화소 어레이의 기수열에 배치된 화소부11로부터의 신호가 입력되고, 시리얼라이저28b에 우수열에 배치된 화소부11로부터의 신호가 입력된다. 도35에 있어서는 설명의 간략화를 위해 시리얼라이저28b를 생략하고 있다.

도35에 도시한 바와 같이, 출력 신호선809a 및 출력 신호선809b를 공유하는 신호 처리부21에 대하여 순차 출력 제어 신호를 공급하고, 출력을 행한다. 보다 상세하게는, 도35에 도시한 바와 같이, 우선 1행째의 신호를 순차 출력한다. 이때에 회로 어레이상의 인접 2열에 포함되는 신호 처리부21에는 동일한 타이밍에서 출력 제어 신호를 공급한다. 일례로서, 가장 좌측에 위치하는 열에 대하여 출력 제어 신호를 공급한 후에, 순차 열마다 공급을 행하고, 화소 어레이에 있어서의 1행째에 대응하는 출력 신호를 출력한다. 그리고, 회로 어레이상의 모든 신호 처리부21에 출력 제어 신호를 공급한 뒤에, 다시 좌측에 위치하는 열에 대하여 출력 제어 신호를 공급한다. 이것에 의해 화소 블록상의 2행째에 상당하는 출력 신호가 출력된다. 본 동작을 행하는 것에 의해, 행마다 복수의 신호가 전송 가능해지고, 절반의 시간으로 신호 독출을 완료하는 것이 가능해진다. 또한, 도33a 및 33b에서 도시된 전송부29a 및 전송부29b로부터의 신호 출력과 마찬가지의 타이밍을 실현하기 위해서, 도시되지 않은 라인 메모리를 준비하는 것이 바람직하다.

(변형 예2)

도30에 있어서, 회로 어레이상의 각 신호 처리부21에 있어서 각 행에서 출력 신호선807을 공유하는 예를 나타냈다. 더욱, 회로 어레이에 있어서의 기수행 및 우수행에 대응해서 배치된 신호선807이 교대로 시리얼라이저28a 및 시리얼라이저28b에 각각 접속하는 구성을 나타냈다. 단, 신호 처리부21의 배치 및, 각 시리얼라이저에의 접속은 이 구성에 한정되는 것이 아니다. 본 변형 예에 있어서는, 다른 신호 처리부21의 배치 및, 각 시리얼라이저에의 접속 예를 나타낸다.

도36은 본 변형 예에 있어서의 제2의 기판20에 있어서 신호 처리부21보다 후단의 회로 블록의 구성을 나타낸 도다. 또한, 설명의 간략화를 위해, 각 회로 구동부와, 각 전송부는 생략되어 있다. 각 신호 처리부21에서 AD변환된 디지털 신호는, 신호 처리부21내의 소정의 버퍼에서 일시적으로 보유된다. 그리고, 대응하는 출력 신호선807 경유로 독출된다. 본 변형 예에 있어서는, 도36에 도시한 바와 같이 신호 처리부21은, 회로 어레이 위에 열방향으로는 40열마다 배치되어 있지만, 행방향에 대하여는 열번호X의 순서대로 늘어서서 배치되지 않는다. 구체적으로는, 8열(X=8)간격으로 배치된다. 이에 따라 행 방향에 있어서 5개의 신호 처리부21을 신호 처리 블록으로 하여서 8개의 신호 처리 블록이 형성된다. 각각의 신호 처리 블록은 도36에 도시한 바와 같이, 전송부29a 및 전송부29b에 있어서의 6 lane을 1단위로 한 링크에 대응하고 있다. 1개의 링크는 각 전송부에 있어서 출력 회로를 공유하고 있고, 예를 들면 링크마다 1개의 에러 정정 회로를 공유하고 있다. 에러 정정 회로는 에러 정정 부호ECC(Error Correction Code)를 출력 신호에 부여하는 동작을 행한다. 촬상 소자106으로부터의 신호를 수취하는 DFE1O8 또는 DSP1O9는, 오류 부호회로가 부여한 ECC를 취득 함으로써, 출력 신호를 정상으로 수신할 수 있었던 것인가 아닌가를 판정하는 것이 가능해진다.

또, 본 변형 예에서는 1개의 신호 처리 블록에 포함되는 신호 처리부21의 수를 5개로 했지만, 이것에 한정되는 것이 아니다. 신호 처리 블록에 포함되는 신호 처리부21의 수는 사용가능한 lane수와 대응하고 있고, lane 수가 24일 경우에는, 신호 처리 블록에 포함되는 신호 처리부21의 수는 10개로 하는 것이 바람직하다. 이렇게, 신호 처리 블록에 포함되는 신호 처리부21의 수는 사용가능한 lane수와 대응시키는 것에 의해, 화소부11의 줄과 동일한 줄에서, 대응하는 디지털 신호를 얻을 수 있다. 즉, 수신한 후단의 프로세서측에서 신호의 줄 바꿈 등이 불필요해지고, 줄 바꿈용의 처리 시간이나 메모리 등이 불필요해진다. 또한, Lane수를 48과 24를 바꿀 경우에는, 시리얼라이저28a에 있어서 멀티플렉서를 추가할 필요가 있다.

이상과 같이, 본 변형 예에 도시한 바와 같이 회로 어레이에 있어서의 기수행 및 우수행에 대응해서 배치된 신호선807이 교대로 시리얼라이저28a 및 시리얼라이저28b에 각각 접속할 필요는 반드시 없다. 예를 들면, 후단의 각 전송부에 있어서의 공통 회로의 구성을 고려하여, 복수행을 신호 처리 블록으로 하여서, 신호 처리 블록마다 각 시리얼라이저에 접속하는 구성으로 하여도 좋다.

또, 본 실시형태에 있어서는, 화소 어레이에 있어서 수평방향으로 8000화소, 수직방향으로 6000화소의 유효화소를 가지는 예를 나타냈지만, 취득하는 화상신호의 애스펙트에 따라서는 모든 화소부11로부터의 신호를 얻을 필요는 없다. 예를 들면, 동화상 촬상에 사용되는 16:9의 애스펙트비에 있어서는 수직방향으로는 약 4000화소분의 화소가 있으면 충분하여, 나머지의 1000화소에 상당하는 화소부11로부터의 신호는 독출할 필요가 없다. 이러한 경우에는, 독출할 필요가 없는 화소부11(혹은 화소 블록12) 및 대응하는 신호 처리부21에 대하여 전력 절약동작을 행하는 것이 바람직하다. 이것은, 정지 화상에 사용되는 3:2의 애스펙트비의 경우에도 마찬가지다.

(제10의 실시형태)

각 실시형태에서 설명한 촬상 소자106 및 촬상 장치100은 여러가지 애플리케이션에 적용가능하다. 예를 들면, 촬상 소자106은 가시 광이외에도 적외광, 자외광, X선등의 광의 센싱에 사용하는 것이 가능하다. 또한, 촬상 장치100은 디지탈 카메라로 대표되지만 그 외에도, 스마트폰 등의 카메라 첨부 휴대전화, 감시 카메라, 게임 기기등에도 적용가능하다. 더욱, 내시경이나 혈관촬상을 행하는 의료기기나, 피부나 두피를 관찰하는 미용기기, 스포츠나 액션 동화상을 촬상하기 위한 비디오카메라에 적용할 수 있다. 그리고, 교통이나 선박감시나 드라이브 레코더 등의 교통 목적 카메라, 천체 관측이나 검체관찰 등의 학술용도 카메라, 카메라 첨부 가전제품, 머신 비전 등에도 적용가능하다. 특히 머신 비전으로서, 공장등에 있어서의 로봇에는 한정되지 않고, 농업이나 어업에서의 활용도 가능하다.

또, 상기 실시형태에 나타낸 촬상 장치의 구성은, 일례를 나타낸 것으로, 본 발명을 적용가능한 촬상 장치는, 도1에 나타낸 구성에 한정되는 것이 아니다. 또한, 촬상 장치의 각 부의 회로 구성도, 각 도에 나타낸 구성에 한정되는 것이 아니다.

본 발명은, 상술한 실시형태의 1이상의 기능을 실현하는 프로그램을, 네트워크 또는 기억 매체를 통해 시스템 또는 장치에 공급하고, 그 시스템 또는 장치의 컴퓨터에 있어서의 1개이상의 프로세서가 프로그램을 독출해 실행하는 처리로도 실현가능하다. 또한, 1이상의 기능을 실현하는 회로(예를 들면, ASIC)에 의해서도 실현가능하다.

또, 상기 실시형태는, 모두 본 발명을 실시하는 것에 즈음하여 구체화의 예를 나타낸 것에 지나지 않고, 이것들에 의해 본 발명의 기술적 범위가 한정적으로 해석되어서는 안되는 것이다. 다시 말해, 본 발명은 그 기술사상, 또는 그 주요한 특징으로부터 일탈하지 않고, 여러가지 형태로 실시할 수 있다.

본원은, 2017년 9월29일 제출된 일본국 특허출원 특원2017-191756과 2017년 10월25일 제출된 일본국 특허출원 특원2017-206379를 기초로서 우선권을 주장하는 것이며, 그 기재 내용의 모두를 여기에 인용한다.

Claims (9)

1. 광전변환을 행하기 위한 복수의 화소를 각각 포함하는 복수의 화소 블록이 행렬형으로 배치된 화소 어레이를 가지는 제1의 기판과, 상기 복수의 화소 블록과 1 대 1로 배치되고 상기 복수의 화소 블록의 각각으로부터 출력되는 제1의 신호에 대해 아날로그/디지털 변환을 행하는 변환 회로를 각각 포함하는 복수의 신호 처리부가 행렬형으로 배치된 회로 어레이와 상기 신호 처리부에 의해 아날로그/디지털 변환된 제2의 신호를 외부에 전송하는 전송부를 가지는 제2의 기판을, 적층한 촬상 소자로서,
   상기 복수의 화소 블록의 각각은 병렬로 설치된 적어도 4개 이상의 제1의 신호선을 통해 상기 복수의 신호 처리부 중 대응하는 하나에 접속되고,
   상기 복수의 신호 처리부의 각각은 복수의 제2의 신호선을 통해 상기 전송부 중 대응하는 하나에 접속되고,
   상기 복수의 신호 처리부의 각각은 상기 적어도 4개 이상의 제1의 신호선 중에서 상기 변환 회로에 접속되는 신호선을 선택하는 선택부를 구비하고,
   상기 전송부는 상기 제2의 기판에 있어서 상기 회로 어레이에 대하여 상기 제1의 신호선이 설치된 제1의 방향과는 다른 방향으로 배치되어 있는 것을 특징으로 하는 촬상 소자.
   
2. 제 1 항에 있어서,
   상기 화소마다 복수의 광전변환부를 구비하는 것을 특징으로 하는 촬상 소자.
   
3. 삭제
4. 제 1 항 또는 제 2 항에 있어서,
   상기 화소 블록의 각각은 동일 열에 포함되는 화소만을 포함하고, 상기 제1의 신호선은 열방향으로 설치되고 또한 상기 제2의 신호선은 상기 제1의 방향과 직교하는 제2의 방향으로 설치되고,
   상기 전송부는 상기 제2의 기판에 있어서 상기 회로 어레이에 대하여 상기 제2의 방향으로 설치되는 것을 특징으로 하는 촬상 소자.
   
5. 삭제
6. 제 1 항 또는 제 2 항에 있어서,
   상기 제2의 신호선은 각각 상기 회로 어레이에 있어서의 행마다 복수의 신호를 전송가능하게 구성되어 있는 것을 특징으로 하는 촬상 소자.
   
7. 제 1 항 또는 제 2 항에 있어서,
   상기 전송부는 상기 제2의 신호를 외부에 전송하기 위한 복수의 출력부를 구비하고,
   상기 전송부는 상기 제2의 신호를 외부에 전송하기 위한 상기 출력부의 수를 전환가능한 것을 특징으로 하는 촬상 소자.
   
8. 제 1 항 또는 제 2 항에 있어서,
   상기 전송부가 전송하는 상기 제2의 신호의 순서는, 대응하는 상기 화소 어레이에 있어서의 화소의 위치에 대응하는 것을 특징으로 하는 촬상 소자.
   
9. 청구항 1 또는 2에 기재된 촬상 소자와,
   상기 촬상 소자로부터 상기 변환 회로로부터 출력되는 디지털 신호를 취득하는 취득 수단과,
   상기 촬상 소자의 구동을 제어하는 구동제어수단을 구비하는 것을 특징으로 하는 촬상 장치.

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