JP5168595B2 - イメージセンサおよびイメージセンサのピクセル読出し方法 - Google Patents

Description

本発明はイメージセンサに関し、詳細にはＣＭＯＳイメージセンサおよびそのイメージセンサのピクセル読出し方法に関する。例えば、デジタルカメラで使用するＣＭＯＳイメージセンサは、高速でのピクセル読み出しと欠陥ピクセルの補正を必要とする。

通常のイメージセンサは、行と列のピクセルを有するピクセルアレーとして構成され複数のピクセルと、ピクセルの行を順に読み出す読出構成とを備え、一つの列読出回路は、ピクセルアレーの各列と関係している。多数の列読出回路が必要である。

オブジェクトを表わす画像を生成するために使用するイメージセンサについては、特許文献１で説明している。イメージセンサは、行と列のピクセルを有するピクセルアレーとピクセルの行を順に読み出す読出構成とを備え、Ｍ個の列、即ち、一つの行のＭ個のピクセルは、Ｍ／Ｎ個のピクセルを有するＮ個のブロックにグループ化されている。読出構成は、第一のグループの列読出回路と第二のグループの列読出回路とを備える。各グループは、Ｍ／Ｎ個の列読出回路を持つ。動作では、第二のグループの列読出回路が処理された信号を転送している間、第一のグループの列読出回路は、ピクセルからピクセル信号を読み出し、ストアしている。２個のグループのＭ／Ｎ個の列読出回路が必要である。

加えて、デジタルカメラで使用するＣＭＯＳイメージセンサは、一流の技術の供給メーカが提供する標準プロセスで製造される。プロセスパラメータの変動、マスクセットにおける許容誤差等により、大きなセンサアレー上のピクセル全てが、一定の確率で、仕様通りには機能しない。それらの幾つかは、暗か明のどちらかに対応する固定的信号をもたらすかも知れず、後者の明は、画面を見る人にとって、もっとも困ることである。

欠陥ピクセルを有する全ての素子を取捨選択することは、ＩＣコストに及ぼす影響のため、通常、オプションではない。従って、殆んどの場合、残りのＩＣ機能が仕様通りに利用可能である限り、イメージセンサＩＣの顧客は、ある数の欠陥ピクセルを持つ製造工場から素子を受け入れるだろう。また、製品の通常の寿命期間では、一つ以上のピクセルが不良となる可能性がある。見返りに、画面上の損傷ピクセルについて、目に見える逆の効果を補償するため、測定を行わなければならない。通常の方法は、損傷ピクセルの内容をその周辺の領域に適応させようとするフィルタリングアルゴリズムである。

フィルタリングアルゴリズムは、デジタルドメインでの読出データに使用される。特許文献２では、異常ピクセルを補正するため、前記アルゴリズムのためインテリジェントホストを提供する。特許文献３および特許文献４で述べる方法は、補正のため、画像チップ上に構成する付加回路を使用する。

欧州特許第１，４５０，５５４号明細書 米国特許第７，００９，６４４号明細書 米国特許第６，６６５，００９号明細書 米国特許公開２００５−０，０３０，３９４号公報

イメージセンサのピクセル読出しを改善することは望ましいことである。また、できるだけ少ない回路を必要とする、イメージセンサと、イメージセンサのピクセル読出し方法とを提供することは望ましいことである。さらにまた、欠陥ピクセルの改善した補正でイメージセンサを読出す方法を提供することは望ましい。

本発明は、請求項１で請求するイメージセンサと請求項４および７で請求する２つの方法を提案する。本発明の利点のある発展と実施形態が、従属請求項に示される。

本発明に係るイメージセンサは、複数の行および列を有するピクセルアレーとして構成され複数のピクセル、並びに、行ごとに該ピクセルを読み出すための少なくとも一つの読出構成を備える。列は、ある数Ｐ個の列、即ち、各行でＰ個のピクセルを有するブロックにグループ化される。読出構成の各々には、Ｐ個の列読出回路と、ブロックをアドレスするための少なくとも２つのアドレス線グループを有するアドレス回路を備える。アドレス線グループがブロックを、異なるグループによりアドレスするブロックの読出シーケンスが全てのブロックにわたって連続するように、選択的にアドレスする。

上記グループがブロックを選択的にアドレスすることにより、一つのグループが次のブロックの最初の列をアドレスすることができ、一方で、別の一つのグループが前のブロックの後の列をアドレスする。結果として、次のブロックのアドレス指定、例えば、次のブロックの列の読出しが開始可能であり、一方で、前のブロックをアドレスし、例えば前のブロックの列読出信号が転送される。

ブロックは上記グループにより連続的繰返シーケンスでアドレスされ、即ち、グループがアドレスするブロックの読出シーケンスは、全てのブロックにわたって連続的である。行のピクセルは、異なるアドレス線グループにより、２個の列読出回路グループを必要とすることなく連続的に読出される。

好ましくは、２個のアドレス線グループを備え、画像に使用するピクセルを有するブロックである内部ブロックに交互に接続する。好ましくは、非常に多くのピクセルに対しては２個の読出構成を備える。

好ましくは、ピクセルアレーの左側または右側にある境界ブロックに、全てのアドレス線グループを備え、内部ブロックをスキップする場合には、読出シーケンスが全てのブロックにわたって連続的であるように、アドレス線グループを選択する。ブロックをスキップすることで、内部ブロックのどの領域も選択することができる。境界ブロックをアドレスするグループが、内部ブロックの読出シーケンスを完了するため選択される。

好ましくは、Ｐ個の読出回路が、多重化ステージを経由して１つのアナログデジタル変換器に接続され、多重化ステージおよびアナログデジタル変換器が共通クロック線に接続される。結果として、それら回路は共通クロック線によって制御される。好ましくは、多重化ステージに、Ｐ個のアナログスイッチを有するＰ個のステージシフトレジスタを備える。

本発明に係るイメージセンサのピクセル読出し方法では、複数の行および列を有するピクセルアレーとして構成され複数のピクセルの少なくとも一部を、行ごとに読出構成により読み出す。具体的には、Ｐ個の列読出回路により各々Ｐ個の列を有するブロックの列を読み出し、ブロックの少なくとも２個のグループを対応するアドレス指定信号グループにより選択的にアドレスし、そのグループがアドレス指定するブロックの読出シーケンスが全てのブロックにわたって連続的であるようにする。

好ましくは、全てのアドレス指定信号グループのうち選択したグループにより、ピクセルアレーの左側または右側にある境界ブロックを選択的にアドレスし、内部ブロックをスキップする場合は、そのグループを選択して、読出シーケンスが全てのブロックにわたって連続的であるようにする。

好ましくは、列読出信号を多重化ステージを経由して１つのアナログデジタル変換器に送信し、共通クロック線により多重化ステージおよびアナログデジタル変換器を制御する。

本発明に係る、もう一つのイメージセンサのピクセル読出し方法では、複数の行および列を有するピクセルアレーとして構成され複数のピクセルを、行ごとに読出構成により読み出し、列読出回路によりブロックの列を読み出し、欠陥ピクセルを補正する。具体的には、欠陥ピクセルが提供する値を有する列読出信号を所定の値で置き換え、一方、列読出回路によって列を読み出す。欠陥ピクセルの値は、アナログ領域で置き換えられる。

本発明によれば、ダーク画像上に明るいピクセルとして見える可能性のあるリークピクセルを、所定の値、好ましくは黒のピクセルで除去する。イメージャにおいてアナログ領域でこの置換を行うことの利点は、この補正が、デジタル後処理よりも容易でシンプルであるということである。もし、リークピクセルがスミアに表れているなら、デジタル後処理補正は問題があるであろう。また、顧客はより高い欠陥密度を許容できるため、補正可能性があると、イメージャＩＣの歩留りはより高くなる。欠陥のある明るいピクセルによるイメージセンサからの分布視覚効果は除去される。

本発明によれば、イメージセンサのアナログ部分において、所定の値、好ましくは、黒に対応する値で、欠陥ピクセルから到来する信号を置き換える。問題の起こったソースで直接、即ち、イメージセンサチップ上で直接、欠陥ピクセルに対応する信号を置き換えることで、後続のデジタル画像処理段でのデジタル信号処理に入る前に、デジタルドメインにおける処理は、この仕事を実行することから解放される。画面上の欠陥ピクセルの不都合な視覚効果は補償される。

後処理ステップのデジタルドメインでリークピクセルの補正をする場合、アナログフィルタリングまたはデジタルフィルタリングを実行する際の帯域幅制限により、スミアが起こる可能性がある。このスミアは欠陥ピクセルを見えやすくする。

これとは別に、イメージセンサのピクセル読出し方法として、二つの異なるアドレス線グループによりブロックを選択的にアドレスする方法と、アナログ領域で所定の値で欠陥ピクセルの値を置き換える方法とを、組み合わせることができる。

好ましくは、アドレス信号と同期する制御信号により、ピクセルからの実際の値を読み出すか、または、その値を所定の値で置き換えるかを選択する。

結果として、専用制御信号により、欠陥ピクセルの置き換えを達成することができる。例えば、専用制御信号は、画像チップのあるピンに印加した切換信号であってよい。

本発明の第一の実施形態のイメージセンサの典型的なブロック図である。 読出構成の典型的なブロック図である。 図２の左の部分を詳細に示す図である。 図２の右の部分を詳細に示す図である。 ブロック読出アドレス指定の典型的なブロック図である。 ブロックをアドレスする期間の信号タイミングの図である。 ブロックをアドレス指定する期間の信号タイミングのコンパクト図である。 ブロックをアドレス指定する期間の信号タイミングのコンパクト図である。 ブロックをアドレス指定する期間の信号タイミングのコンパクト図である。 ブロックをアドレス指定する期間の信号タイミングのコンパクト図である。 本発明の第二の実施形態の読出構成を有するイメージセンサの典型的なブロック図である。 読出期間の信号タイミングの図である。 イメージセンサの簡略化した概略ブロック図である。 欠陥ピクセルを置き換える期間の二つの部分の信号タイミング図である。 欠陥ピクセルを置き換える期間の二つの部分の信号タイミング図である。

図１から図１０に示す第一の実施形態と、図１１、図１２、図１３および図１４ａと図１４ｂに示す第二の実施形態の、二つの実施形態を使用して、本発明をさらに詳細に説明する。

本発明に係るイメージセンサの第一の実施形態を図１から図１０に示す。本発明によれば、イメージセンサおよびイメージセンサのピクセル読出しのための対応する方法は、以下に述べる特定のロジックを使用する。

図１に示すイメージセンサは、複数の行および列を有するピクセルアレーとして構成した複数のピクセルと、そのピクセルを行ごとに読み出す２個の読出構成と、タイミングコントローラとを備える。このイメージセンサがアドレス可能なピクセル範囲に、例えば、１１４８行×２０４８列を有するピクセルアレーを含む。ここで述べる２個の読出構成を有する回路が、前もって別の回路により選択されたアレーの行からピクセル情報を読み出すために使用される。

読出しのために、列を、偶数番号の列と奇数番号の列に分割する。偶数番号の列がピクセルアレーの上部を通り、一方、奇数番号の列がピクセルアレーの下部を通っている。従って、読出ロジック、即ち、読出構成は、図１に示すように、ＩＣのトップレベルで二度使用される。列の両グループ、即ち、奇数番号の列および偶数番号の列に対して、並列に読出プロセスを実行し、従って、読出ロジックの両方の事象(instances)がレジスタの一セットを共有して異なる動作モードをプログラムする。

図２のブロック図は、システムアーキテクチャとしても述べた、ピクセルアレー下部の読出構成の一つとタイミングコントローラを示す。読出構成は、奇数番号の列に対する奇数個の列読出回路と、一つのアナログデジタル変換器ＡＤＣとを備える。

特定のＰ個の列を有する複数のブロックに、列がグループ化される。具体的には、１０２４個の奇数番号の列をグループ化し、各々が１６列を組み合わせた６４個のブロックＢ１．．．Ｂ６４とする。読出構成は、Ｐ個の、具体的には１６個の列読出回路と、ブロックをアドレス指定するためのアドレス線の２つのグループを有するアドレス回路とを備える。アドレス線の一方のグループが、ブロック選択信号用の対応する線ｃｏｌ＿ｂｌｋ＿ｓｅｌ＿ｘｘを有するバスｓｗ＿ｇｒｐ＿ａ［１．．１６］として列選択信号用に生成され、アドレス線のもう一方のグループが、ブロック選択信号用の対応する線ｃｏｌ＿ｂｌｋ＿ｓｅｌ＿ｘｘを有するバスｓｗ＿ｇｒｐ＿ｂ［１．．１６］として列選択信号用に生成される。ｓｗ＿ｇｒｐ＿ａ［１．．１６］等の記号が、線とバスについて、さらに信号自身について使用される。

特定の列ＸＸが、水平タイミングロジック、即ち、タイミングコントローラにより、線ｃｏｌ＿ｂｌｋ＿ｓｅｌ＿ｘｘからのブロック選択信号、および、バスｓｗ＿ｇｒｐ＿ａ［１．．１６］またはバスｓｗ＿ｇｒｐ＿ｂ［１．．１６］から到来するいずれかの列選択信号によって選択される。ブロック図から分かるように、奇数番号の内部ブロックがバスｓｗ＿ｇｒｐ＿ａ［１．．１６］に接続され、一方、偶数番号のブロックがバスｓｗ＿ｇｒｐ＿ｂ［１．．１６］に接続される。

ブロックＢ１．．．Ｂ６４は、２つのアドレス線グループにより選択的にアドレスされる。奇数番号の内部ブロックＢ４．．．Ｂ６２がバスｓｗ＿ｇｒｐ＿ａ［１．．１６］に接続され、偶数番号の内部ブロックＢ３．．．Ｂ６１がバスｓｗ＿ｇｒｐ＿ｂ［１．．１６］に接続される。内部ブロックＢ３．．．Ｂ６２は二者択一的に接続されて２つのアドレス線グループによりアドレスされる。

本発明に係るイメージセンサのピクセル読出し方法によれば、一部のピクセル、例えば、奇数番号のピクセルが、行ごとに読出構成を用いて読み出される。ブロックのうちＰ個の列がＰ個の列読出回路により読み出され、２つのブロックグループ、即ち、奇数番号の内部ブロックおよび偶数番号の内部ブロックが、２つのアドレス線グループによって二者択一的にアドレスされる。

結果として、ブロックの読出シーケンスは、全ての内部ブロックＢ３．．．Ｂ６２にわたって連続的である。具体的には、２つのグループによりアドレスするブロックの読出シーケンスは二者択一的に連続して行われる。

ピクセルアレーの左側および／または右側にある境界ブロック１、２および６３、６４は、全てのグループに提供される。具体的には、それらは、２本の線ｃｏｌ＿ｂｌｋ＿ｓｅｌ＿ｘｘによって２個のブロック選択信号を印加され、スイッチ選択バスｗ＿ｇｒｐ＿ａ［１．．１６］とスイッチ選択バスｓｗ＿ｇｒｐ＿ｂ［１．．１６］の両方に接続される。これらの境界ブロックの一つがｃｏｌ＿ｂｌｋ＿ｓｅｌ＿ｘａにより選択された場合、スイッチ選択信号はバスｓｗ＿ｇｒｐ＿ａ［１．．１６］から取られる。これらの境界ブロックの一つがｃｏｌ＿ｂｌｋ＿ｓｅｌ＿ｘｂにより選択された場合、スイッチ選択信号はバスｓｗ＿ｇｒｐ＿ｂ［１．．１６］から取られる。内部ブロックＢ３．．．Ｂ６２をスキップした場合には、読出シーケンスが全ブロックにわたって連続的であるように、アドレス線グループが選択される。このことは図７から図１０に示される。

１６個の読出回路の各々は増幅器ＡＭＰを備え、多重化ステージＭＵＸによりアナログデジタル変換器ＡＤＣに接続される。具体的には、各ブロックＢ１．．．Ｂ６４からのピクセル情報を送信する１６本の配線が、ピクセル読出バスバーの１６本の配線に接続される。これらのバスバー配線の各々は、増幅器ＡＭＰの入力として役目を果たす。増幅器ＡＭＰの出力は、多重化ステージＭＵＸにより、即ち、クロック信号ｍｕｘ＿ｃｏｎｔｒｏｌからシステムクロックの１６周期毎に一度、‘１’が供給されるシフトレジスタにより、多重化される。そのようにして、最終的には、１２ビットのアナログデジタル変換器ＡＤＣの入力として、周期的に各増幅器出力が使用される。

図３は、ピクセルアレーへのインタフェースの左側を示す。図４はピクセルアレーへのインタフェースの右側およびアナログ信号処理を示す。図３および図４は、タイミングロジックからピクセルアレーへのインタフェース、および、より詳細なアナログ信号処理を示す。ピクセルアレーへのインタフェースは読出構成を備え、アナログ信号処理は列読出回路を備える。

読出バスバーｂｓｃ[１．．１６]は、バスバー配線から増幅器入力またはＧＮＤのどちらかへの接続を、増幅器較正の間に確立する。

列読出信号は、多重化ステージＭＵＸを経由してアナログデジタル変換器ＡＤＣへ送信される。具体的には、増幅器出力を多重化するため多重化ステージＭＵＸが備えられ、その中で、１６段シフトレジスタが１６個のアナログ多重化スイッチＭ１．．．Ｍ１６と結合されている。シフトレジスタのクロック信号はアナログデジタル変換器ＡＤＣのクロックと同一ソースから入来し、即ち、多重化ステージＭＵＸおよびアナログデジタル変換器ＡＤＣは、共通のクロック信号ｍｕｘ＿ｃｏｎｔｒｏｌにより制御される。このアーキテクチャにより、このタイミングクリティカル機能を増幅器ＡＭＰとアナログデジタル変換器ＡＤＣとの間で制御するのに、単一の配線ｍｕｘ＿ｃｏｎｔｒｏｌで十分である。

ピクセルアレーの上部と下部のそれぞれでアクセス可能な１０２４個の列がグループ化され、各々１６個のピクセルを有する６４個のブロックとされる。シリアルバスインタフェースが制御するレジスタにより、読み出すべきブロックの選択をプログラムできる。ピクセルアレーの左側の境界ブロックＢ１、Ｂ２およびピクセルアレーの右側の境界ブロックＢ６３、Ｂ６４が、測定およびアライメント目的で使用される。内部ブロックＢ３．．．Ｂ６２は活性ピクセル領域を備える。４つの境界ブロックＢ１、Ｂ２、Ｂ６３、Ｂ６４の読出しと、活性領域からの内部ブロックＢ３．．．Ｂ６２の読出しは互いに独立にプログラムすることができる。

アレーの端にある４つの境界ブロックＢ１、Ｂ２、Ｂ６３、Ｂ６４は、次の表に従って選択される。

活性領域からピクセルが、読み出す予定のそれぞれ最初のブロックと最後のブロックの番号で定められる内部ブロックの隣接範囲として読み出される。最初の内部ブロックの番号はレジスタＣＯＬ＿ＳＴＡＲＴ[５．．０]により決定され、最後の内部ブロックの番号はレジスタＣＯＬ＿ＳＴＯＰ[５．．０]により決定される。

最初の内部ブロックの番号は２より大きくなければならず、一方、最後の内部ブロックの番号は６３より小さくなければならない。さらに、最初の内部ブロックの番号は、最後の内部ブロックの番号以下でなければならない。これらの条件の一つが満足されない場合、活性領域のどのブロックも読出しのためにアクセスされないが、４つの境界ブロックの読出しは、もし選択されても影響されることはない。

図５は、ブロック読出アドレス指定の典型的なブロック図を示す。図６は、ブロックをアドレスする間の信号タイミングの図を示す。全ての重要なインタフェース信号のタイミングが図６に示される。

動作モードのために保持される図示の波形は、以下の通りである。
・ブロックＢ１とブロックＢ２が読出しのため選択される（左の境界ブロック）。
・活性領域からの開始ブロックは奇数番号（信号ｃｏｌ＿ｂｌｋ＿ｓｅｌ＿ｘで表わされる）である。

もしモード設定が上記で述べたことと異なるなら、以下の信号のタイミングが影響を受けるであろう。
・Ｂ１およびＢ２のためのブロック選択信号ｃｏｌ＿ｂｌｋ＿ｓｅｌ＿１ａ｛２ａ、１ｂ、２ｂ｝
・列選択信号ｓｗ＿ｇｒｐ＿ａ［１．．１６］およびｓｗ＿ｇｒｐ＿ｂ［１．．１６］

図６では、最初に列選択信号ｓｗ＿ｇｒｐ＿ａ［１．．１６］が使用され、選択ブロック内の１６の列から一つをアドレスする。次に信号ｓｗ＿ｇｒｐ＿ｂ［１．．１６］が使用され、次に続くブロックの列をアドレスする。この順序は、選択された読出構成に依り交換してもよい。

ピンＬＩＮＥ＿ＳＴＡＲＴにおけるパルスが読出しをトリガする。この信号の立上りエッジが、時間Ｔ１後にブロック選択信号ｃｏｌ＿ｂｌｋ＿ｓｅｌ＿１ａをトリガする。

このブロックを選択して時間Ｔ２後に、ブロックＢ１の最初のスイッチが信号ｓｗ＿ｇｒｐ＿ａ［１］によって選択されて、その行の最初のピクセルからのピクセル情報を、ピクセル読出バスバーの最初の配線であるバスバー配線ＢＢ１に転送する。この配線は、バスバースイッチが閉じると最初の増幅器ＡＭＰの入力に接続される。スイッチを閉じることは、ブロックを選択して時間Ｔ３後にスイッチ制御信号ｂｓｃ１により実行される。

アレーからのセンサ素子により提供されるピクセル情報は、その素子への光強度および露光時間に依存する固有の電荷量に基づいている。その上、ピクセル読出バスバー配線は、大きなピクセルアレーの幅全体に拡がって、極めて大きな容量を呈する。最適な電荷沈下を保証しおよび増幅器出力を安定させるため、時間Ｔ４の間、スイッチ制御信号ｂｓｃ１によってバスバースイッチを閉じたままにしておかなければならない。この時間期間の終りでは、多重化スイッチＭ１は１システムクロック期間の間閉じ、増幅器出力信号をアナログデジタル変換器ＡＤＣの入力に転送する。この転送が終了すると、ｂｓｃ１が制御するバスバースイッチおよびｓｗ＿ｇｒｐ＿ａ［１］が制御するスイッチが開放されると同時に、Ｍ１が開放される。最終的に、アナログデジタル変換器ＡＤＣにおける処理遅延Ｔ５後に、最初のピクセルに対応するデジタル値がＩＣ出力に得られる。

図６から分るように、この処理過程は選択ブロックＢ１内の残りの全ての列に連続して適用される。このことにより、ＩＣ出力において、連続するデジタル値Ｄ１乃至Ｄ１６が得られる。一方で、同様の制御動作が適当な遅延をかけて列ブロックＢ２に開始され、シームレスなデータストリームが出力Ｄ１７、Ｄ１８．．に提供される。

図６から分るように、ブロック選択信号ｃｏｌ＿ｂｌｋ＿ｓｅｌ＿１ａは、１６番目のパターンの処理が未だ完了しない限り、アクティブのままでなければならない。しかしながら、出力での連続データストリームのためには、次のブロックの対応するピクセルからの電荷を、先行ブロックからのピクセルの処理完了後直ちにバスバー線に取り込む必要がある。このことは、連続するブロックをオーバラップして選択することを必要とし、即ち、信号ｃｏｌ＿ｂｌｋ＿ｓｅｌ＿２ｂでのＢ２選択が、Ｂ１選択期間の中央でアクティベートされることになる。このため、第二のグループの列選択信号ｓｗ＿ｇｒｐ＿ｂ［１．．１６］が、ブロックＢ２をブロックＢ１と並列にアドレスするために必要である。

図６からブロックアクセスの機能的制御を図示するためのさらにコンパクトな方法を図７に示す。

ここでは、ブロック選択信号ｃｏｌ＿ｂｌｋ＿ｓｅｌ＿ＸＸとスイッチ選択グループｓｗ＿ｇｒｐ＿ａ／ｂの使用のみを示して、本発明の思想を説明する。

上述のように、この例は、左側境界ブロックＢ１およびＢ２の両方が読まれ、次に、活性ピクセル領域から、奇数番号のブロックＢｎ＋１（２≦ｎ＜６２）から始まるブロックの範囲が読まれる予定である場合を示している。活性ピクセル領域からの最初のブロックが偶数番号のブロックである場合は、境界ブロックＢ１および境界ブロックＢ２は、図８に示すように、それらの他のブロック選択信号で選択されるであろう。また、境界ブロック内の１６個のスイッチは、各々他のスイッチ選択グループで制御されるであろう。

此処まで、ピクセルアレーの左側におけるブロックの読出しについてのみ議論してきた。ピクセルアレーの右側では、活性ピクセル領域から読む最後のブロックに依存して、左側と同様の状況を持つであろう。このブロックが奇数番号Ｂｍ−１（６２＞ｍ≧４）を持ち、右側の両方の境界ブロックが読まれる予定である場合、読出制御は下記の図９のように考えられる。

読まれる予定の最後のブロックが偶数番号を持つ場合は、読出制御は図１０に示すように考えられるであろう。

この制御の仕組みにより、右境界および左境界からのブロックの任意の可能な組合せが、活性ピクセル領域からのプログラム可能範囲とともに選択可能である。このことはまた、いかなる境界も無い活性領域からのブロック範囲、または逆をも含む。

図で使用する参照記号のリスト：
上述のように、信号に対して、および、線およびバス即ち配線に対して、信号の記号が使用される。

図１１から図１４ｂに、第二の実施形態によるイメージセンサのピクセル読出し方法を示す。本発明によるイメージセンサのピクセル読出し方法は、欠陥ピクセルを取り除くのに使用される。

ＣＭＯＳイメージセンサＩＣのブロック図を図１１に示す。光感応素子を備えるセンサピクセルアレーは、デジタルタイミング制御ブロック、即ち、アレーの行および列へのアクセスを組織化するタイミングコントローラで制御される。行アドレス指定は本発明と関係はなく、アレーから行を選択することにより個々のピクセル内容へのアクセスを準備するだけである。次に、ピクセルへの最終アクセスは、列アクセスロジックによって制御される。具体的には、その方法では、行および列を有するピクセルアレーとして構成したピクセルは、読出構成を用いて行が順に読み出される。

高分解能を有するイメージャアレーの列数は、一般的には大きいので、専用の増幅器を有する列読出回路を各列に備えることは実現不可能である。むしろ、階層的アクセス制御を実施して、列読出回路の数Ｐおよび増幅器ＡＭＰの数Ｐを、例えば本出願人の場合では１６に制限することが可能である。これは、各々１６列を有するブロックＣＢ１からＣＢｎに行を分割することで実現できる。例えば、選択ブロックＣＢ１．．．ＣＢｎの１６個の列は、１６個の列読出回路によって読み出される。

ブロック選択線またはスイッチＳ１からＳ１６のための線のようなアドレス線を使用して、ブロックの一つおよび列の一つをアドレス指定することにより特定の列を選択する。最初にブロックの一つを選択し、次に選択ブロック内のスイッチＳ１からＳ１６のうちの一つを閉じることにより、特定の列を選択する。

選択ブロックの列の出力、即ち、図１１に示す全ての列選択ブロックの出力は列読出回路へ送られる。具体的には、バスバースイッチブロックを通過後、最終的に１６個のピクセル増幅器ＡＭＰの入力に到達する、共通の１６個の配線のピクセル読出バスバーへ送られる。次に、多重化ステージＭＵＸは、イメージャＩＣの最終出力を生成するアナログデジタル変換器ＡＤＣに、増幅器出力を多重化する。

制御信号ＢＳＣ１からＢＳＣ１６とともに、バスバースイッチブロックが読出処理の中心的要素を構成する。

図１２に、行におけるピクセルへのアクセスを例示する。制御機能は、タイミング制御ブロックに実装する同期回路に基づいており、外部信号ＬＩＮＥ＿ＳＴＡＲＴにより開始される。この信号の立上りエッジが、時間Ｔ１後にブロック選択信号ＣＢ１をトリガする。このブロックＣＢ１を選択して時間Ｔ２後に、ブロックＣＢ１の最初の列をアドレスする。具体的には、第一のスイッチＳ１を閉じ、行の最初のピクセルからのピクセル情報をバスバー配線ＢＳＣ１に転送する。この配線は、バスバースイッチＢＳＣ１が閉じると、第一の増幅器の入力に接続される。ＢＳＣ１信号の上の破線が示すように、ブロックを選択して時間Ｔ３後に、スイッチ制御信号ＢＳＣ１によりスイッチが閉じる。

アレーからのセンサ素子により提供されるピクセル情報は、その素子への光強度および露光時間に依存する固有の電荷量に基づいている。その上、ピクセル読出バスバー配線は、大きなピクセルアレーの幅全体に拡がって、極めて大きな容量を呈する。最適な電荷沈下を保証しおよび増幅器出力を安定させるため、時間Ｔ５の間、スイッチ制御信号ＢＳＣ１によってバスバースイッチを閉じたままにしておかなければならない。この時間期間の終りでは、多重化スイッチＭ１は１システムクロック期間の間閉じ、増幅器出力信号をアナログデジタル変換器ＡＤＣの入力に転送する。この転送が終了すると、ＢＳＣ１が制御するバスバースイッチおよびスイッチＳ１が開放されると同時に、多重化スイッチＭ１が開放される。最終的に、アナログデジタル変換器ＡＤＣにおける処理遅延Ｔ６後に、最初のピクセルに対応するデジタル値がＩＣ出力に得られる。

図１２から分るように、この処理過程は選択ブロックＢ１内の残りの全ての列に連続して適用される。このことにより、ＩＣ出力において、連続するデジタル値Ｄ１乃至Ｄ１６が得られる。一方で、同様の制御動作が適当な遅延をかけて列ブロックＢ２に開始され、シームレスなデータストリームが出力（Ｄ１７、Ｄ１８．．）に提供される。

上記の説明は、リークピクセルを全く補正しなくてよい場合の、ピクセル読出処理過程についてである。列のピクセルが欠陥を有する場合、欠陥ピクセルが提供する値を有する列読出信号は、列読出回路がその列を読み出す間に、所定の値で置き換えられる。この置換えについて、以下で詳細に説明する。

ある行（列１）の最初のピクセルが損傷し、所定の値、即ち、黒ピクセルに対応する値で置き換えられるべきであると仮定する。まず、アプリーションユニット（例えば、カメラ）で、組込みイメージセンサ上の損傷ピクセルを特定するセットアップ処理過程の間に、この状況を検出しなければならない。次に、第一の列のこの損傷ピクセルを含む行をアドレスしようとする場合、デバイスの通常動作の間は、信号ＬＩＮＥ＿ＳＴＡＲＴを印加してから時間Ｔ４後に、１システムクロック周期の間、制御信号即ち信号ＬＰ＿ＣＯＮＴＲＯＬを印加しなければならない。このパルスをタイミング制御ブロックで処理する。結果として、信号ＢＳＣ１は、増幅器入力にバスバー線の接続を行わず（図１２におけるＴ５期間の信号ＢＳＣ１）、この入力をＧＮＤに結合し、黒ピクセルによる増幅器出力という結果となる。

本発明の別の好ましい実施形態として、欠陥ピクセルの位置を、イメージャチップの各ピクセルの対応する情報を持つマップに蓄積することができる。そのマップを、イメージャチップをアドレスするのに並行して読み出してもよく、従って、イメージャの個々のピクセルをアドレスする場合、欠陥ピクセルについての情報を直ちに利用可能となる。マップは２値のストレージ、例えばメモリであってもよく、その中に欠陥ピクセルであるか機能を果たすピクセルであるかを示す２値の信号をストアする。

もし信号パルスＬＰ＿ＣＯＮＴＲＯＬが右に１クロック周期だけシフトするなら、第二のピクセルが置き換えられる、などである。もしその信号のパルス幅が１クロック周期を超えるならば、連続する番号のピクセルが、信号ＬＰ＿ＣＯＮＴＲＯＬの幅に基づいて置き換えられる。

基本的に、選択された行内の任意の数の欠陥ピクセルを黒ピクセルで置換えることが可能であるが、勿論、品質規則を定めることで、ピクセルアレーの許容欠陥数が制限される。

欠陥ピクセルを黒ピクセルに対応する値で置き換える代わりに、隣接ピクセルに対応する値で欠陥ピクセルを置き換えることもできる。

図１３は、本発明によるイメージャの簡略化した概略ブロック図を示す。垂直アドレス指定すなわち線アドレス指定が、対応するアドレス指定回路によって実行される。例えば、２値のパターンに対応する垂直トークンがシフトレジスタを通過する。水平アドレス回路による同様の方法で水平読出しを実行する。さらに、水平読出しのための既知の部品と、水平タイミングおよびピクセルクロックのための対応する信号とに対して、リークピクセルを抑圧するための信号を印加する。リークピクセルを抑圧するための信号は、水平タイミングおよびピクセルクロックと同期している。結果として、ピクセルからの実際の値を読むか、または、所定の値でその値を置き換えるかを選択する制御信号、即ち信号ＬＰ＿ＣＯＮＴＲＯＬは、アドレス信号と同期状態にある。

図１４は、イメージャセンサのピクセルを読出す方法で、リークピクセル置換えの追加の例を示す。図４に示すこの方法は、図６に示した第一の実施形態の方法と類似である。結果として、図１４に示す方法は、二つの異なるグループのアドレス線ｓｗ＿ｇｒｐ＿ａ［１．．１６］およびｓｗ＿ｇｒｐ＿ｂ［１．．１６］が選択的にブロックをアドレスする方法と、欠陥ピクセルの値をアナログ領域で所定の値で置き換える方法とを組み合わせたものである。図１４では、制御信号をＬＰＣｘ＿Ｂとして説明している。

行内の最初のピクセルを置き換える予定であるという簡単な場合を示すので、この例を、特定のピクセルの外部制御信号のタイミングを決定する基準として使用することができる。既に説明したように、レジスタからのプログラム可能な遅延ＨＤ＿ＤＬＹはゼロに設定するという意味を含む。

基本的には、選択行内の任意の数の欠陥ピクセルを黒ピクセルで置き換え可能であるが、勿論、品質規則を定めることで、ピクセルアレーの許容欠陥数が制限される。

これらの条件下で最初のピクセルを置き換えるため、信号ＬＩＮＥ＿ＳＴＲＴ＿Ｅの立上りエッジの５クロック周期後に、ピンＬＰＣｘ＿Ｂに１クロック周期幅のパルスを印加する。結果として、信号ａｍｐ＿ｐｈｉ３［１］は、バスバー線１の増幅器入力への接続を確立せずに、この入力をＧＮＤに結合させる。黒ピクセルによる増幅器出力という結果になる通常動作の場合のように、増幅器ＡＭＰの基準入力を外部ソースに切り換える。

もしピンＬＰＣｘ＿Ｂにおけるパルスが右に１クロック周期だけシフトするなら、第二のピクセルが置き換えられる、などである。もしその信号のパルス幅が、１クロック周期を超えるならば、連続する番号のピクセルがピンＬＰＣｘ＿Ｂでの信号の幅に従って置き換えられる。

もしレジスタからのプログラム可能な遅延ＨＤ＿ＤＬＹがゼロに設定されないなら、この遅延は、ピンＬＰＣｘ＿Ｂにおけるパルスに間に合うポイントの計算で考慮されなければならない。

Claims (2)

1. 複数の行および列を有するピクセルアレーとして構成され複数のピクセル、並びに、行ごとに該ピクセルを読み出すための少なくとも一つの読出構成を備えたイメージセンサであって、
   前記列は、各ブロックがＰ個の列（ただし、Ｐは２よりも大きい）を有するブロックにグループ化され、
   前記読出構成の各々は、Ｐ本の水平読出ライン、および、前記ブロックをアドレスするための第１及び第２のアドレス線グループを有するアドレス回路を備え、
   前記各ブロックの前記Ｐ個の列が、前記Ｐ本の水平読出ラインにＰ列の読出ラインを介して結合され、
   Ｐ個の入力および１つの出力を有するマルチプレクサが前記読出構成の前記Ｐ本の水平読出ラインに結合され、
   前記第１のアドレス線グループにより前記ブロックのうち奇数番目のブロックをアドレスし、および、前記第２のアドレス線グループにより前記ブロックのうち偶数番目のブロックをアドレスし、並びに、前記第１及び第２のアドレス線グループにより、前記奇数番目のブロックに対する制御動作が継続している間は前記偶数番目のブロックに対する制御動作をイネーブルして、前記第１及び第２のアドレス線グループによりアドレスされるブロックの読出シーケンスを前記奇数番目のブロックおよび前記偶数番目のブロックにわたって連続させ、前記読出構成の連続する列のシームレスなデータストリームを出力に提供するように前記マルチプレクサが制御される、前記イメージセンサ。
2. 前記ピクセルアレーの左側または右側にある境界ブロックに、すべてのアドレス線グループを備え、
   前記境界ブロックに隣接する内部ブロックをスキップするかまたは内部ブロックの範囲が選択された場合は、前記読出シーケンスが全部の境界ブロックおよび内部ブロックにわたって連続するように、前記境界ブロックのための前記アドレス線グループが選択される、請求項１に記載のメージセンサ。

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