JP2015023391A - 固体撮像装置 - Google Patents

Abstract

【課題】
従来、相関多重サンプリングを行う場合、ＡＤ変換器の変換速度に問題があった。
【解決手段】
本発明に係る固体撮像装置は、光を電気信号に変換する画素と、前記画素から読み出した電気信号をＫ（Ｋは２以上の整数）ビットの量子化幅のデジタル値に変換する逐次比較型のＡＤ変換部とを有し、前記ＡＤ変換部は、前記画素から同じ電気信号を複数回読み出してデジタル値に変換する場合に、１回目の変換では前記Ｋビットのデジタル値を求め、２回目以降の変換では前記Ｋビットのうち予め設定された下位側のＬ（ＬはＫより小さい正の整数）ビットのデジタル値を求めることを特徴とする。
【選択図】図５

Description

本発明は、固体撮像装置に関する。

近年、電子カメラが広く普及しており、ノイズの少ない画像を撮影することが求められている。そこで、画素から同じ電気信号を複数回読み出して多重することにより、ランダムノイズを低減する相関多重サンプリングの技術が考えられている。一方、行列状に配置された複数の画素から行単位で読み出した電気信号を、列毎に配置されたＡＤ（Analog to Digital）変換器により、デジタル値に変換する技術が考えられている（例えば、特許文献１参照）。

特開２０１３−０５５４４７号公報

ところが、画素から同じ電気信号を複数回読み出して多重する相関多重サンプリングの場合、ＡＤ変換を行う回数が増えるため、ＡＤ変換に時間が掛かり、撮像素子から画像データを読み出す速度が遅くなるという問題が生じる。

本発明の目的は、相関多重サンプリングを行う場合に、ＡＤ変換器の変換速度を向上できる固体撮像装置を提供することである。

本発明に係る固体撮像装置は、光を電気信号に変換する画素と、前記画素から読み出される電気信号をＫ（Ｋは２以上の整数）ビットの量子化幅のデジタル値に変換する逐次比較型のＡＤ変換部とを有し、前記ＡＤ変換部は、前記画素から同じ電気信号を複数回読み出してデジタル値に変換する場合に、１回目の変換では前記Ｋビットのデジタル値を求め、２回目以降の変換では前記Ｋビットのうち予め設定された下位側のＬ（ＬはＫより小さい正の整数）ビットのデジタル値を求めることを特徴とする。

本発明に係る固体撮像装置は、相関多重サンプリングを行う場合に、ＡＤ変換器の変換速度を向上することができる。

本実施形態に係るＣＭＯＳセンサ１０１の一例を示す図である。 カラム回路ＣＲＭ（１）の一例を示す図である。 カラムアンプ２０１の一例を示す図である。 逐次比較型ＡＤ変換の一例を示す図である。 相関多重サンプリング時のＡＤ変換のタイミング例を示す図である。 ＡＤ変換器２０３のＡＤ変換の一例を示す図である。 従来のＡＤ変換の一例を示す図である。 電子カメラ１００の一例を示す図である。 ＩＳＯ感度のテーブル４０１の一例を示す図である。

以下、本発明に係る固体撮像装置の実施形態について、図面を用いて詳しく説明する。尚、以下の実施形態では、本発明に係る固体撮像装置として、ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）センサを例に挙げて説明するが、画素から同じ電気信号を複数回読み出してＡＤ変換後に多重する相関多重サンプリングに対応する固体撮像装置であれば、同様に適用可能である。

図１は、本発明に係る固体撮像装置の一例を示すＣＭＯＳセンサ１０１のブロック図である。

図１において、ＣＭＯＳセンサ１０１は、画素ブロック１０２と、カラムブロック１０３と、出力回路１０４と、走査回路１０５とを有する。

画素ブロック１０２は、Ｎ行Ｍ列で構成されるＮ×Ｍ個の画素Ｐｘ（ｎ，ｍ）を有し、被写体像が結像される受光面に配置されている。そして、各画素Ｐｘ（ｎ，ｍ）は、受光面に結像される被写体像の光量に応じた電気信号を出力する。

ここで、Ｎ，Ｍは１以上の整数、ｎは１からＮまでの整数、ｍは１からＭまでの整数である。尚、以降の説明において、例えば１行１列目などの特定の位置を指定する場合は、画素Ｐｘ（１，１）と表記し、Ｎ×Ｍ個の画素に共通の場合は、画素Ｐｘ（ｎ，ｍ）と表記する。また、例えば１行目や１列目など行や列だけを指定する場合は、１行目の複数の画素Ｐｘ（１，ｍ）や１列目の複数の画素Ｐｘ（ｎ，１）のように表記する。垂直信号線ＶＬＩＮＥ（ｍ）や電流源ＰＷ（ｍ）などについても同様に表記する。

カラムブロック１０３は、Ｎ行Ｍ列の画素Ｐｘ（ｎ，ｍ）から各列に配置された垂直信号線ＶＬＩＮＥ（ｍ）に読み出される電気信号をデジタル値に変換する。尚、カラムブロック１０３は、各列において、画素Ｐｘ（ｎ，ｍ）から電気信号を読み出すための電流源ＰＷ（ｍ）を有する。また、カラムブロック１０３は、ＣＭＯＳセンサ１０１の外部から入力される制御信号により、垂直信号線ＶＬＩＮＥ（ｍ）に読み出される電気信号のレベル調整やＡＤ変換を行う時の量子化ビット数などを制御する。

出力回路１０４は、カラムブロック１０３でＡＤ変換された各列のデジタル値を順番に出力データＤｏｕｔとして出力する。例えば１行目のＭ個の画素Ｐｘ（１，ｍ）から読み出された電気信号は、カラム回路ＣＲＭ（ｍ）でデジタル値に変換され、後述の演算回路２０６で多重後、出力回路１０４により、画素Ｐｘ（１，Ｍ）、画素Ｐｘ（１，（Ｍ−１））、・・・・、画素Ｐｘ（１，３）、画素Ｐｘ（１，２）、画素Ｐｘ（１，１）の順番でＣＭＯＳセンサ１０１から出力される。ＣＭＯＳセンサ１０１は、同様の処理をＮ行分繰り返すことにより、Ｎ行Ｍ列の画素で構成される１画面分の画像データを出力する。

走査回路１０５は、画素ブロック１０２から電気信号を読み出すタイミング、カラムブロック１０３でＡＤ変換するタイミング、出力回路１０４から出力データＤｏｕｔを出力するタイミングなどを制御する。例えば、走査回路１０５は、画素Ｐｘ（ｎ，ｍ）から電気信号を読み出す時のタイミング信号を各画素Ｐｘ（ｎ，ｍ）に出力する。また、走査回路１０５は、画素Ｐｘ（ｎ，ｍ）から読み出された電気信号をＡＤ変換する時のタイミング信号をカラム回路ＣＲＭ（ｍ）に出力する。ここで、走査回路１０５が出力するタイミング信号は、例えば、転送信号φＴＸ（ｎ）、リセット信号φＲＳＴ（ｎ）、選択信号φＳＥＬ（ｎ）、サンプルホールド信号φＳＨ、変換クロックφＳＡＲ＿ＣＬＫなどである。尚、これらのタイミング信号については、後で詳しく説明する。

このように、ＣＭＯＳセンサ１０１は、受光面に結像された被写体像をＮ行Ｍ列の画素Ｐｘ（ｎ，ｍ）で構成される画像データに変換することができる。
［画素Ｐｘ（ｎ，ｍ）の回路例］
次に、画素Ｐｘ（ｎ，ｍ）の回路例について説明する。ここで、Ｎ×Ｍ個の画素Ｐｘ（ｎ，ｍ）は、同じ構成の回路なので、図１に示した１行１列目の画素Ｐｘ（１，１）の回路を用いて説明する。

画素Ｐｘ（１，１）は、フォトダイオードＰＤと、転送トランジスタＴｒＸと、リセットトランジスタＴｒＲと、増幅トランジスタＴｒＡと、選択トランジスタＴｒＳとを有する。画素Ｐｘ（１，１）に入射される光は、受光面に配置されたフォトダイオードＰＤで受光される。フォトダイオードＰＤは、受光量に応じた電荷を蓄積する。フォトダイオードＰＤに蓄積された電荷は、転送トランジスタＴｒＸにより、浮遊拡散領域ＦＤに転送され、浮遊拡散領域ＦＤに保持される。ここで、浮遊拡散領域ＦＤは、転送トランジスタＴｒＸとリセットトランジスタＴｒＲと増幅トランジスタＴｒＡとが接続される領域と接地との間に形成される容量である。浮遊拡散領域ＦＤに保持された電荷は、増幅トランジスタＴｒＡにより電荷量に応じた電気信号に変換され、選択トランジスタＴｒＳにより垂直信号線ＶＬＩＮＥ（１）に読み出される。そして、転送トランジスタＴｒＸがフォトダイオードＰＤから浮遊拡散領域ＦＤに電荷を転送する前に、浮遊拡散領域ＦＤに保持された電荷は、リセットトランジスタＴｒＲにより電源電圧Ｖｄｄにリセットされる。尚、増幅トランジスタＴｒＡは、選択トランジスタＴｒＳおよび垂直信号線ＶＬＩＮＥ（１）を介して電流源ＰＷ（１）に接続されるソースホロワ型の増幅器である。

ここで、図１に示した画素Ｐｘ（ｎ，ｍ）の回路は、１画素毎に、フォトダイオードＰＤと、転送トランジスタＴｒＸと、リセットトランジスタＴｒＲと、増幅トランジスタＴｒＡと、選択トランジスタＴｒＳとを独立して有するが、フォトダイオードＰＤと転送トランジスタＴｒＸを各画素Ｐｘ（ｎ，ｍ）に配置して、浮遊拡散領域ＦＤと、リセットトランジスタＴｒＲと、増幅トランジスタＴｒＡと、選択トランジスタＴｒＳとを複数の画素Ｐｘ（ｎ，ｍ）で共通化してもよい。
［カラム回路ＣＲＭ（ｍ）の一例］
次に、カラム回路ＣＲＭ（ｍ）の一例について説明する。ここで、各列に配置されたＭ個のカラム回路ＣＲＭ（ｍ）は、同じ回路構成なので、図１に示した１列目のカラム回路ＣＲＭ（１）について説明する。

図２は、カラム回路ＣＲＭ（１）の一例を示す図である。図２において、カラム回路ＣＲＭ（１）は、カラムアンプ２０１と、サンプルホールド回路（Ｓ／Ｈ）２０２と、ＡＤ変換器２０３と、ＳＡＲ（Succesive Approximation Register）ロジック回路２０４と、メモリ２０５とを有する。尚、演算回路２０６は、メモリ２０５に保持されたデータを処理するための回路であるが、ＣＭＯＳセンサ１０１の外部で処理する場合は、カラム回路ＣＲＭ（１）に設けずにＣＭＯＳセンサ１０１の外部に設けてもよい。

カラムアンプ２０１は、ＣＭＯＳセンサ１０１の外部から入力されるゲイン制御信号により、増幅率を可変できるアンプである。カラムアンプ２０１は、垂直信号線ＶＬＩＮＥ（１）に読み出された電気信号のレベルを調整してサンプルホールド回路２０２に出力する。尚、カラムアンプ２０１の回路例については後で説明する。

サンプルホールド回路２０２は、走査回路１０５が出力するタイミング信号φＳＨに基づいて、カラムアンプ２０１によりレベル調整された電気信号をサンプリングし、サンプリング時の電気信号の電圧値を保持する回路である。

ＡＤ変換器２０３は、サンプルホールド回路２０２に保持されたアナログの電圧値をデジタル値に変換し、メモリ２０５に記憶する。ここで、ＡＤ変換器２０３は、逐次比較型のＡＤ変換を行う回路である。逐次比較型のＡＤ変換は、量子化ビット数と同じ回数の比較処理により、デジタル値を求めることができる。例えば、１４ビットのＡＤ変換は、１４回の比較処理で行うことができる。

ＳＡＲロジック回路２０４は、走査回路１０５が出力するタイミング信号φＳＡＲ＿ＣＬＫに基づいて、ＡＤ変換器２０３が逐次比較型のＡＤ変換を行うためのタイミングを与える回路である。尚、ＳＡＲロジック回路２０４およびメモリ２０５をＡＤ変換器２０３に含めてもよい。

メモリ２０５は、ＡＤ変換器２０３が出力するデジタル値を保持し、出力回路１０４により読み出される。また、画素Ｐｘ（ｎ，ｍ）の浮遊拡散領域ＦＤに保持された電荷に対応する電気信号を複数回にわたって読み出す場合、メモリ２０５は、複数回にわたって読み出された電気信号をＡＤ変換した複数のデジタル値を保持する。

演算回路２０６は、先に説明したように、ＣＭＯＳセンサ１０１の内部で演算処理を行う場合にＣＭＯＳセンサ１０１に搭載されるが、ＣＭＯＳセンサ１０１に演算回路２０６を搭載せずに、ＣＭＯＳセンサ１０１の外部で演算回路２０６と同様の演算処理を行ってもよい。尚、本実施形態では、演算回路２０６がＣＭＯＳセンサ１０１に搭載されている場合について説明する。演算回路２０６は、メモリ２０５に保持されている複数のデジタル値を多重化（例えば、単純な平均化や重み付け加算など）する演算処理を行い、演算結果を再びメモリ２０５に記憶する。また、演算回路２０６は、画素Ｐｘ（ｎ，ｍ）の浮遊拡散領域ＦＤに保持されている電荷をリセット後の電気信号（未露光の電気信号と称す）を読み出してＡＤ変換したデジタル値を、フォトダイオードＰＤに蓄積された電荷を浮遊拡散領域ＦＤに転送後の電気信号（露光後の電気信号と称す）を読み出してＡＤ変換したデジタル値から減算する処理を行い、演算結果を再びメモリ２０５に記憶する。これにより、回路のばらつきに依る固定パターンノイズを除去することができる。そして、演算回路２０６の処理結果は、出力回路１０４によりメモリ２０５から読み出されてＣＭＯＳセンサ１０１の外部に出力される。
［カラムアンプ２０１の一例］
図３は、カラムアンプ２０１の一例を示す図である。図３において、カラムアンプ２０１は、帰還形の増幅器で、アンプＡＰと、入力容量Ｃｉと、基本帰還容量Ｃｆ（０）と、基本帰還容量Ｃｆ（０）に並列に挿入可能なＫ個（Ｋは１以上の整数）の容量Ｃｆ（１）からＣｆ（Ｋ）と、容量Ｃｆ（１）から容量Ｃｆ（Ｋ）の接続の有無を切り替えるためのスイッチＳＷ（１）からＳＷ（Ｋ）とを有する。尚、スイッチＳＷ（１）からＳＷ（Ｋ）は、ＣＭＯＳセンサ１０１の外部から与えられる制御信号に含まれるゲイン選択信号によりオンオフされる。

さらに、カラムアンプ２０１は、アンプＡＰの帰還回路を構成する基本帰還容量Ｃｆ（０）および基本帰還容量Ｃｆ（０）に並列に接続される容量Ｃｆ（１）からＣｆ（Ｋ）に蓄積された電荷をリセットするためのリセットスイッチＳＷＲを有する。尚、リセットスイッチＳＷＲは、ＣＭＯＳセンサ１０１の外部から与えられる制御信号に含まれるゲインリセット信号によりオンオフされる。

入力容量Ｃｉは、アンプＡＰの負端子（−）に接続され、垂直信号線ＶＬＩＮＥ（ｍ）に読み出される電気信号が入力される。一方、アンプＡＰの正端子（＋）には、アンプＡＰにバイアス電圧を与えるためのリファレンス電圧Ｖｒｅｆが入力されている。ここで、基本帰還容量Ｃｆ（０）と基本帰還容量Ｃｆ（０）に並列に接続される容量（容量Ｃｆ（１）からＣｆ（Ｋ））の合計を帰還容量Ｃｆａとすると、アンプＡＰの増幅率（ゲイン）Ｇは、帰還容量Ｃｆａと入力容量Ｃｉとの比率で決まり、Ｇ＝Ｃｆａ／Ｃｉで与えられる。

このようにして、ＣＭＯＳセンサ１０１の外部から入力されるゲイン選択信号により、スイッチＳＷ（１）からＳＷ（Ｋ）をオンオフしてカラムアンプ２０１のゲインを変えることができる。
［ＡＤ変換器２０３の一例］
次に、ＡＤ変換器２０３の一例について説明する。図２において、ＡＤ変換器２０３は、逐次比較型のＡＤ変換を行い、ＤＡ変換器（ＤＡＣ）３０１と、コンパレータ３０２とを有する。尚、図２に示したＡＤ変換器２０３は一例であり、他の構成により逐次比較型のＡＤ変換器２０３を実現してもよい。

ＤＡ変換器３０１は、ＳＡＲロジック回路２０４により設定されるデジタル値をアナログ信号に変換してコンパレータ３０２の負端子（−）に出力する。

コンパレータ３０２は、負端子（−）に入力されるＤＡ変換器３０１が出力する電圧値と、正端子（＋）に入力されるサンプルホールド回路２０２に保持された電圧値とを比較する。例えば、サンプルホールド回路２０２に保持された電圧値がＤＡ変換器３０１が出力する電圧値未満の場合、コンパレータ３０２は、デジタル値の”０”を出力する。逆に、サンプルホールド回路２０２に保持された電圧値がＤＡ変換器３０１が出力する電圧値以上の場合、コンパレータ３０２は、デジタル値の”１”を出力する。コンパレータ３０２から出力されるデジタル値は、メモリ２０５に保持される。

図２において、ＳＡＲロジック回路２０４は、ＡＤ変換器２０３の量子化ビット幅の最上位ビットＭＳＢ（Most Significant Bit）から最下位ビットＬＳＢ（Least Significant Bit）まで順番にデジタル値を求めるための論理回路である。逐次比較型のＡＤ変換は、量子化ビット数分の比較処理を行うだけで、デジタル値を求めることができる。例えば、ＡＤ変換器２０３の量子化ビット数が１４ビットの場合、ＳＡＲロジック回路２０４は、ＤＡ変換器３０１およびコンパレータ３０２により最上位ビットＭＳＢから最下位ビットＬＳＢまで１ビットずつ１４回の比較処理を行うように動作し、サンプルホールド回路２０２に保持された電圧値を１４ビットのデジタル値に変換する。

図４は、図２に示した逐次比較型のＡＤ変換器２０３がＡＤ変換する例を示す図である。図４において、横軸は時間ｔ、縦軸は電圧Ｖを示し、１ビット目（ＭＳＢ）から５ビット目（ＬＳＢ）までの量子化ビット数が５ビットのＡＤ変換を行う時の様子を示している。また、ＡＤ変換器２０３で量子化可能な電圧の範囲は、リファレンス電圧Ｖｒｅｆとして与えられている。

図４において、１ビット目のＭＳＢは、０Ｖ以上Ｖｒｅｆ未満の電圧範囲において、入力信号の電圧値（サンプルホールド回路２０２に保持された電気信号の電圧値）が、リファレンス電圧Ｖｒｅｆの半分の電圧（１／２Ｖｒｅｆ）以上であるか否かにより求められる。例えば、入力信号の電圧値が１／２Ｖｒｅｆ以上であればＭＳＢは”１”、１／２Ｖｒｅｆ未満であればＭＳＢは”０”となる。具体的には、図２において、ＳＡＲロジック回路２０４は、ＤＡ変換器３０１によりＭＳＢが”１”のデジタル値「１００００」をアナログ電圧に変換してコンパレータ３０２の負端子（−）に与える。ここで、デジタル値「１００００」は、電圧１／２Ｖｒｅｆに相当する。一方、入力信号は、コンパレータ３０２の正端子（＋）に与えられており、コンパレータ３０２は、入力信号の電圧値が１／２Ｖｒｅｆ以上の場合は”１”、入力信号の電圧値が１／２Ｖｒｅｆ未満の場合は”０”をそれぞれ出力する。図４の例では、入力信号の電圧値は１／２Ｖｒｅｆ未満なので、コンパレータ３０２は１ビット目（ＭＳＢ）として”０”をメモリ２０５に出力する。尚、ＳＡＲロジック回路２０４は、メモリ２０５に出力されるデジタル値を参照して、次にＤＡ変換器３０１で変換するデジタル値を決定する。以降で説明する下位側のビットについても同様である。

次に、２ビット目は、１ビット目が”０”なので、０Ｖ以上１／２Ｖｒｅｆ未満の電圧範囲において、入力信号の電圧値が１／４Ｖｒｅｆ以上であるか否かにより求められる。例えば、入力信号の電圧値が１／２Ｖｒｅｆ未満で１／４Ｖｒｅｆ以上であれば２ビット目は”１”、１／４Ｖｒｅｆ未満であれば２ビット目は”０”となる。具体的には、ＭＳＢは既に”０”と判定されているので、ＭＳＢを”０”として２ビット目に”１”を立てたデジタル値「０１０００」をＤＡ変換器３０１でアナログ電圧に変換してコンパレータ３０２の負端子（−）に与える。ここで、デジタル値「０１０００」は、電圧１／４Ｖｒｅｆに相当する。図４の例では、入力信号の電圧値は１／４Ｖｒｅｆ以上なので、コンパレータ３０２は２ビット目として”１”をメモリ２０５に出力する。

次に、３ビット目は、１ビット目が”０”で２ビット目が”１”なので、１／４Ｖｒｅｆ以上１／２Ｖｒｅｆ未満の電圧範囲において、入力信号の電圧値が、３／８Ｖｒｅｆ以上であるか否かにより求められる。例えば、入力信号の電圧値が１／２Ｖｒｅｆ未満で３／８Ｖｒｅｆ以上であれば３ビット目は”１”、３／８Ｖｒｅｆ未満であれば３ビット目は”０”となる。具体的には、既に変換された１ビット目を”０”、２ビット目を”１”として３ビット目に”１”を立てたデジタル値「０１１００」をＤＡ変換器３０１でアナログ電圧に変換してコンパレータ３０２の負端子（−）に与える。ここで、デジタル値「０１１００」は、電圧３／８Ｖｒｅｆに相当する。図４の例では、入力信号の電圧値は３／８Ｖｒｅｆ未満なので、コンパレータ３０２は３ビット目として”０”をメモリ２０５に出力する。

同様に、図４の例では、４ビット目は、入力信号の電圧値が、３／８Ｖｒｅｆ未満で５／１６Ｖｒｅｆ以上であるか否かが判定され、４ビット目は”１”に変換される。また、５ビット目は、入力信号の電圧値が、３／８Ｖｒｅｆ未満で１１／３２Ｖｒｅｆ以上であるか否かが判定され、図４の例では、５ビット目は”１”に変換される。

このようにして、ＡＤ変換器２０３は、入力信号の電圧値を「０１０１１」のデジタル値にＡＤ変換することができる。

以上のように、量子化ビット数が５ビットの場合は、入力信号の電圧値との比較処理を５回行うことにより、量子化ビット幅のデジタル値を求めることができる。尚、図４では、５ビットのＡＤ変換を行う場合について示したが、本実施形態で用いる１４ビットのＡＤ変換器２０３の場合においても、同様に、最上位ビットＭＳＢから最下位ビットＬＳＢまで１ビットずつ順番に１４回の比較処理を行うことにより、デジタル値を求めることができる。

次に、ＣＭＯＳセンサ１０１が図１に示した画素Ｐｘ（１，１）から画素Ｐｘ（１，Ｍ）までの１行目の画素から電気信号を読み出してＡＤ変換する時のタイミングについて、図５を用いて説明する。

図５は、相関多重サンプリングを行う時のＡＤ変換の一例を示す図である。尚、図５において、図１と同符号の信号は、図１と同じ信号を示す。

ここで、図５において、ＣＭＯＳセンサ１０１は、回路のばらつきに依る固定パターンノイズを除去する処理を行うために、各画素Ｐｘ（ｎ，ｍ）から未露光の電気信号と露光後の電気信号とを読み出す。

図５（ａ）は、本実施形態に係るＣＭＯＳセンサ１０１において、１行目を読み出す時のタイミング信号の例で、横軸は時間を示す。

先ず、タイミングＴ１で、選択信号φＳＥＬ（１）が”１”になると、選択トランジスタＴｒＳがオンする。そして、増幅トランジスタＴｒＡは、浮遊拡散領域ＦＤに保持された電荷を電気信号に変換して垂直信号線ＶＬＩＮＥ（ｍ）に出力する。

タイミングＴ２からＴ３の期間では、リセット信号φＲＳＴ（１）が”１”になり、リセットトランジスタＴｒＲがオンして浮遊拡散領域ＦＤに保持された電荷がリセットされる。この状態で、増幅トランジスタＴｒＡは、浮遊拡散領域ＦＤに保持された電荷がリセットされた状態の未露光の電気信号を垂直信号線ＶＬＩＮＥ（ｍ）に出力する。

タイミングＴ４からＴ５の期間では、サンプルホールド信号φＳＨが”１”になり、サンプルホールド回路２０２は、増幅トランジスタＴｒＡにより垂直信号線ＶＬＩＮＥ（ｍ）に出力された未露光の電気信号の電圧値を保持する。

タイミングＴ５からＴ６の期間では、サンプルホールド回路２０２に保持された電圧値がＡＤ変換される。本実施形態では、ＡＤ変換器２０３の量子化ビット数が１４ビットなので、変換クロックφＳＡＲ＿ＣＬＫが１４回出力され、先に説明した逐次比較方式により、未露光の電気信号は、１４ビットのデジタル値に変換される。このようにして、ＡＤ変換器２０３は、１回目の未露光の電気信号のデジタル値を求め、メモリ２０５に記憶する。

タイミングＴ６からＴ７の期間では、サンプルホールド信号φＳＨが”１”になり、サンプルホールド回路２０２は、増幅トランジスタＴｒＡにより垂直信号線ＶＬＩＮＥ（ｍ）に出力された未露光の電気信号の電圧値を保持する。

タイミングＴ７からＴ８の期間で、サンプルホールド回路２０２に保持された電圧値がＡＤ変換される。この時、ＡＤ変換器２０３は、１４ビットの量子化ビット数のうち下位側の４ビットをデジタル値に変換する。このため、変換クロックφＳＡＲ＿ＣＬＫが４回だけ出力され、先に説明した逐次比較方式により、下位側４ビットのデジタル値を求める。ここで、上位側の１０ビットは、タイミングＴ５からＴ６の期間でＡＤ変換された１４ビットのデジタル値の上位側の１０ビットの値が用いられる。このようにして、ＡＤ変換器２０３は、２回目の未露光の電気信号のデジタル値を求め、メモリ２０５に記憶する。

タイミングＴ８からＴ９の期間では、転送信号φＴＸ（１）が”１”になり、被写体像の光量に応じてフォトダイオードＰＤに蓄積された電荷が浮遊拡散領域ＦＤに転送される。そして、増幅トランジスタＴｒＡは、浮遊拡散領域ＦＤに転送された電荷を電気信号に変換して垂直信号線ＶＬＩＮＥ（ｍ）に出力する。

タイミングＴ１０からＴ１１の期間では、タイミングＴ４からＴ５の期間と同様に、サンプルホールド信号φＳＨが”１”になり、サンプルホールド回路２０２は、増幅トランジスタＴｒＡにより垂直信号線ＶＬＩＮＥ（ｍ）に出力された露光後の電気信号の電圧値を保持する。

タイミングＴ１１からＴ１２の期間では、タイミングＴ５からＴ６の期間と同様に、サンプルホールド回路２０２に保持された電圧値がＡＤ変換器２０３により１４ビットのデジタル値に変換される。ここでは、変換クロックφＳＡＲ＿ＣＬＫが１４回出力される。このようにして、ＡＤ変換器２０３は、１回目の露光後の電気信号のデジタル値を求め、メモリ２０５に記憶する。

タイミングＴ１２からＴ１３の期間では、タイミングＴ６からＴ７の期間と同様に、サンプルホールド信号φＳＨが”１”になり、サンプルホールド回路２０２は、増幅トランジスタＴｒＡにより垂直信号線ＶＬＩＮＥ（ｍ）に出力された露光後の電気信号の電圧値を保持する。

タイミングＴ１３からＴ１４の期間では、Ｔ７からＴ８の期間と同様に、ＡＤ変換器２０３は、サンプルホールド回路２０２に保持された電圧値に対して、１４ビットの量子化ビット数のうち下位側４ビットのデジタル値を求める。このため、変換クロックφＳＡＲ＿ＣＬＫは、４回だけ出力される。ここで、上位側の１０ビットは、タイミングＴ１１からＴ１２の期間でＡＤ変換された１４ビットのデジタル値の上位側の１０ビットの値が用いられる。

このようにして、ＡＤ変換器２０３は、２回目の露光後の電気信号のデジタル値を求め、メモリ２０５に記憶する。

以上のように、ＣＭＯＳセンサ１０１は、未露光のデジタル値と露光後のデジタル値とをそれぞれ２回読み出してメモリ２０５に記憶する。そして、演算回路２０６は、メモリ２０５に記憶された未露光の電気信号を２回読み出した時のデジタル値の平均値と、露光後の電気信号を２回読み出した時のデジタル値の平均値とを求め、露光後の平均値から未露光の平均値を減算した値をメモリ２０５に記憶する。出力回路１０４は、露光後の平均値から未露光の平均値を減算した値を画素Ｐｘ（ｎ，ｍ）の画素値としてＣＭＯＳセンサ１０１から出力する。

このようにして、本実施形態に係るＣＭＯＳセンサ１０１は、画素Ｐｘ（ｎ，ｍ）から同じ電気信号（例えば未露光の電気信号または露光後の電気信号）を複数回読み出してデジタル値に変換する場合に、１回目のＡＤ変換では１４ビットのデジタル値を求め、２回目のＡＤ変換では１４ビットのうち予め設定された下位側の４ビットのデジタル値を求める。これにより、２回目のＡＤ変換器２０３の変換速度が１回目より速くなるので、ＣＭＯＳセンサ１０１が全画素Ｐｘ（ｎ，ｍ）から画像データを読み出す時の速度を高速化することができる。

ここで、図５（ｂ）は、従来のように、２回目のＡＤ変換を１回目と同じ量子化ビット数（上記の例では１４ビット）で行う場合のタイミング例を示している。尚、図５（ｂ）において、図５（ａ）と同符号のタイミング信号は同一又は同様の信号である。

図５（ｂ）において、１回目の未露光の電気信号を読み出してＡＤ変換するまでの動作に要するタイミングＴ１からタイミングＴ７までの時間は、図５（ａ）の場合と同じである。ところが、２回目の未露光の電気信号を読み出してＡＤ変換するまでの動作に要するタイミングＴ７からタイミングＴ８’までの時間は、図５（ａ）の場合よりも長くなる。

同様に、図５（ｂ）において、１回目の露光後の電気信号を読み出してＡＤ変換するまでの動作に要するタイミングＴ１１’からタイミングＴ１２’までの時間は、図５（ａ）のタイミングＴ１１からタイミングＴ１２までの時間と同じである。ところが、２回目の露光後の電気信号を読み出してＡＤ変換するまでの動作に要するタイミングＴ１３’からタイミングＴ１４’までの時間は、図５（ａ）のタイミングＴ１３からタイミングＴ１４までの時間よりも長くなる。

このように、本実施形態に係るＣＭＯＳセンサ１０１は、図５（ａ）のように、未露光の電気信号および露光後の電気信号を２回目にＡＤ変換する時に下位側４ビットだけのデジタル値を求めるので、図５（ｂ）の方法よりも高速に画像データをＡＤ変換して出力することができる。

図６は、図４で説明した逐次比較型のＡＤ変換器２０３により複数回のＡＤ変換を行う時の様子を示した図である。尚、図６は、図４と同様に、量子化ビット数が５ビットのＡＤ変換の例を示し、１回目は全量子化ビット数の５ビットのデジタル値を求め、２回目は全量子化ビットのうち下位側２ビットのデジタル値を求める。また、図６では、量子化ビット数が５ビットのＡＤ変換の場合について説明するが、例えば図５で説明したように、量子化ビット数が１４ビットで、１回目に１４ビットのデジタル値を求め、２回目に全量子化ビットのうち下位側４ビットのデジタル値を求める場合についても同様である。

ここで、図６において、各タイミングＴ５，Ｔ６，Ｔ７，Ｔ８およびＴ８’は、図５と同じタイミングを示す。

図６のタイミングＴ５からタイミングＴ６の期間において、ＡＤ変換器２０３は、図４で説明したように、全量子化ビット数と同じ５回の比較処理を行って、１回目で読み出した未露光の入力信号を５ビットのデジタル値「０１０１１」に変換する。ここで、１回目のＡＤ変換は、図４と同じように行われるが、２回目のＡＤ変換は、１回目のＡＤ変換とは少し異なり、次のように行われる。

図６のタイミングＴ７からタイミングＴ８の期間において、ＡＤ変換器２０３は、２回の比較処理を行って、２回目に読み出した入力信号に対して、下位側２ビットのデジタル値「−−−００」だけを求める。この時、ＡＤ変換器２０３は、上位側の１ビット目から３ビット目までの変換を行わずに、４ビット目および５ビット目のデジタル値を次のようにして求める。

先ず、４ビット目のデジタル値を求める時に、図２に示したＳＡＲロジック回路２０４は、１回目にＡＤ変換されたデジタル値の１ビット目から３ビット目のデジタル値「０１０」をメモリ２０５から取得する。デジタル値「０１０」は、図４において、３／８Ｖｒｅｆ未満で１／４Ｖｒｅｆ以上の電圧の範囲に相当するので、４ビット目は、この範囲にある入力信号電圧が５／１６Ｖｒｅｆ以上であるか否かにより求められる。例えば、入力信号電圧が５／１６Ｖｒｅｆ以上であれば４ビット目は”１”、５／１６Ｖｒｅｆ未満であれば４ビット目は”０”となる。具体的には、ＳＡＲロジック回路２０４は、既に変換された１ビット目から３ビット目を「０１０」として４ビット目に”１”を立てたデジタル値「０１０１０」をＤＡ変換器３０１でアナログ電圧に変換してコンパレータ３０２の負端子（−）に与える。ここで、デジタル値「０１０１０」は、電圧５／１６Ｖｒｅｆに相当する。図６の例では、入力信号の電圧値は５／１６Ｖｒｅｆ未満なので、コンパレータ３０２は４ビット目として”０”をメモリ２０５に出力する。

同様に、５ビット目は、１ビット目から４ビット目が「０１００」なので、１／４Ｖｒｅｆ以上５／１６Ｖｒｅｆ未満の電圧範囲において、入力信号の電圧値が１１／３２Ｖｒｅｆ以上であるか否かにより求められる。具体的には、ＳＡＲロジック回路２０４は、既に変換された１ビット目から４ビット目を「０１００１」として５ビット目に”１”を立てたデジタル値「０１００１」をＤＡ変換器３０１でアナログ電圧に変換してコンパレータ３０２の負端子（−）に与える。ここで、デジタル値「０１００１」は、電圧１１／３２Ｖｒｅｆに相当する。図６の例では、入力信号の電圧値は１１／３２Ｖｒｅｆ未満なので、コンパレータ３０２は５ビット目として”０”をメモリ２０５に出力する。つまり、２回目の未露光の電気信号のデジタル値は、「０１０００」となる。

このようにして、ＡＤ変換器２０３は、２回の比較処理だけで、２回目に読み出した未露光の電気信号の電圧値を「０１０１１」のデジタル値に変換することができる。そして、演算回路２０６は、メモリ２０５を参照して、１回目に読み出した未露光の電気信号のデジタル値「０１０１１」と、２回目で読み出した未露光の電気信号のデジタル値「０１０００」とを平均化したデジタル値「０１００１」を未露光の電気信号のデジタル値としてメモリ２０５に記憶する。これにより、未露光の電気信号に含まれるランダムノイズが低減される。

ここで、上記の説明では、未露光の電気信号について説明したが、露光後の電気信号をＡＤ変換する場合についても、図６で説明したように、ＡＤ変換器２０３は、２回目のＡＤ変換で下位側の２ビットだけを求めるので、ＡＤ変換器２０３がＡＤ変換する速度を速くすることができる。

図７は、従来のように、２回目のＡＤ変換を１回目と同様に全量子化ビット数分だけ行う場合の例を示している。２回目のＡＤ変換では、図６では行わなかった１ビット目から３ビット目のデジタル値を求めるため、ＡＤ変換に要する時間は１回目と同じになり、図６の例よりもＡＤ変換に要する時間が長くなる。

このようにして、本実施形態に係るＣＭＯＳセンサ１０１は、画素Ｐｘ（ｎ，ｍ）から同じ電気信号（例えば未露光または露光後の電気信号）を複数回読み出してデジタル値に変換する場合に、１回目のＡＤ変換では全量子化ビット数のデジタル値を求め、２回目のＡＤ変換では全量子化ビット数のうち予め設定された下位側の一部のビットのデジタル値を求めるだけなので、２回目のＡＤ変換器２０３の変換速度を１回目より速くすることができ、ＣＭＯＳセンサ１０１の全画素Ｐｘ（ｎ，ｍ）から画像データを読み出す時の速度を速くすることができる。

尚、上記の説明では、未露光の電気信号および露光後の電気信号をそれぞれ２回読み出してＡＤ変換する場合について説明したが、２回である必要はなく、３回以上であってもよい。また、未露光の電気信号を読み出してＡＤ変換する回数と、露光後の電気信号を読み出してＡＤ変換する回数が異なってもよい。例えば、未露光の電気信号を読み出してＡＤ変換する回数を２回、露光後の電気信号を読み出してＡＤ変換する回数を４回としてもよい。或いは、未露光の電気信号を読み出してＡＤ変換する回数を１回とし、露光後の電気信号を読み出してＡＤ変換する回数だけを複数回としてもよい。いずれの場合であっても、浮遊拡散領域ＦＤに保持された電荷に相当する同じ電気信号を複数回にわたって読み出して逐次比較型のＡＤ変換を行う構成であれば、本実施形態で説明した技術を同様に適用することができ、ＣＭＯＳセンサ１０１の高速化を図ることができる。
［電子カメラ１００の一例］
次に、上記で説明した本実施形態に係るＣＭＯＳセンサ１０１を搭載する電子カメラ１００の一例について説明する。

図８は、電子カメラ１００の一例を示す図である。図８において、電子カメラ１００は、ＣＭＯＳセンサ１０１と、レンズ１１２と、画像バッファ１１３と、画像処理部１１４と、制御部１１５と、表示部１１６と、操作部１１７と、メモリ１１８と、メモリカードＩＦ（InterFace）１１９とを有する。

レンズ１１２は、被写体から入射する光をＣＭＯＳセンサ１０１の受光面に結像する。

画像バッファ１１３は、ＣＭＯＳセンサ１０１が出力する画像データを取り込む。

画像処理部１１４は、画像バッファ１１３に取り込まれた画像データに対して、ホワイトバランス処理などの一般的なカメラで行われている画像処理を施す。

制御部１１５は、ＣＰＵ（Central Processing Unit）が搭載され、ＣＰＵ内部に予め記憶されたプログラムにより、電子カメラ１００全体の動作を制御する。

表示部１１６は、制御部１１５により出力される操作画面や撮影画像などを表示する。

操作部１１７は、電源ボタン１１７ａ、レリーズボタン１１７ｂ、感度選択ダイヤル１１７ｃ、メニューボタン１１７ｄ、十字キー１１７ｅ、決定ボタン１１７ｆなどの操作部材を有する。

メモリ１１８は、不揮発性のメモリで、電子カメラ１００の動作に必要なパラメータを記憶する。例えば、撮影する画像の解像度、撮影感度などの設定が記憶され、操作部１０７や操作画面により、ユーザーが自由に変更することができる。特に、本実施形態では、メモリ１１８は、撮影感度（ＩＳＯ感度）の設定とカラムアンプ２０１のゲインと２回目のＡＤ変換を行う時の量子化ビット数との関係を示したテーブル４０１を保持している。

メモリカードＩＦ１１９は、メモリカード１１９ａを装着するためのインターフェースを提供し、制御部１１５は、メモリカードＩＦ１１９を介して、撮影した画像をメモリカード１１９ａに記録したり、メモリカード１１９ａに記録された撮影済の画像を読み出して表示部１１６に表示する。

ここで、制御部１１５は、撮影処理部１５１と、表示処理部１５２と、記録処理部１５３と、ノイズ処理部１５４と、センサ設定処理部１５５とを有する。

撮影処理部１５１は、操作部１１７のレリーズボタン１１７ｂが押下されると、ＣＭＯＳセンサ１０１を制御して撮影した画像の画像データを読み出して画像バッファ１１３に取り込み、画像処理部１１４に所定の画像処理を行わせる。

表示処理部１５２は、画像バッファ１１３に取り込まれた画像を表示部１１６に表示する処理やメニューボタン１１７ｄにより操作画面を表示部１１６に表示する処理を行う。

記録処理部１５３は、画像バッファ１１３に取り込まれて画像処理が施された画像をメモリカードＩＦ１１９を介してメモリカード１１９ａに記録する処理を行う。

ノイズ処理部１５４は、ＣＭＯＳセンサ１０１に演算回路２０６が搭載されない場合に、図２に示した演算回路２０６の代わりにノイズを除去する処理を実行する。例えば、ＣＭＯＳセンサ１０１に演算回路２０６が搭載されない場合、カラム回路ＣＲＭ（ｍ）のメモリ２０５には、未露光の電気信号がＡＤ変換されたデジタル値（複数回、読み出してＡＤ変換する場合は複数のデジタル値）と、露光後の電気信号がＡＤ変換されたデジタル値（複数回、読み出してＡＤ変換する場合は複数のデジタル値）とが記憶されている。そして、制御部１０５は、メモリ２０５に記憶された各デジタル値をＣＭＯＳセンサ１０１から画像バッファ１１３に読み出す。そして、ノイズ処理部１５５は、先ず、画像バッファ１０３に読み出された未露光の電気信号が複数回読み出されてＡＤ変換された複数のデジタル値の平均値を求める。次に、ノイズ処理部１５５は、画像バッファ１０３に読み出された露光後の電気信号が複数回読み出されてＡＤ変換された複数のデジタル値の平均値を求める。これにより、ノイズ処理部１５４は、未露光の電気信号と露光後の電気信号に含まれるそれぞれのランダムノイズを除去することができる。さらに、ノイズ処理部１５４は、露光後のデジタル値の平均値から未露光のデジタル値の平均値を減算して、回路のばらつきなどによる固有ノイズを除去した画素値を算出する。ノイズ処理部１５５は、同様の処理を画像データを構成する全画素に対して行い、ランダムノイズや固有ノイズなどのノイズが除去された画像データを画像バッファ１０３に記憶する。その後、画像処理部１０４は、ノイズが除去された画像データに対して、予め決められた画像処理を施す。

センサ設定処理部１５５は、操作部１１７の感度選択ダイヤル１１７ｃにより選択された感度（ＩＳＯ感度）に応じて、ＣＭＯＳセンサ１０１内部の設定を制御する。例えば、センサ設定処理部１５５は、図２に示した制御信号をＣＭＯＳセンサ１０１に出力して、カラムアンプ２０１のゲインを設定する。さらに、センサ設定処理部１５５は、ＳＡＲロジック回路２０４に２回目のＡＤ変換の量子化ビット数を指示する。

図９は、ＩＳＯ感度のテーブル４０１の一例を示す図である。図９に示したテーブル４０１は、感度選択ダイヤル１１７ｃにより選択されたＩＳＯ感度に応じて、カラムアンプ２０１のゲインと２回目にＡＤ変換を行う時のビット数の設定例を示す。尚、図９に示したテーブル４０１は、メモリ１１８に予め記憶されている。

図９において、テーブル４０１は、感度選択ダイヤル１１７ｃで選択可能なＩＳＯ感度に対して、カラムアンプ２０１のゲインと２回目のＡＤ変換を行う時のビット数との関係を示す。

図９の例では、ＩＳＯ感度が１００の時、カラムアンプ２０１のゲインは１倍で、２回目のＡＤ変換のビット数は３ｂｉｔである。また、ＩＳＯ感度が２００の時、カラムアンプ２０１のゲインはＩＳＯ感度が１００の時のゲインの２倍で、２回目のＡＤ変換のビット数は４ｂｉｔである。同様に、ＩＳＯ感度が２倍になる毎にカラムアンプ２０１のゲインも２倍に設定され、２回目のＡＤ変換のビット数は１ビットずつ増加する。

ここで、２回目のＡＤ変換のビット数は、ＩＳＯ感度が１００の時の推定ノイズ量を基準にして求めることができる。尚、ＩＳＯ感度が１００の時の推定ノイズ量は、実測値に基づく経験的なノイズ量でもよいし、設計的に計算したノイズ量でもよい。また、ＡＤ変換器２０３で判別できる最小の電圧値は、１ビットのＬＳＢで表すことのできる電圧値なので、ノイズ量が正規分布しているとして、ノイズ量の６σの値がＬＳＢの何倍であるかを計算することができる。例えば、ＩＳＯ感度が１００の時の推定ノイズ量が６倍のＬＳＢの場合、２ビット目のビット数は、６倍のＬＳＢを判別可能な８倍のＬＳＢとする。ここで、８倍のＬＳＢは、全量子化ビット数のうち下位側３ビットに相当する。同様に、ＩＳＯ感度が大きくなるに連れてノイズ量が増えると仮定して、例えばＩＳＯ感度が２００の推定ノイズ量は１２倍のＬＳＢ、ＩＳＯ感度が３２００の推定ノイズ量は１９２倍のＬＳＢとなる。例えば、１９２倍のＬＳＢのノイズを判別するには、７ビット（１２８階調）の量子化ビット数では不十分だが、８ビット（２５６階調）の量子化ビット数であればノイズを判別することができる。

尚、図９のテーブル４０１は一例であり、例えば２回目のビット数をＩＳＯ感度１００と２００で同じ値にしてもよい。或いは、余裕を持たせて、ＩＳＯ感度が１００の時の２回目のビット数を４ビットにして、それぞれのＩＳＯ感度に対応する２回目のビット数を１ビットずつ増やしてもよい。

このように、本実施形態に係る電子カメラ１００は、ＩＳＯ感度に応じて、カラムアンプ２０１のゲインと２回目にＡＤ変換を行う時のビット数を変更することにより、画素Ｐｘ（ｎ，ｍ）から読み出される電気信号が飽和したり劣化することがなく、且つ、高速にＡＤ変換を行うことができる。

以上、説明したように、本発明に係る固体撮像装置は、相関多重サンプリングを行う場合に、逐次変換型のＡＤ変換器２０３の変換速度を向上することができる。

尚、本発明に係る固体撮像装置について、各実施形態で例を挙げて説明してきたが、その精神またはその主要な特徴から逸脱することなく他の多様な形で実施することができる。そのため、上述した実施形態はあらゆる点で単なる例示に過ぎず、限定的に解釈してはならない。本発明は、特許請求の範囲によって示されるものであって、本発明は明細書本文にはなんら拘束されない。さらに、特許請求の範囲の均等範囲に属する変形や変更は、全て本発明の範囲内である。

１００・・・電子カメラ；１０１・・・ＣＭＯＳセンサ；１０２・・・画素ブロック；１０３・・・カラムブロック；１０４・・・出力回路；１０５・・・走査回路；１１２・・・レンズ；１１３・・・画像バッファ；１１４・・・画像処理部；１１５・・・制御部；１１６・・・表示部；１１７・・・操作部；１１７ａ・・・電源ボタン；１１７ｂ・・・レリーズボタン；１１７ｃ・・・感度選択ダイヤル；１１７ｄ・・・メニューボタン；１１７ｅ・・・十字キー；１１７ｆ・・・決定ボタン；１１８・・・メモリ；１１９・・・メモリカードＩＦ；１１９ａ・・・メモリカード；１５１・・・撮影処理部；１５２・・・表示処理部；１５３・・・記録処理部；１５４・・・ノイズ処理部；１５５・・・センサ設定処理部；２０１・・・カラムアンプ；２０２・・・サンプルホールド回路；２０３・・・ＡＤ変換器；２０４・・・ＳＡＲロジック回路；２０５・・・メモリ；２０６・・・演算回路；３０１・・・ＤＡ変換器；３０２・・・コンパレータ；３０３・・・シフトレジスタ；４０１・・・テーブル；Ｐｘ（ｎ，ｍ）・・・画素；ＰＤ・・・フォトダイオード；ＴｒＸ・・・転送トランジスタ；ＴｒＲ・・・リセットトランジスタ；ＴｒＡ・・・増幅トランジスタ；ＴｒＳ・・・選択トランジスタ；ＦＤ・・・浮遊拡散領域；ＶＬＩＮＥ（ｍ）・・・垂直信号線；ＣＲＭ（ｍ）・・・カラム回路；ＰＷ（ｍ）・・・電流源；ＳＷＲ・・・ゲインリセットスイッチ；ＳＷ（ｋ）・・・ゲイン選択スイッチ；Ｃｉ・・・入力容量；Ｃｆ（ｋ）・・・帰還容量；φＴＸ（ｎ）・・・転送信号；φＲＳＴ（ｎ）・・・リセット信号；φＳＥＬ（ｎ）・・・選択信号；φＳＨ・・・サンプルホールド信号；φＳＡＲ＿ＣＬＫ・・・変換クロック

Claims (6)

1. 光を電気信号に変換する画素と、
   前記画素から読み出される電気信号をＫ（Ｋは２以上の整数）ビットの量子化幅のデジタル値に変換する逐次比較型のＡＤ変換部と
   を有し、
   前記ＡＤ変換部は、前記画素から同じ電気信号を複数回読み出してデジタル値に変換する場合に、１回目の変換では前記Ｋビットのデジタル値を求め、２回目以降の変換では前記Ｋビットのうち予め設定された下位側のＬ（ＬはＫより小さい正の整数）ビットのデジタル値を求める
   ことを特徴とする固体撮像装置。
2. 請求項１に記載の固体撮像装置において、
   前記画素から同じ電気信号を複数回読み出してデジタル値に変換された複数のデジタル値を平均化する演算部を更に設け、
   前記演算部は、前記ＡＤ変換部により求められた１回目の前記Ｋビットのデジタル値に２回目以降の前記Ｌビットのデジタル値を加算する時に、１回目の前記Ｋビットのデジタル値の上位側の（Ｋ−Ｌ）ビットを２回目以降の前記Ｌビットの上位側のビットとして用いる
   ことを特徴とする固体撮像装置。
3. 請求項１または請求項２に記載の固体撮像装置において、
   予め設定された増幅率により、前記画素から読み出される電気信号の大きさを調整するゲイン調整部を更に設け、
   前記ＡＤ変換部は、前記２回目以降で求める前記Ｌビットのビット数を前記ゲイン調整部に設定される前記増幅率に応じて可変する
   ことを特徴とする固体撮像装置。
4. 請求項３に記載の固体撮像装置において、
   前記ゲイン調整部は、外部から与えられる撮影感度に応じて前記増幅率を可変する
   ことを特徴とする固体撮像装置。
5. 請求項１から請求項４のいずれか一項に記載の固体撮像装置において、
   前記画素から露光前の電気信号と露光後の電気信号とを別々に読み出す場合に、
   前記ＡＤ変換部は、前記露光前の電気信号または前記露光後の電気信号の少なくとも一方の電気信号を複数回読み出してデジタル値に変換し、１回目の変換では前記Ｋビットのデジタル値を求め、２回目以降の変換では前記Ｌビットのデジタル値を求める
   ことを特徴とする固体撮像装置。
6. 請求項５に記載の固体撮像装置において、
   前記画素は、光量に応じた電荷を蓄積する光電変換部と、前記光電変換部に蓄積された電荷を浮遊拡散領域へ転送する転送トランジスタとを有し、且つ、少なくとも１つの前記画素に、前記浮遊拡散領域と、前記浮遊拡散領域に保持された電荷をリセットするリセットトランジスタとを設け、
   前記露光前の電気信号は、前記リセットトランジスタにより前記浮遊拡散領域に保持された電荷をリセット後に前記浮遊拡散領域から読み出した信号であり、前記露光後の電気信号は、前記転送トランジスタにより前記光電変換部の電荷を前記浮遊拡散領域へ転送後に前記浮遊拡散領域から読み出した信号である
   ことを特徴とする固体撮像装置。

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