KR102056258B1 - 검출회로 - Google Patents

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주식회사 레이언스
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Abstract

본 발명은 센서셀에서 출력된 센싱신호를 입력받는 적분회로와; 상기 적분회로의 출력단에 공통으로 연결되고, 서로 병렬 접속되며 샘플링기간이 샘플링주기로 순서대로 종료되는 제1 내지 n샘플링유닛과; 상기 제1 내지 n샘플링유닛 각각의 샘플링전압들에 대한 연산을 수행하여, 상기 제n샘플링유닛의 샘플링전압과 상기 제1샘플링유닛의 샘플링전압의 차이를 산출하는 연산회로를 포함하고, 상기 제1 내지 n샘플링유닛 각각은 샘플링스위치와 샘플링캐패시터를 포함하며, 상기 n은 3 이상의 정수인 검출회로를 제공한다.

Description

검출회로{Read-out integrated circuit}
본 발명은 검출회로에 관한 것이다.
검출회로(read-out integrated circuit: ROIC)는 아날로그 성분의 데이터를 검출하여 디지털 성분의 데이터를 제공하는 회로로서, 터치 감지 시스템, 방사선 촬영장치, 이미지 스캐너 등 다양한 분야에 적용되고 있다.
도 1은 종래의 검출회로를 개략적으로 도시한 등가회로이고, 도 2는 검출회로를 구동하는 구동신호의 파형도이다.
도 1을 참조하면, 검출회로(ROIC)는 적분회로(INC)와 샘플링회로(SAC)와 연산회로(COC)를 포함한다.
적분회로(INC)는 센서패널(SP)에 구성된 센서셀(SC)에서 출력된 센싱신호를 입력받아 이를 적분하여 전압(Vo)을 출력하게 된다.
샘플링회로(SAC)는 병렬연결된 2개의 샘플링 단위 회로인 제1,2샘플링유닛(SU1,SU2)이 병렬 배치되어 연결된 상관 이중 샘플링(correlated double sampling: CDS)회로로 구성된다. 제1,2샘플링유닛(SU1,SU2) 각각은 해당 샘플링스위치(SWS1,SWS2)에 입력된 제어신호(sws1,sws2)에 따라 해당 샘플링기간 동안 적분회로(INC)에서 출력된 전압(Vo)을 샘플링하고 그 후에 샘플링된 전압(V1,V2)을 홀딩하게 된다.
연산회로(COC)는 제1,2샘플링유닛(SU1,SU2) 각각에서 출력된 샘플링전압(V1,V2)을 비교하여 이들 간의 차분을 전압(Vf)으로 출력하게 된다.
상관 이중 샘플링회로인 종래의 샘플링회로(SAC)는 적분회로(INC)의 DC 오프셋(offset)을 포함한 저주파 노이즈를 제거하고 유효한 신호 성분은 통과시키는 기능을 수행하는 것으로서, 하이패스필터(high-pass filter: HPF)의 역할을 수행하게 된다.
이때, 도 2를 참조하면, 제1샘플링유닛(SU1)과 제2샘플링유닛(SU2)의 샘플링 완료 시간의 간격인 샘플링주기(Ts)는 적분회로(INC)의 전하 적분구간(Tint) 보다 크게 설정되어야 한다.
그런데, 넓은 주파수 범위의 저주파 노이즈를 제거하기 위해서는 샘플링주파수(fs)를 높여야 되므로 샘플링주기(Ts)는 단축될 필요가 있다. 즉, 하이패스필터의 컷오프(cut-off) 주파수(fcut)는 샘플링주파수(fs)의 2배 즉, fcut = 2*fs이므로, 보다 넓은 대역의 저주파 노이즈를 제거하기 위해서는 샘플링주기(Ts)가 단축될 필요가 있다.
그런데, 앞서 언급한 바와 같이 종래의 상관 이중 샘플링회로를 사용하는 경우에 샘플링주기(Ts)는 전하 적분기간(Tint)보다 크게 설정되어야 하므로, 노이즈 제거 성능에 한계가 존재하게 된다.
본 발명은 샘플링회로의 노이즈 제거 성능을 향상시키는 방안을 제공하는 것에 과제가 있다.
전술한 바와 같은 과제를 달성하기 위해, 본 발명은 센서셀에서 출력된 센싱신호를 입력받는 적분회로와; 상기 적분회로의 출력단에 공통으로 연결되고, 서로 병렬 접속되며 샘플링기간이 샘플링주기로 순서대로 종료되는 제1 내지 n샘플링유닛과; 상기 제1 내지 n샘플링유닛 각각의 샘플링전압들에 대한 연산을 수행하여, 상기 제n샘플링유닛의 샘플링전압과 상기 제1샘플링유닛의 샘플링전압의 차이를 산출하는 연산회로를 포함하고, 상기 제1 내지 n샘플링유닛 각각은 샘플링스위치와 샘플링캐패시터를 포함하며, 상기 n은 3 이상의 정수인 검출회로를 제공한다.
여기서, 상기 연산회로는 아날로그 연산회로이거나 디지털 연산회로일 수 있다.
상기 연산회로가 아날로그 연산회로인 경우에, 상기 제2 내지 n-1샘플링유닛 각각의 샘플링캐패시터에 병렬 접속된 연산캐패시터와; 서로 이웃하는 상기 샘플링유닛들 중 후순위의 샘플링캐패시터의 제2전극과 선순위의 연산캐패시터의 제2전극 사이에 연결된 접속스위치를 포함하고, 상기 샘플링캐패시터의 제1전극과 상기 연산캐패시터의 제1전극은 해당 샘플링스위치에 접속되며, 상기 접속스위치는 상기 제n샘플링유닛의 샘플링기간 종료 후에 온 상태가 될 수 있다.
상기 샘플링캐패시터와 연산캐패시터 각각의 제2전극과 접지단 사이에 연결된 보조스위치를 포함하고, 상기 보조스위치는 해당 샘플링유닛의 샘플링기간 동안 온 상태가 되고, 상기 접속스위치가 온 상태인 동안 오프 상태가 될 수 있다.
상기 연산회로가 디지털 연산회로인 경우에, 상기 제1 내지 n샘플링유닛의 샘플링전압들을 순차적으로 스위칭하여 출력하는 멀티플렉서와; 상기 멀티플렉서에서 출력된 샘플링전압을 디지털 샘플링데이터로 변환하는 AD컨버터를 포함하고, 상기 디지털 연산회로는 상기 디지털 샘플링데이터를 연산할 수 있다.
상기 제1 내지 n샘플링유닛은, 상기 센싱신호에 대한 상기 적분회로의 적분구간 이전에 동시에 샘플링을 시작하고, 상기 제1샘플링유닛은 상기 적분구간 이전에 샘플링을 종료하며, 상기 제2 내지 n샘플링유닛은, 상기 적분구간 내에 샘플링이 종료될 수 있다.
상기 제1 내지 n샘플링유닛은, 상기 적분회로의 리셋 후에 샘플링을 시작할 수 있다.
본 발명에 따르면, 검출회로의 샘플링회로로서 상관 n중 샘플링회로를 사용하게 된다.
따라서, 검출회로의 잡음제거 성능이 향상될 수 있게 된다. 이로 인해, 신호센싱시스템의 감도를 향상시킬 수 있고, 또한 높은 신호대잡음비(signal-to-noise ratio: SNR)를 확보할 수 있다. 더욱이, 신호센싱시템으로서 방사선검출시스템이 사용되는 경우에, 방사선량을 줄여 인체에 무해하면서도 우수한 품질의 방사선 진단 영상을 획득할 수 있게 된다.
도 1은 종래의 검출회로를 개략적으로 도시한 등가회로.
도 2는 검출회로를 구동하는 구동신호의 파형도.
도 3은 본 발명의 실시예에 따른 검출회로를 개략적으로 도시한 등가회로도.
도 4는 도 3의 검출회로를 구동하는 구동신호의 파형도.
도 5는 본 발명의 실시예에 따른 샘플링회로와 연산회로의 구성의 일예를 도시한 회로도.
도 6은 도 5의 검출회로를 구동하는 구동신호의 파형도.
도 7은 종래와 본 발명의 실시예의 잡음제거 주파수 응답 특성을 비교한 도면.
도 8은 본 발명의 다른 실시예에 따른 검출회로를 개략적으로 도시한 등가회로도.
이하, 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다.
도 3은 본 발명의 실시예에 따른 검출회로를 개략적으로 도시한 등가회로도이고, 도 4는 도 3의 검출회로를 구동하는 구동신호의 파형도이다.
도 3을 참조하면, 본 실시예에 따른 검출회로(ROIC)는 적어도 하나의 신호입력 채널이 구비될 수 있고, 신호입력 채널에 연결된 적분회로(INC)와 샘플링회로(SAC)와 연산회로(COC)를 포함할 수 있다.
이와 같은 적분회로(INC)는 해당 신호입력 채널과 센싱배선(SL)을 통해 전기적으로 연결된 센서패널(SP)의 해당 센서셀(SC)에서 출력된 아날로그 센싱신호(Ds)를 입력받고 이의 전하를 적분하여 전압(Vo)으로 변환하여 출력하게 된다.
한편, 센서패널(SP)에는 다수의 행라인과 열라인을 따라 센싱 단위인 센서셀(SC)이 매트릭스 형태로 배치될 수 있고, 각 열라인을 따라 신호출력배선인 센싱배선(SL)이 형성되며, 각 열라인의 센서셀(SC)에서 출력된 센싱신호(Ds)는 센싱배선(SL)을 통해 검출회로(ROIC)의 해당 신호입력 채널로 전송될 수 있다. 여기서, 센서패널(SP)로는, 예를 들어 사용자 터치를 감지하는 터치센서패널, 방사선이나 가시광선 등을 감지하는 이미지센서패널 등이 사용될 수 있는데, 이에 한정되지는 않는다.
검출회로(ROIC)에 구성된 적분회로(INC)는, 연산증폭기(OP)와, 연산증폭기(OP)의 반전 입력단자(-)와 출력단자 사이에 연결된 피드백 캐패시터(CF)와, 피드백 캐피시터(CF)에 병렬로 연결된 리셋스위치(RST)를 포함할 수 있다.
연산증폭기(OP)의 비반전 입력단자(+)는 접지단(또는 DC 기준전압 입력단)에 연결될 수 있고, 반전 입력단자(-)에는 센싱신호(Ds)가 입력된다.
이와 같이 구성된 적분회로(INC)는 센서셀(SC)의 신호 출력구간인 적분구간(Tint) 동안 입력된 센싱신호(Ds)에 대해 적분 동작을 수행하게 된다. 한편, 적분회로(INC)는 적분구간(Tint) 이전에 리셋될 수 있는데, 이를 위해 리셋제어신호(rst)가 리셋스위치에 입력되어 적분회로(INC)가 리셋 상태를 갖게 된다.
샘플링회로(SAC)는 적분회로(INC)의 출력단에 공통으로 접속되며 서로 병렬연결된 3개 이상인 n개의 샘플링 단위 회로인 제1 내지 n샘플링유닛(SU1 내지 SUn)이 병렬 배치되어 연결된 상관 n중 샘플링(correlated n-ple sampling: CNS)회로로 구성된다.
여기서, 본 실시예에서는, 설명의 편의를 위해, 샘플링회로(SAC)에는 4개의 샘플링유닛인 제1 내지 4샘플링유닛(SU1 내지 SU4)이 사용된 경우를 예로 든다.
이 경우에, 제1 내지 4샘플링유닛(SU1 내지 SU4) 각각은 적분회로(INC)에서 출력된 전압(Vo)을 샘플링하여 홀딩하는 샘플링캐패시터인 제1 내지 4샘플링캐패시터(C1 내지 C4)와 해당 샘플링캐패시터(C1 내지 C4)의 샘플링을 제어하는 스위치인 제1 내지 4샘플링스위치(SWS1 내지 SWS4)를 포함할 수 있다.
즉, 샘플링스위치(SW1 내지 SW4)는 해당 샘플링캐패시터(C1 내지 C4)와 적분회로(INC) 사이에 연결되어 이들 간의 전기적 접속을 스위칭하게 된다. 이를 위해, 제1 내지 4샘플링스위치(SWS1 내지 SWS4) 각각에는 스위칭 온/오프를 제어하는 제1 내지 4샘플링제어신호(sws1 내지 sws4)가 입력될 수 있다.
한편, 제1 내지 4샘플링유닛(SU1 내지 SU4)은 적분회로(INC)의 리셋기간 종료 후 동시에 샘플링을 시작하며 순서대로 일정 시간 즉 샘플링주기(Ts)로 샘플링을 종료하도록 동작할 수 있다.
즉, 제1샘플링유닛(SU1)의 샘플링 종료 직후 샘플링주기(Ts)가 경과하면 제2샘플링유닛(SU2)의 샘플링이 종료되고 이와 같은 방식으로 순차적으로 제3샘플링유닛(SU3)와 제4샘플링유닛(SU4)의 샘플링 동작이 종료되도록 제어될 수 있다. 이를 위해, 제1 내지 4샘플링제어신호(sws1 내지 sws4)의 폴링에지(즉, 온레벨에서 오프레벨로의 변동시점)가 샘플링주기(Ts)로 순서대로 발생하여 제1 내지 4샘플링스위치(SWS1 내지 SWS4)의 오프 상태로의 스위칭을 제어하게 된다.
이때, 제1샘플링유닛(SU1)의 샘플링기간은 적분회로(INC)의 적분구간(Tint) 이전에 종료되고, 제2 내지 4샘플링유닛(SU2 내지 SU4)의 샘플링기간은 적분회로(INC)의 적분구간(Tint) 내에 설정될 수 있다.
이에 따라, 제1 내지 4샘플링유닛(SU1 내지 SU4) 각각에는 해당 제1 내지 4샘플링전압(V1 내지 V4)이 샘플링되어 홀딩될 수 있다. 이때, 제1 내지 4샘플링유닛(SU1)의 샘플링기간은 샘플링주기(Ts)를 단위로 순서대로 종료되는바, 제1 내지 4샘플링전압(V1 내지 V4)은 순서대로 전위가 커지게 된다.
연산회로(COC)는 제1 내지 4샘플링유닛(SU1 내지 SU4) 각각의 샘플링전압들(V1 내지 V4)에 대해 서로 인접한 샘플링유닛 간의 전압을 비교하여 이들 간의 차분을 연산하고, 연산된 차분 전압들을 합산한 전압(Vf)을 출력할 수 있다.
이와 관련하여, 이웃한 샘플링유닛 간의 차분 전압들인 (V4-V3),(V3-V2),(V2-V1)을 산출하고, 이 차분전압들의 합산 전압으로서, Vf = (V4-V3)+(V3-V2)+(V2-V1) = (V4-V1)을 산출할 수 있다.
이처럼, 본 실시예에 따르면 3중 이상의 상관 n중 샘플링회로(SAC)를 사용함으로써, 샘플링주기(Ts)는 아래 수식(1)에 따라 설정될 수 있다.
Ts = Tint/(n-1).
종래에는 샘플링주기(Ts)가 적분구간(Tint)보다 크게 설정되는데 반해, 본 실시예의 경우에는 샘플링주기(Ts)가 대략 Tint/(n-1)로 설정될 수 있게 된다.
따라서, 본 실시예의 샘플링주기(Ts)는 종래에 비해 적어도 (n-1)배 만큼 감소될 수 있다. 이에 따라, 보다 넓은 대역의 저주파 노이즈를 효과적으로 제거할 수 있게 된다.
이하, 도 5 및 6을 함께 참조하여 본 실시예에 따른 샘플링회로와 연산회로의 구성의 예를 설명한다. 도 5는 본 발명의 실시예에 따른 샘플링회로와 연산회로의 구성의 일예를 도시한 회로도이고, 도 6은 도 5의 검출회로를 구동하는 구동신호의 파형도이다.
도 5를 참조하면, 샘플링회로는 샘플링 동작과 함께 연산 동작을 함께 수행하도록 구성될 수 있다. 즉, 샘플링회로에 구성되어 샘플링 동작을 구현하는 소자들이 연산회로의 연산 동작을 수행하도록 구성될 수 있다. 이러한바, 샘플링회로와 연산회로는 샘플링/연산회로부(SOC)를 구성할 수 있다.
샘플링/연산회로부(SOC)는 순서대로 샘플링 동작이 종료되는 제1 내지 4샘플링유닛(SU1 내지 SU4)을 포함할 수 있다.
제1 내지 4샘플링유닛(SU1 내지 SU4) 각각은 제1 내지 4샘플링캐패시터(C1 내지 C4)와, 샘플링캐패시터(C1 내지 C4)의 샘플링 동작을 온/오프 스위칭하는 제1 내지 4샘플링스위치(SWS1 내지 SWS4)를 포함할 수 있다.
더욱이, 제1 내지 4샘플링캐패시터(C1 내지 C4)와 접지단(또는 기준전압 입력단) 사이의 접속을 스위칭하는 보조스위치(SWA)가 구비될 수 있다. 이 보조스위치(SWA)는 샘플링 동작이 수행되는 시간 동안에는 해당 샘플링캐패시터의 일전극인 제2전극을 접지단에 접속하도록 하며, 연산 동작이 수행되는 시간 동안에는 해당 샘플링캐패시터의 제2전극의 접지단 접속을 해제 즉 오프시키도록 동작할 수 있다.
한편, 샘플링 종료의 최선 순위인 제1샘플링유닛(SU1)과 최후 순위인 제4샘플링유닛(SU4) 사이에 위치하는 제2,3샘플링유닛(SU2,SU3) 각각에는 해당 샘플링캐패시터(C2,C3)에 병렬 연결된 캐패시터인 연산캐패시터(CO1,CO2)가 구비될 수 있다. 이 연산캐패시터(CO1,CO2)는 해당 샘플링캐패시터(C2,C3)와 동일하게 샘플링 동작을 수행하게 된다. 그리고, 이 연산캐패시터(CO1,CO2)는, 이와 접지단 사이의 접속을 스위칭하는 보조스위치(SWA)와 연결되도록 구성될 수 있다.
이처럼, 제2,3샘플링유닛(SU2,SU3)은 스위치형 캐패시터 어레이(switched-capacitor array)회로를 사용하여 구성될 수 있다.
여기서, 샘플링캐패시터(C1 내지 C4)와 연산캐패시터(CO1,CO2) 각각은 제1,2전극을 갖게 되는데, 제1전극은 해당 샘플링스위치(SWS1 내지 SWS4)에 접속된 전극에 해당되며 제2전극은 해당 보조스위치(SWA)에 접속된 전극에 해당된다.
그리고, 위와 같이 구성된 샘플링/연산회로부(SOC)는 이웃하는 샘플링유닛 간의 전기적 접속을 온/오프하는 접속스위치(SWB)를 구비할 수 있다. 이와 같은 접속스위치(SWB)는 이웃하는 샘플링유닛 중 후순위 샘플링유닛의 샘플링캐패시터의 제2전극과 선순위 샘플링유닛의 연산캐패시터의 제2전극 사이에 연결되며, 이때 선순위 샘플링유닛이 최선 순위의 제1샘플링유닛(SU1)인 경우 해당 접속스위치(SWB)는 제1샘플링캐패시터(C1)의 제2전극에 연결된다.
이와 같은 접속스위치(SWB)는 전체 샘플링/연산회로부(SOC)의 샘플링 동작이 수행되는 동안에는 오프 상태가 되고, 연산 동작이 수행되는 동안에는 온 상태가 되도록 동작할 수 있다.
연산 동작이 수행되는 동안 접속스위치(SWB)가 온 상태가 되면, 샘플링/연산회로부(SOC) 내의 모든 캐패시터가 직렬 연결 상태로 전환된다. 이에 따라, 모든 캐패시터들에 샘플링된 샘플링전압들이 연산되어 최종적인 출력 전압(Vf)이 산출될 수 있게 된다.
한편, 본 실시예의 검출회로(ROIC)는 샘플링 및 연산 동작을 제어하기 위한 제어신호를 출력하는 제어회로(TC)를 구비할 수 있다. 이 제어회로(TC)는 예를 들면 제1 내지 4샘플링스위치(SWS1 내지 SWS4) 각각을 제어하는 제1 내지 4샘플링제어신호(sws1 내지 sws4)와, 보조스위치(SWA)를 제어하는 보조제어신호(swa)와, 접속스위치(SWB)를 제어하는 접속제어신호(swb)를 생성하여 출력할 수 있다.
더욱이, 제어회로(TC)는 센서셀(SC) 내에 구비된 출력스위치(To)를 제어하는 출력제어신호(to)를 생성하여 출력할 수 있다. 이때, 출력스위치(To)가 온상태가 되면 센서셀(SC)의 센서소자(Se)에 저장된 센싱신호(Ds)가 출력되고, 이에 따라 적분회로(INC)에서 센싱신호(Ds)에 대한 적분 동작이 수행될 수 있다. 여기서, 출력스위치(To)의 온 상태 구간인 신호 출력구간은 적분회로(INC)의 센싱신호(Ds)에 대한 적분구간(Tint)에 해당된다.
위와 같이 구성된 검출회로(ROIC)의 동작과 관련하여 도 6을 참조하여 살펴본다.
먼저, 리셋구간 동안 턴온 레벨의 리셋제어신호(rst)가 리셋스위치(RST)에 인가되어 적분회로(INC)는 리셋될 수 있다. 한편, 리셋구간의 시작과 함께 턴온 레벨의 보조제어신호(swa)가 보조스위치(SWA)에 인가되어 샘플링/연산회로부(SOC)가 리셋될 수 있다.
다음으로, 리셋구간 종료 후 제1 내지 4샘플링제어신호(sws1 내지 sws4)가 제1 내지 4샘플링스위치(SWS1 내지 SWS4)에 인가되어 제1 내지 4샘플링유닛(SU1 내지 SU4)은 샘플링을 동시에 시작하고, 샘플링주기(Ts)로 샘플링을 순차적으로 종료하게 된다.
이때, 최선 순위인 제1샘플링유닛(SU1)의 샘플링기간은 적분구간(Tint) 이전에 종료되며, 이보다 후순위의 제2 내지 4샘플링유닛(SU2 내지 SU4)의 샘플링기간은 적분회로(INC)의 적분구간(Tint) 내에 종료될 수 있다.
이에 따라, 제1 내지 4샘플링유닛(SU1 내지 SU4) 각각에 구성된 샘플링캐패시터(C1 내지 C4)에는 해당 제1 내지 4샘플링전압(V1 내지 V4)이 샘플링될 수 있으며, 제1 내지 4샘플링전압(V1 내지 V4)은 순서대로 전위가 커지게 된다. 그리고, 제2 및 3샘플링캐패시터(C2,C3)에 각각 병렬 연결된 제1,2연산캐패시터(CO1,CO2)에는 해당 제2,3샘플링전압(V2,V3)이 샘플링될 수 있다.
다음으로, 최후 순위의 제4샘플링유닛(SU4)의 샘플링이 종료되면(즉, 샘플링/연산회로부(SOC)의 샘플링 동작이 종료되면) 적분구간(Tint)이 종료되고, 이에 동기하여 보조스위치(SWA)는 오프 상태가 된다.
다음으로, 적분구간(Tint) 종료 후에, 턴온 레벨의 접속제어신호(swb)가 접속스위치(SWB)에 인가되어, 샘플링/연산회로부(SOC) 내의 모든 캐패시터는 직렬 연결 상태로 전환된다.
즉, 제4샘플링캐패시터(C4)-제2연산캐패시터(CO2)-제3샘플링캐패시터(C3)-제1연산캐패시터(CO1)-제2샘플링캐패시터(C2)-제1샘플링캐패시터(C1)의 직렬 연결이 발생된다.
이와 같은 직렬 연결 캐패시터 어레이를 통해, 제1 내지 4샘플링전압(V1 내지 V4)에 대한 연산 동작이 수행될 수 있게 된다.
이와 관련하여, 직렬 접속된 제4샘플링캐패시터(C4)-제2연산캐패시터(CO2)의 양단에는 이들 각각의 샘플링전압들(V4,V3) 간의 차분 전압(V4-V3)이 발생된다. 이와 마찬가지로, 직렬 접속된 제3샘플링캐패시터(C3)-제1연산캐패시터(CO1)의 양단에는 이들 각각의 샘플링전압들(V3,V2) 간의 차분 전압(V3-V2)이 발생되며, 직렬 접속된 제2샘플링캐패시터(C2)-제1샘플링캐패시터(C1)의 양단에는 이들 각각의 샘플링전압들(V2,V1) 간의 차분 전압(V2-V1)이 발생된다.
이러한바, 직렬 연결 캐패시터 어레이의 양단에는 위와 같은 차분 전압들의 합산 전압으로서, Vf = (V4-V3)+(V3-V2)+(V2-V1) = (V4-V1)이 최종적으로 발생되어 출력될 수 있다.
전술한 바와 같이, 본 실시예에 따르면, 3중 이상의 상관 n중 샘플링회로를 사용함으로써, 종래에 비해 샘플링주기(Ts)를 적어도 (n-1)배 감소시킬 수 있게 된다.
이에 따라, 더 넓은 대역의 저주파 노이즈를 효과적으로 제거할 수 있게 되는데, 이와 관련하여 도 7을 참조할 수 있다. 도 7은 종래와 본 발명의 실시예의 잡음제거 주파수 응답 특성을 비교한 도면이다.
도 7을 참조하면, 종래의 상관 이중 샘플링회로(CDS)의 경우에는 샘플링주기(Tsp)가 적분구간(Tint)보다 크게 설정되어야 하므로, 상관 이중 샘플링회로(CDS)를 사용한 하이패스필터(HPF)의 컷오프 주파수(2/Tsp)가 상대적으로 낮아, 잡음 제거 영역 또한 협소하다.
반면에, 본 실시예의 상관 n중 샘플링회로(CNS)의 경우에는 샘플링주기(Ts)가 대략 Tint/(n-1)로 설정될 수 있다. 이에 따라, 상관 n중 샘플링회로(CNS)를 사용한 하이패스필터(HPF)의 컷오프 주파수(2/Ts)가 높아져, 잡은 제거 영역은 상당히 넓어지게 된다.
따라서, 본 실시예의 상관 n중 샘플링회로(CNS)를 적용함에 따라, 검출회로(ROIC)의 잡음제거 성능이 향상될 수 있게 된다.
이로 인해, 신호센싱시스템의 감도를 향상시킬 수 있고, 또한 높은 신호대잡음비(signal-to-noise ratio: SNR)를 확보할 수 있다. 더욱이, 신호센싱시템으로서 방사선검출시스템이 사용되는 경우에, 방사선량을 줄여 인체에 무해하면서도 우수한 품질의 방사선 진단 영상을 획득할 수 있게 된다.
전술한 실시예에서는 아날로그 샘플링신호를 아날로그 연산회로를 사용하여 연산한 경우를 설명하였다.
한편, 다른 실시예로서 아날로그 샘플링신호를 디지털신호로 변환하여 디지털 연산회로를 사용하여 연산하도록 구성될 수 있는데, 이에 대해 설명한다.
한편, 설명의 편의를 위해, 전술한 실시예와 동일 유사한 구성에 대해서는 구체적인 설명을 생략할 수 있다.
도 8은 본 발명의 다른 실시예에 따른 검출회로를 개략적으로 도시한 등가회로도이다.
도 8을 참조하면, 본 실시예의 검출회로(ROIC)는 전술한 실시예와 달리 디지털 연산회로(DCOC)를 사용하여 샘플링신호에 대한 연산 처리를 수행하게 된다.
이를 위해, 검출회로(ROIC)는 멀티플렉서(MUX)와 AD컨버터(analog-to-digital converter)(ADC)와 디지털연산회로(DCOC)를 포함할 수 있다.
멀티플렉서(MUX)는 샘플링회로(SAC)의 샘플링유닛들 예를 들어 제1 내지 4샘플링유닛(SU1 내지 SU4) 각각에 대응하는 입력채널들을 구비하며, 입력채널들을 순차적으로 스위칭하여 제1 내지 4샘플링유닛(SU1 내지 SU4)의 제1 내지 4샘플링전압(V1 내지 V4)를 순차적으로 출력하게 된다.
AD컨버터(ADC)는 입력된 아날로그 샘플링전압(V1 내지 V4)을 대응되는 디지털 샘플링데이터(D1 내지 D4)로 전환하게 된다.
디지털연산회로(DCOC)는 입력된 제1 내지 4샘플링데이터(D1 내지 D4)에 대한 디지털 연산처리를 수행하게 된다. 디지털연산회로(DCOC)의 연산은 아날로그 연산회로의 연산과 동일한데, 이웃한 샘플링유닛의 샘플링데이터의 차분 데이터들인 (D4-D3),(D3-D2),(D2-D1)을 산출하고, 이 차분 데이터들의 합산 데이터로서, Df = (D4-D3)+(D3-D2)+(D2-D1) = D4-D1을 산출하여 출력할 수 있다.
이처럼, 본 실시예에서는 디지털연산회로(DCOC)를 사용하여 샘플링전압에 대한 연산을 수행할 수 있다.
전술한 바와 같이, 본 발명의 실시예들에 따르면, 검출회로의 샘플링회로로서 상관 n중 샘플링회로를 사용하게 된다.
따라서, 검출회로의 잡음제거 성능이 향상될 수 있게 된다. 이로 인해, 신호센싱시스템의 감도를 향상시킬 수 있고, 또한 높은 신호대잡음비(signal-to-noise ratio: SNR)를 확보할 수 있다. 더욱이, 신호센싱시템으로서 방사선검출시스템이 사용되는 경우에, 방사선량을 줄여 인체에 무해하면서도 우수한 품질의 방사선 진단 영상을 획득할 수 있게 된다.
전술한 본 발명의 실시예는 본 발명의 일예로서, 본 발명의 정신에 포함되는 범위 내에서 자유로운 변형이 가능하다. 따라서, 본 발명은, 첨부된 특허청구범위 및 이와 등가되는 범위 내에서의 본 발명의 변형을 포함한다.
SP: 센서패널
SC: 센서셀
Ds: 센싱신호
ROIC: 검출회로
INC: 적분회로
OP: 연산증폭기
Vo: 적분회로의 출력전압
CF: 피드백 캐패시터
RST: 리셋스위치
SAC: 샘플링회로
SU1 내지 SU4: 샘플링유닛
SWS1 내지 SWS4: 제1 내지 4샘플링스위치
C1 내지 C4: 제1 내지 4샘플링캐패시터
V1 내지 V4: 제1 내지 4샘플링전압
COC: 연산회로

Claims (7)

  1. 센서셀에서 출력된 센싱신호를 입력받는 적분회로와;
    상기 적분회로의 출력단에 공통으로 연결되고, 서로 병렬 접속되며 샘플링기간이 순서대로 종료되는 제1 내지 n샘플링유닛과;
    상기 제1 내지 n샘플링유닛 각각의 샘플링전압들에 대한 연산을 수행하여, 상기 제n샘플링유닛의 샘플링전압과 상기 제1샘플링유닛의 샘플링전압의 차이를 산출하는 연산회로를 포함하고,
    상기 제1 내지 n샘플링유닛 각각은 샘플링스위치와 샘플링캐패시터를 포함하며,
    상기 n은 3 이상의 정수이고,
    상기 연산회로가 아날로그 연산회로인 경우에,
    상기 제2 내지 n-1샘플링유닛 각각의 샘플링캐패시터에 병렬 접속된 연산캐패시터와;
    서로 이웃하는 상기 샘플링유닛들 중 후순위의 샘플링캐패시터의 제2전극과 선순위의 연산캐패시터의 제2전극 사이에 연결된 접속스위치를 포함하고,
    상기 샘플링캐패시터의 제1전극과 상기 연산캐패시터의 제1전극은 해당 샘플링스위치에 접속되며,
    상기 접속스위치는 상기 제n샘플링유닛의 샘플링기간 종료 후에 온 상태가 되는
    검출회로.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 샘플링캐패시터와 연산캐패시터 각각의 제2전극과 접지단 사이에 연결된 보조스위치를 포함하고,
    상기 보조스위치는 해당 샘플링유닛의 샘플링기간 동안 온 상태가 되고, 상기 접속스위치가 온 상태인 동안 오프 상태가 되는
    검출회로.
  5. 삭제
  6. 센서셀에서 출력된 센싱신호를 입력받는 적분회로와;
    상기 적분회로의 출력단에 공통으로 연결되고, 서로 병렬 접속되며 샘플링기간이 순서대로 종료되는 제1 내지 n샘플링유닛과;
    상기 제1 내지 n샘플링유닛 각각의 샘플링전압들에 대한 연산을 수행하여, 상기 제n샘플링유닛의 샘플링전압과 상기 제1샘플링유닛의 샘플링전압의 차이를 산출하는 연산회로를 포함하고,
    상기 제1 내지 n샘플링유닛 각각은 샘플링스위치와 샘플링캐패시터를 포함하며,
    상기 n은 3 이상의 정수이고,
    상기 제1 내지 n샘플링유닛은, 상기 센싱신호에 대한 상기 적분회로의 적분구간 이전에 동시에 샘플링을 시작하고,
    상기 제1샘플링유닛은 상기 적분구간 이전에 샘플링을 종료하며,
    상기 제2 내지 n샘플링유닛은, 상기 적분구간 내에 샘플링이 종료되는
    검출회로.
  7. 제 6 항에 있어서,
    상기 제1 내지 n샘플링유닛은, 상기 적분회로의 리셋 후에 샘플링을 시작하는
    검출회로.
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* Cited by examiner, † Cited by third party
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US20150268360A1 (en) * 2014-03-20 2015-09-24 Texas Instruments Incorporated Multi-sampling in x-ray receiver for noise reduction
US20160147368A1 (en) 2014-11-21 2016-05-26 Lg Display Co., Ltd. Integrator and Touch Sensing System Using the Same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015023391A (ja) 2013-07-18 2015-02-02 株式会社ニコン 固体撮像装置
US20150268360A1 (en) * 2014-03-20 2015-09-24 Texas Instruments Incorporated Multi-sampling in x-ray receiver for noise reduction
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