KR102083386B1 - 검출회로 - Google Patents

Abstract

본 발명의 구성은 검출된 전하 신호를 적분하는 적분 회로 부, 노이즈 제거와 동시에 파형의 샘플링을 위한 LPF & Sampling(track-and-hold) 회로 부, 샘플링 된 파형의 Data 를 가지고 연산하여 최종 값을 도출하는 산술 연산 부, 그리고 본 동작을 수행하기 위한 제어신호 발생 부 그리고 추가로 산술 연산 부에서 도출된 계산 값을 저장하는 메모리가 추가될 수 있음.

Description

검출회로{Read-out integrated circuit}

본 발명은 검출회로에 관한 것이다.

도 1을 참조하면, 종래의 TFT flat panel을 이용한 X-ray detector는 포토다이오드에서 발생한 신호 전하를 검출하기 위해 panel 외곽부에 검출회로부 (CMOS Readout IC)를 구비하여 사용함.

도 2 및 3을 참조하면, 검출 회로 각 채널의 전하 검출부(charge amplifier)는 픽셀의 신호 전하를 적분(누적)하여 전압으로 변환함.

전하 검출부에서 전압으로 변환된 신호원에 포함된 각 픽셀 및 검출 회로에서 야기되는 White noise 특성의 잡음을 효과적으로 줄이기 위해, Low-pass filter를 각 검출부 회로에 내장하여, 고주파 노이즈의 영향으로 발생하는 감도 저하를 방지함.

Low-pass filter를 통과한 신호원에 남아있는 Low-frequency noise 및 DC-offset error 등을 제거 하기 위해, 샘플링 스위치 및 커패시터를 구비한 correlated double sampling(CDS) 잡음 저감 기법이 추가로 사용됨.

LPF(Low-pass filter)는 신호의 변화 정도를 특정 주파수 대역 안으로 제한시킴으로 써, 빠른 변화율을 가진 신호원의 변화 정도를 억제하여 High frequency noise를 억제하는 데에 효과적이며, 이를 이용해 Charge amplifier에서 출력되는 신호원에 포함된 High frequency noise를 억제시켜 노이즈의 영향을 크게 줄여 High frequency noise로 인해 발생하는 감도 저하를 방지.

CDS(correlated double sampling)는 Reset 직후의 전하 적분 전 initial-state 의 검출회로 출력 전압을 sample1을 통해 샘플링하고 전하 신호 적분 후 검출 회로에서 출력되는 출력 전압을 sample2를 통해 샘플링한 뒤, 두 샘플링 전압의 값의 차(difference)를 구함으로 써, 검출 회로부의 DC Offset error를 제거함과 동시에, 두 샘플링 간격의 주기에 따라 Low frequency noise 를 제거하는 High-pass filter(HPF) 기능을 함께 수행함.

LPF에서의 높은 Accuracy를 얻기 위하여 각 Sampling time은 Ts 만큼의 settling time의 추가 sampling time을 가지게 되며, CDS 의 Sampling 동작 완료의 주기 Tcds는, Tint과 LPF로 인해 발생하는 Ts의 합 이상으로 설정되어야 함.

LPF에서의 Cut-off frequency는 1/RC 로 결정되며, CDS로 형성되는 HPF의 cut-off frequency 는 2x(1/Tcds) 로 결정됨.

한 Row의 최종 완료 주기 TL(1 Row Line time)은 높은 Accuracy를 위해 Ts 길게 늘릴수록 함께 비례하여 증가하는 관계를 가지므로 높은 Accuracy와 검출 회로부의 동작 속도는 서로 Trade-off 관계를 형성, 반면 긴 Ts를 사용할 경우 Low frequency noise 영향으로 인해 오히려 검출 회로 시스템의 감도를 저감 시키므로 Ts 혹은 Tcds와 TL 간의 적절한 조율이 필요.

RC network로 형성된 Low-pass filter는 이론적으로 최종 값에 도달하기 위한 주기가 무한대이며, 원하는 Accuracy를 얻기 위한 정도로 무한대의 주기를 유한적인 주기로 감소시킨다 하더라도, ADC 16bit 기준의 Accuracy를 얻기 위해선 RC time constant의 11배 정도의 긴 settling time을 필요로 함.

높은 High-frequency noise 제거 대역폭을 가지기 위해서, RC time-constant를 구성하고 있는 sampling capacitor를 크게 구성해야 하며 이로 인하여 Integrated circuit design 중 layout 적인 측면에서 불합리한 특성을 가짐.

높은 Accuracy를 얻기 위해 증가시킨 Ts는 비례적으로 증가하는 TL에 의해 검출 시스템의 속도를 크게 감소시키며, 이는 동영상과 같은 빠른 속도를 요구하는 검출 시스템을 구성하는데 큰 한계점으로 다가옴.

Ts의 증가는 CDS로 형성되는 HPF의 Cut-off frequency 또한 감소시켜, CDS Low-frequency noise 감쇄 효과를 저감시켜, 최종적으로 검출 시스템의 감도를 감쇄시킴.

상기 문제로 검출 시스템의 Accuracy와 Speed 그리고 Low & High frequency noise 저감 특성은 서로 Trade-off 관계에 강하게 묶여서 서로의 특성을 개별적으로 향상시키는 데에 한계점이 뚜렷함.

본 발명은 LPF 가 포함된 신호 검출 회로의 출력부에서 Noise가 미치는 영향을 개선함과 동시에 검출 회로의 동작 속도를 크게 향상하는 것에 과제가 있다.

본 발명의 구성은 검출된 전하 신호를 적분하는 적분 회로 부, 노이즈 제거와 동시에 파형의 샘플링을 위한 LPF & Sampling(track-and-hold) 회로 부, 샘플링 된 파형의 Data 를 가지고 연산하여 최종 값을 도출하는 산술 연산 부, 그리고 본 동작을 수행하기 위한 제어신호 발생 부 그리고 추가로 산술 연산 부에서 도출된 계산 값을 저장하는 메모리가 추가될 수 있음.

본 발명에 따르면, 신호 검출회로(ROIC)의 동작 속도 개선으로 인해, 빠른 시스템 속도가 요구되는 동영상 X-ray 등의 영상 시스템 등을 구축하는데 적합.

잡음 제거의 성능 개선으로 인하여 X-ray detector 등의 감도를 향상 가능.

연속적인 선량을 주사해야 하는 동영상 X-ray 시스템의 경우 빠른 본 발명과 같은 신호 검출 시스템의 속도 증대는 환자에게 X 선량의 조사 시간을 크게 줄여주는 효과를 제공.

종래 시스템과 대비하여 회로부의 Layout 면적의 감소로, 최종 설계 구조에 따라 생산 단가 절감 효과 기대.

경쟁사 대비 동영상 X-ray시스템 등의 적합성 및, 저 잡음 고감도, 저 선량, 단가 절감 효과에 따른 강력한 경쟁력 확보.

도 1 내지 5는 종래 기술과 관련된 도면.
도 6 내지 26은 본 발명과 관련된 도면.

이하, 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다.

도 6은 한 채널에 해당하는 LPF가 삽입된 CMOS 신호 검출 회로이며, 다채널을 수용할 수 있음.

LPF가 포함된 검출 회로는 TFT pixel matrix의 각 채널과 연결되어 검출된 전하를 적분하는 「적분 회로 부」, RC 네트워크를 구성하기 위한 공통저항(Rcommon) 과 공통 저항을 거쳐 전하 적분 회로부의 입력신호를 추종하여 샘플링 하는 여러 capacitor 로 구성된 「LPF & Sampling 부」, 기존의 데이터와 현재 측정되고 있는 데이터를 통합시켜 계산하는「산술 연산 부」, 마지막으로 해당 시스템의 스위치 동작을 통합하여 제어하는 「신호 제어 부」, 추가로 기존의 LPF를 통해 출력되는 신호 데이터를 저장하고 보관하는 「데이터 메모리 부」가 더해질 수 있음.

「LPF & Sampling 부」 에 해당하는 각 단일 Sampling 유닛은 해당 시스템의 시스템 Timing Clock과 동기화 된 신호에 따라 일정한 간격으로 적분 회로부의 출력 파형의 순간 순간을 Track & Hold하여 전압을 유지시키고, 각 인접한 두 Sampling capacitor를 CDS 처리함으로써, 신호의 integration value를 얻어낼 수 있음.

「산술 연산 부」는 Sampling 부에서 얻어진 데이터를 통해 해당 Channel의 RC network와 관련된 RC time constant factor를 산출함, RC 관련 factor를 이용하여 향후 일반적인 동작 과정에서 측정되는 파형의 초기치 데이터만을 수집하여 이를 이용해 최종 값을 산출함.

해당 발명의 동작은 크게 두가지로 구분할 수 있으며 첫번째 동작(Mode1)은, 신호 검출 회로 각각의 채널에 해당하는 LPF RC network의 time constant 와 관련된 factor를 구하는 동작, 두 번째 동작(Mode2)은, factor를 이용하여, 일반적인 전하를 검출하는 동작에서 일부분의 추종 값만을 측정하여 최종 값을 예측해 내는 동작임.

해당 발명의 동작 방식에서 나뉘어진 두 가지 Mode는 명확한 구분을 위하여 그 명칭을 임시로 여기서 첫 번째 Mode1을 Preset Mode로, 두 번째 Mode2를 Normal Mode 라 칭함.

Preset Mode는 사용자의 선택에 따라, Normal Mode와는 별개로 구동 초기에 수행하거나 Normal Mode가 수행되기 바로 이전에 함께 수행할 수 있으며, 해당 발명을 위해 추가되는 동작 모드임과 동시에, Normal Mode 수행전에 반드시 1회 이상 실행 되어야 함.

모든 Mode에서는 동작 직전, INTRST 스위치를 통해 적분 회로 부 및 LPF&Sampling 부의 모든 Node가 Reference 전압 Level 로 세팅됨.

Preset Mode에서는 사용자의 선택에 따른 특정 Test 전하가 인가되고 적분 회로부는 인가된 전하의 양에 따라 LPF&Sampling 부로 전압을 출력한다. 적분 회로부로 인해 출력부의 전위가 상승 됨에 따라, 동기화된 특정 클럭마다 전압을 Sampling capacitor에 순차적으로 담아준다. 그 후 샘플링된 값을 인접한 커패시터끼리 CDS로 가져와서, 외부 산술 연산 장치 등을 통해 RC time constant와 관련된 factor로 환산한 후 그 값을 메모리에 저장한다.

Normal Mode는 종래의 시스템과 동일한 상황에서 동작하는 가장 일반적인 동작 모드로써, 외부 신호의 양에 따라, 전하가 적분 회로부로 인가되면, 그 인가된 값에 따라 LPF&Sampling 부로 전압 신호를 출력하게 된다. 여기에서 종래의 시스템은 Sampling capacitor에 적분회로부의 Reference 전압값과 적분 회로부의 최종 세틀링 값 이 두가지를 샘플링하여 CDS로 값을 읽어 오지만, 제시된 발명의 방식에서는 적분 회로부에서 출력되고 있는 파형을 동기화된 특정 클럭마다 서로 다른 샘플링 커패시터 에 여러 번 샘플링 하여 그 값을 읽어온다. 여기에서 읽어온 값은 Preset Mode에서 구했던 factor와 결합하여 최종 값을 산출 해냄.

위 두가지 모두에서 강조된 동기화된 특정 클럭이라 함은, 사용자가 정하는 Sampling 주기이며, 해당 Sampling 주기는 Preset Mode와 Normal Mode에서 그 주기의 값이 동일해야 하고, 이 Sampling 주기는 내부 신호 제어 부에 의해 control 됨.

동일한 RC Network 에서 얻어낸 모든 신호의 출력 파형은 1/RC 의 Cutoff frequency 를 가지는 동일한 Low-Frequency pass 특성의 bandwidth 를 형성함, 즉 불필요한 고주파 변화 량을 억압하는 특성은 신호원과 무관하게 RC Network 에 귀속된 것이므로, 변화 량이 없는 특정 인가 레벨의 Accuracy 를 얻기 위해 해당 RC Network 에서 오랜 시간을 기다리는 행위는 RC Network 를 사용하게 됨으로써 희생해야 하는 아날로그적인 Trade-off 적 대가이며 특정 신호의 Settling 을 위한 Wait time을 준수하는 것 자체가 노이즈를 제거하기 위한 필수적 요소가 아니므로 동일한 RC network 를 사용하면서 초기치의 파형 변화의 추세만을 가지고 계산적으로 wait time 없이 최종 값을 추측해낼 수 있다면, 높은 accuracy를 위한 불필요한 wait time은 감소하면서, 노이즈 Bandwidth 는 그대로 유지할 수 있는 특징이 있음.

도 7을 참조하면, 기본적인 RC 네트워크는 다음의 Input signal에 대해 다음과 같은 Time Response를 나타냄. 해당 수식에서 현재 해당하는 시간t 그리고 시간 t 그리고 시간 t에 따른 출력 값 Vout, RC 네트워크를 구성하는 RC time constant 값 을 미리 알 수 있다면 초기 인가되는 신호 값 Vin 을 알 수 있음.

LPF가 삽입된 신호 검출회로의 Time constant(RC) 를 구해내는 개략적인 방법은 도 8을 참고할 수 있음, 신호 검출 회로의 입력부에 특정 신호를 인가한 상태에서, 각 Capacitor에 Track & Hold되는 주기를 정하고(혹은 특정 Clock 에 동기화 하고), 신호 검출 회로에서 출력되는 값을 앞서 정한 주기대로 일정한 간격으로 Sampling capacitor에 Track & Hold시킴. 일정한 시간 t 값을 미리 알고 있고, 일정한 시간 t에 따른 출력값 Vout도 알고 있으며, 인가한 특정신호 값 Vin도 알고 있으므로, 해당 LPF 이 RC time constant를 구해낼 수 있음.

도 9 내지 11을 참조하여, CDS 방식은 두 인접한 캐패시터의 Track and Hold된 값의 difference value를 함께 read하여 Low frequency noise/Offset error를 제거하기 위한 기술로, LPF가 적용된 신호 검출회로의 두 인접한 Sampling Capacitor에 CDS를 적용하기 위해서는 전하 적분 회로부에 전하가 주입되는 integration time(Tint)과 LPF로 인해 생기는 settling time(Ts)의 추가분이 포함된 Sampling time(T_CDS)이 필요하게 됨. 이산 영역의 CDS 동작 시스템을 Z-transform으로 전개 후 다시 주파수 영역에서 재 전개하면 High-pass filter 특성을 가지는 수식으로 전개되며, LPF가 적용된 CDS 시스템을 역시 이와 같이 해석하면 아래와 같은 수식이 전개됨.

해당 수식의 의미는 integration time과 settling time이 길수록, 주파수 영역에서의 Low-frequency signal을 pass할 수 있는 frequency region이 넓어지는 것을 의미하며, 이는 Low-frequency noise 유입을 허용한다는 의미임. 해당 발명에서는, Ts 에 해당하는 시간을 대폭 줄임으로 써, Tcds 의 크기를 크게 줄임으로 써, Low-noise 유입상황을 크게 제한시켜 Low noise 영향을 크게 감쇄시킴.

도 12는 해당 발명의 방식을 적용시키기 위해 설계될 수 있는 실시예 중 하나로 적분 회로 부와, LPF&Sampling 부를 나타낸 것임.

LPF가 포함된 해당 검출회로는 하나의 공통 LPF 저항과 큰 메인 커패시터 하나 그리고 상대적으로 매우 작은 다수의 서브 커패시터를 병렬적으로 연결하여, LPF&Sampling 회로 부를 구성하고 있음.

다수의 서브 샘플링 커패시터는 메인 샘플링 커패시터 보다 적은 크기로 구성되어 있어, LPF&Sampling 부에서 형성되는 RC time constant는 Rcommon*Cmain로 근사화가 가능함.

Preset Mode에서 RC time constant factor를 구하기 위해선 신호 검출 회로에서 발생할 수 있는 각종 Offset error 등을 고려해야 하므로, 각종 발생할 수 있는 에러를 고려한 다음 수식을 이용하여 RC time constant factor를 구함.

해당 실시예는 Preset Mode와 Normal Mode 두가지의 Mode로 동작되며, Normal Mode 시행 전 반드시 한번 이상 Preset Mode를 실행해야 하며, 각 모드별 샘플링 해야하는 적분 회로부의 출력파형은 도 13과 같음.

동작 모드의 예를 든 도 14의 회로의 경우 LPF & Sampling 부는 하나의 메인 커패시터 와 4개의 서브 커패시터로 구성되어 있음.

[Preset Mode의 경우]

도 15를 참조하여, 특정 Test 신호를 검출하기 전, 리셋 동작(INTRST, 전체 SWsub ON)을 통해 모든 node의 전위를 Vref로 세팅함.

INTRST 스위치를 off한 후 Inject 스위치를 on하여 Test 신호원의 전하를 적분함.

Inject 스위치가 off되는 적분 완료 순간의 전위를 SWsub1 스위치를 off함으로써, 첫번째 서브 샘플링 커패시터에 샘플링함. (V0 샘플링)

그 후 동기화된 클럭에 따라 일정한 시간 간격을 두고 증가되고 있는 출력 파형을 각각 SWsub2,SWsub3 스위치를 off 함으로써 샘플링 함. (V1,V2 샘플링)

마지막으로 ADC accuracy에 맞는 충분히 긴 적분시간 (16bit 기준 11tau)이 지난 후 Vin SWsub4를 off함으로써 마지막 샘플링을 수행함. (Vin 샘플링)

V0와 Vin 값, V1과 V2 값을 각각 CDS 방식으로 읽어 들인 후 내부에 함께 집적되거나 혹은 외부에 존재하는 산술 연산 부의 계산을 통해 RC factor를 구해 낸 후 메모리에 해당 factor 값을 저장함.

해당 Preset Mode를 통해 구해지는 Preset Factor는 다음과 같은 수식을 통해 계산될 수 있음.

[Normal Mode의 경우]

도 16을 참조하여, 각 픽셀의 신호를 검출하기 전, 리셋 동작(INTRST, SWsub ON)을 통해 모든 node의 전위를 Vref로 세팅한 후 Vref 전위를 SWsub1 스위치를 off 시킴으로써 첫번째 서브 샘플링 커패시터에 샘플링함. (Vref 샘플링)

INTRST 스위치를 off한 후 Inject 스위치를 on하여 픽셀 신호원의 전하를 적분함.

Inject 스위치가 off되는 적분 완료 순간의 전위를 SWsub3 스위치를 off함으로써, 세번째 서브 샘플링 커패시터에 샘플링한다. (V0 샘플링)

그 후 동기화된 클럭에 따라 일정한 시간 간격을 두고 증가되고 있는 출력 파형을 각각 SWsub2,SWsub4, 스위치를 off함으로써 두번째, 네번째 서브 샘플링 커패시터에 샘플링함. (V1,V2 샘플링)

Vref와 V0 값, V1과 V2 값을 각각 CDS 방식으로 읽어 들인 후 Preset Mode에서 구했던 factor를 메모리에서 가져온 후, 내부에 함께 집적되거나 혹은 외부에 구비된 산술 연산 장치를 이용해 최종 세틀링 값을 예측해 냄.

해당 Normal Mode를 통해 구해지는 계산치는 최종값을 구하는데 다음과 같이 사용됨.

Preset Mode 및 Normal Mode에 동기화된 클록별 자세한 sequence는 실시예에 구체적으로 표기되어 있음.

해당 실시 예는 공통 LPF 저항과 하나의 큰 Main capacitor 그리고 다수의 Sub capacitor로 LPF & Sampling 회로부가 구성되어 있음.

실시예의 동작 순서에 대한 내용은 전술 되어 있음.

도 19의 sequence는 Preset Mode를 기준으로 한 것임.

도 20의 sequence는 Normal Mode를 기준으로 한 것임.

본 발명에서는 신호 검출 회로부의 연속적인 신호 검출을 위하여, 사용자의 의지에 따라 파이프라인 동작을 사용할 수 있으며, 각 채널에 해당하는 픽셀의 다수의 Row 를 추가로 샘플링 하기 위한 추가의 서브 샘플링 커패시터를 다수 추가 하는 것이 가능함. 이와 관련하여 도 21 및 22를 참조할 수 있음.

도 23을 참조하여, 종래기술 대비 샘플링 주기를 감소시킴으로 써, 빠른 신호 검출 속도를 가짐과 동시에 High Frequency noise 제거 특성은 종래 기술과 동일함.

도 24를 참조하여, 종래기술 대비 크게 감소된 샘플링 주기(Ts)로 인하여, CDS 동작 주기(Tcds) 또한 감소 되어 CDS 동작을 통해 제거되는 Low frequency noise의 범위가 더욱 증가됨.

도 25를 참조하여, 노이즈 제거 특성을 양호하게 하기 위함과 동시에 CDS 동작을 위하여 채널의 Row 마다 커다란 capacitor 2개를 사용하는 종래의 회로 대비, 제안된 회로는 큰 Main capacitor 하나와 작은 Sub capacitor 의 여러 개 사용으로 인하여 반도체 Layout 측면에서 더욱 유리한 위치 선점. 파이프 라인 동작을 위한 예비 Row 샘플링 동작이 필요하게 되는 경우 해당 방식의 장점 극대화.

신호 검출회로(ROIC)의 동작 속도 개선으로 인해, 빠른 시스템 속도가 요구되는 동영상 X-ray 등의 영상 시스템 등을 구축하는데 적합.

잡음 제거의 성능 개선으로 인하여 X-ray detector 등의 감도를 향상 가능.

연속적인 선량을 주사해야 하는 동영상 X-ray 시스템의 경우 빠른 본 발명과 같은 신호 검출 시스템의 속도 증대는 환자에게 X 선량의 조사 시간을 크게 줄여주는 효과를 제공.

종래 시스템과 대비하여 회로부의 Layout 면적의 감소로, 최종 설계 구조에 따라 생산 단가 절감 효과 기대.

경쟁사 대비 동영상 X-ray시스템 등의 적합성 및, 저 잡음 고감도, 저 선량, 단가 절감 효과에 따른 강력한 경쟁력 확보.

도 26은 시뮬레이션 결과임 (12비트 Accuracy 기준 종래의 시스템과 비교하여 8배 이상 샘플링 속도 감소).

전술한 본 발명의 실시예는 본 발명의 일예로서, 본 발명의 정신에 포함되는 범위 내에서 자유로운 변형이 가능하다. 따라서, 본 발명은, 첨부된 특허청구범위 및 이와 등가되는 범위 내에서의 본 발명의 변형을 포함한다.

Claims (7)

1. TFT 화소 매트릭스의 채널과 연결되어 검출된 전하를 적분하는 적분회로부와;
   상기 적분회로의 출력단에 일단이 연결된 공통저항과, 상기 공통저항의 타단에 서로 병렬 접속되어 RC 네트워크를 구성하며 상기 적분회로부에서 출력된 신호를 순차적으로 추종하여 샘플링하는 다수의 캐패시터를 포함하는 LPF샘플링부와;
   상기 다수의 캐패시터에서 샘플링된 신호를 CDS(correlated double sampling) 방식으로 읽어들여 연산하는 산술연산부
   를 포함하고,
   상기 산술연산부는,
   프리셋(preset) 모드에서, 상기 다수의 캐패시터의 샘플링된 신호를 통해 상기 채널의 RC 시정수 팩터(RS time constant factor)를 산출하며,
   노멀(normal) 모드에서, 상기 다수의 캐패시터의 샘플링된 신호에 상기 RC 시정수 팩터를 결합하여 출력값을 산출하는
   검출회로.
   
2. 제 1 항에 있어서,
   상기 LPF샘플링부는, 상기 다수의 캐패시터로서 다수의 서브(sub)캐패시터 및 상기 다수의 서브캐패시터와 병렬 접속되고, 상기 다수의 서브캐패시터 보다 크기가 큰 메인캐패시터를 더 포함하고,
   상기 다수의 서브캐패시터 각각은 상기 공통저항과 스위치를 통해 연결되며,
   상기 메인캐패시터는 상기 공통저항에 직접 연결된
   검출회로.
   
3. 삭제
4. 제 1 항에 있어서,
   상기 프리셋 모드와 노멀 모드에서 상기 다수의 캐패시터의 샘플링 주기는 동일한
   검출회로.
   
5. 제 1 항에 있어서,
   상기 RC 시정수 팩터를 저장하는 메모리부
   를 더 포함하는 검출회로.
   
6. 제 1 항에 있어서,
   상기 프리셋 모드에서,
   상기 적분회로부는 테스트신호를 입력받아 적분하고,
   1번째 캐패시터는 상기 테스트신호의 입력이 종료되는 순간에 상기 적분회로부에서 출력된 전위를 샘플링하며,
   2번째 및 3번째 캐패시터는, 상기 1번째 캐패시터의 샘플링 후 동기화된 클럭에 따라 제1시간 간격으로 상기 적분회로부에서 출력된 전위를 샘플링하며,
   4번째 캐패시터는, 상기 3번째 캐패시터의 샘플링 후 상기 제1시간 보다 긴 제2시간에 상기 적분회로부에서 출력된 전위를 샘플링하는
   검출회로.
   
7. 제 1 항에 있어서,
   상기 노멀 모드에서,
   1번째 캐패시터는, 리셋 상태의 상기 적분회로부에서 출력된 기준 전위를 샘플링하고,
   상기 적분회로부는, 상기 리셋 상태 후 상기 채널에서 신호를 입력받아 적분하며,
   3번째 캐패시터는, 상기 채널에서의 신호 입력이 종료되는 순간에 상기 적분회로부에서 출력된 전위를 샘플링하며,
   2번째 및 4번째 캐패시터는, 상기 3번째 캐패시터의 샘플링 후 동기화된 클럭에 따라 일정 시간 간격으로 상기 적분회로부에서 출력된 전위를 샘플링하는
   검출회로.

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